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CN1992235A - Nor型闪存单元阵列及其制造方法 - Google Patents

Nor型闪存单元阵列及其制造方法 Download PDF

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CN1992235A CNA2006101727771A CN200610172777A CN1992235A CN 1992235 A CN1992235 A CN 1992235A CN A2006101727771 A CNA2006101727771 A CN A2006101727771A CN 200610172777 A CN200610172777 A CN 200610172777A CN 1992235 A CN1992235 A CN 1992235A
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Abstract

本发明公开一种NOR型闪存单元阵列及其制造方法。该NOR型闪存单元阵列包括：多个隔离层，形成于半导体衬底上，并设置在平行于位线的方向上，同时界定出有源器件区；多个共源极区，形成于半导体衬底中且彼此通过隔离层而分离，使共源极区将在位线方向上彼此相邻的两个存储单元连接成一行；共源极线，形成于半导体衬底上并连接到各源极区，同时在字线方向上延伸；绝缘间隔件，沿共源极线延伸，并具有与共源极线接触的第一侧壁；叠层栅，形成于绝缘间隔件的第二侧壁处，并且是通过从半导体衬底上依序叠置隧道氧化物层、第一电极、电极间介电层及第二电极而得到的；以及漏极区，形成于半导体衬底中，同时通过介于其间的叠层栅而与共源极区相对。

Description

NOR型闪存单元阵列及其制造方法
本申请要求2005年12月26日提交的韩国专利申请No.10-2005-0129789的优先权，在此通过引用结合其全部内容。
技术领域
本发明涉及一种闪存器件。更具体地，本发明涉及一种NOR型闪存单元阵列结构及其制造方法。
背景技术
闪存是一种能够电重写数据的PROM(可编程ROM)。闪存通过结合可擦除PROM(EPROM)和电可擦除PROM(EEPROM)的优点，能够利用一个晶体管来执行EPROM的程序输入模式和EEPROM的擦除模式；在上述EPROM中，一个存储单元包括一个晶体管，因此单元面积小，但是数据每次必须以紫外线来擦除；而在上述EEPROM中，数据可被电擦除，但是一个存储单元包括两个晶体管，因此单元面积变大。闪存的正确名称是闪速(flash)EEPROM。这样的闪存被称为非易失性存储器，因为所存储的信息即便断电也不会被擦除，这不同于动态RAM(DRAM)或静态RAM(SRAM)。
闪存分为NOR型结构(其中各存储单元在位线与地线之间并联排列)以及NAND型结构(其中各存储单元在位线与地线之间串联排列)。因为具有并联结构的NOR型闪存在执行读取操作时能够执行高速随机存取，所以NOR型闪存被广泛应用于引导(boot)移动电话。具有串联结构的NAND型闪存读取速度低但是写入速度高，因此NAND型闪存适于存储数据并且有利于小型化。
此外，闪存根据单位存储单元的结构分为叠层栅(stack gate)型和分裂栅型，并且可根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物-硅(SONOS)器件。在上述器件中，浮置栅极器件包括含有多晶硅并被绝缘物质围绕的多个浮置栅极。电荷通过沟道热载流子注入或福勒-诺德汉(Fowler-Nordheim，F-N)隧道效应而注入浮置栅极或从浮置栅极排出，以使数据可被存储和擦除。
同时，在NOR型闪存器件的制造过程中，调整存储单元阈值电压，并且形成包括浮置栅极、栅间(inter-gate)绝缘层(例如氧化物-氮化物-氧化物)以及控制栅的叠层栅。此外，共源极线是通过自对准源极(SAS)工艺形成的。SAS技术用于沿字线方向减小存储单元尺寸。根据SAS技术，共源极线是在基于用于栅极的多晶硅层、硅衬底及场氧化物层之间的蚀刻选择比对场氧化物层进行蚀刻之后，通过掺杂剂注入处理而形成的。
近来，随着器件的高度集成和高速化的加速，必须设计更小的存储单元和具有更低电阻的电阻器。然而，传统NOR型存储单元结构的制造工艺具有许多问题。例如，当执行SAS处理以形成共源极线时，SAS线的不平度(unevenness)导致电阻增加。这成为使得器件的工作速度降低的因素。此外，光学处理的局限性令其难以控制控制栅的线宽，所以当在漏极区上沉积多晶硅金属介电(PMD)层时，可能因缺乏间隙填充余量而产生空隙(void)。因此，当在漏极区中形成钨栓塞(plug)时，控制栅与位线之间可能产生短路。
发明内容
本发明旨在解决现有技术中产生的上述问题，因此本发明的一个目的在于提供一种不利用SAS技术来制造高度集成NOR型闪存器件的方法。
本发明的另一目的在于提供一种NOR型闪存器件及其制造方法，其中形成叠层栅的控制栅是与浮置栅极自对准的。
为了实现本发明的上述目的，提供一种用于制造NOR型闪存单元阵列的方法，该方法包括以下步骤：(a)在半导体衬底上形成彼此以预定距离分离开且彼此平行的多个隔离层；(b)形成与所述隔离层正交且彼此以预定距离分离开的多个线图案，其中所述线图案包括从所述半导体衬底依序叠置的隧道氧化物层、第一电极层、电极间介电层及第一覆盖层；(c)在各线图案的侧壁上形成绝缘间隔件；(d)通过将掺杂剂注入所述线图案之间的半导体衬底的上部，来形成源极区；(e)从所述线图案选择性地去除所述第一覆盖层；(f)在所述源极区上以及相邻绝缘间隔件之间形成共源极线，同时在所述电极间介电层上形成彼此以预定距离分离开的一对第二电极层；(g)通过去除暴露于所述第二电极层之间的一部分线图案，来形成彼此相对的一对叠层栅；以及(h)通过将掺杂剂注入所述叠层栅之间的半导体衬底的上部，来形成漏极区。
根据本发明的另一方案，提供一种NOR型闪存单元阵列，该NOR型闪存单元阵列包括：多个隔离层，形成于半导体衬底上，并设置在平行于位线的方向上，同时界定出有源器件区；多个共源极区，形成于所述半导体衬底中且彼此通过所述隔离层而被分离开，使得所述共源极区将在位线方向上彼此相邻的两个存储单元连接成一行；共源极线，形成于所述半导体衬底上并连接到各源极区，同时在字线方向上延伸；绝缘间隔件，沿所述共源极线延伸，并具有与所述共源极线接触的第一侧壁；叠层栅，形成于所述绝缘间隔件的第二侧壁处，并且是通过从所述半导体衬底上依序叠置隧道氧化物层、第一电极、电极间介电层及第二电极而得到的；以及漏极区，形成于所述半导体衬底中，同时通过介于所述漏极区与共源极区之间的叠层栅而与所述共源极区相对。
附图说明
图1至图8是示出垂直于字线的有源器件区的剖视图，用于按照工艺顺序来说明根据本发明的NOR型闪存单元阵列的制造工艺；及
图9是示出垂直于字线的有源器件区的剖视图，用于说明根据本发明的NOR型闪存单元的结构。
具体实施方式
以下，将参照图1至图9描述根据本发明优选实施例的NOR型闪存单元阵列及其制造方法。
以下将参照图1至图8详细描述根据本发明的用于制造NOR型闪存单元阵列的方法。图1至图8示出垂直于字线的有源器件区的剖面。
首先，利用浅沟槽隔离(STI)技术，在半导体衬底10上形成多个彼此以预定距离分离开的隔离层(未示出)。各隔离层在位线方向上彼此平行，同时界定出有源器件区。然后，在半导体衬底的有源器件区中形成阱。例如，在P型衬底的情况下，形成深N阱，随后形成袋状(pocket)P阱。其后，通过注入处理来确定存储单元阈值电压。
然后，如图1所示，在衬底10的有源器件区中形成隧道氧化物层12和第一电极层14。第一电极层14包含掺杂有杂质的多晶硅。接下来，去除一部分在隔离层上形成的第一电极层14，从而形成平行于隔离层的图案。第一电极层的上述图案在字线方向上彼此以预定距离间隔开，并被设置成在位线方向上彼此平行。
接下来，在衬底10的整个表面上依序形成电极间介电层16和第一覆盖层18。电极间介电层16可形成为氧化物-氮化物-氧化物(ONO)介电层，并且氧化硅层包括第一覆盖层18。其后，通过注入处理，将掺杂剂(例如As)注入第一覆盖层18的整个表面。因为内部注入了掺杂剂的第一覆盖层的蚀刻率高于衬底10上形成的其它氧化物层的蚀刻率，所以易于选择性地去除第一覆盖层。
然后，如图2所示，在垂直于隔离层的方向上(即在字线方向上)，以预定宽度部分去除衬底上形成的隧道氧化物层12、第一电极层14、电极间介电层16及覆盖层18。通过这种图案化处理，第一电极层14被划分成在字线方向上彼此以预定距离分离开的多个图案，并且第一电极层的各划分部分通过后续处理被再次图案化，从而最终形成浮置栅极。当如图2所示的图案化处理完成时，便形成了包括隧道氧化物层12、第一电极层14、电极间介电层16及第一覆盖层18的多个叠层。以下将这些叠层称为“线图案”。
在形成线图案之后，在衬底10的整个表面上形成绝缘层，随后执行回蚀处理，从而形成绝缘间隔件20a。绝缘间隔件20a形成在线图案的侧壁处。此外，如果第一覆盖层包括氧化硅层，则绝缘间隔件20a优选包括氮化硅层。
其后，如图3所示，将掺杂剂注入线图案之间、即绝缘间隔件20a之间的衬底10的上部，从而形成扩散区。此扩散区用作共源极(S)。
接下来，参照图4，选择性地去除在线图案的上部形成的第一覆盖层18。在此情况下，因为第一覆盖层18通过用于形成源极区(S)的上述掺杂剂注入处理或离子注入处理而具有非常高的蚀刻率，所以第一覆盖层在其它氧化物层之前被蚀刻。因此，如果调整蚀刻时间，就可以选择性地仅去除第一覆盖层18。
如图5所示，在选择性地去除了第一覆盖层18的线图案的上部(即电极间介电层的上部)形成导电材料22。同时，以导电材料22填充两个相邻绝缘间隔件20a之间形成的间隙。优选的是，导电材料22包含掺杂有杂质的多晶硅。其后，对于导电材料22执行回蚀处理，从而形成图6所示的具有间隔件形状的第二电极层22a和共源极线22b。在此情况下，执行回蚀处理，直到绝缘间隔件20a的上部暴露于共源极线22b与相邻于共源极线22b的两个第二电极层22a之间为止。因此，第二电极层22a通过暴露的间隔件20a与共源极线22b电绝缘。
接下来，分别在彼此相对的一对两个电极层22a的上部以及共源极线22b的上部形成第二覆盖层24a和24b。第二覆盖层24a和24b可通过对多晶硅进行热氧化来形成。其后，如果通过光学处理和蚀刻处理，将彼此相对的第二电极层22a之间的一部分电极间介电层16和第一电极层14去除，就形成彼此相对的一对叠层栅，如图7所示。此叠层栅从衬底起依序包括隧道氧化物层12a、第一电极层14a、电极间介电层16a及第二电极层22a。第一电极层14a和第二电极层22a用作浮置栅极和控制栅。
然后，如图8所示，在一对叠层栅的侧壁处形成用于将第一电极层14a绝缘的侧壁绝缘层26。此外，如果将掺杂剂注入暴露于一对叠层栅之间的衬底10的上部，从而形成漏极区D，那么就完全形成一个闪存单元阵列。
图9是示出一器件的剖视图，该器件具有在根据本发明的闪存单元阵列结构上形成的PMD 28、漏极触点30及金属互连部32。
参照图9，连接一行中相邻两个存储单元的共源极区S被连接(link)到形成于衬底10上的共源极线22b。共源极线22b具有多个侧壁，所述侧壁形成有绝缘间隔件20a，同时在字线方向上延伸。此外，绝缘间隔件20a不与共源极线22b接触的相对侧壁设置有叠层栅，在该叠层栅中隧道氧化物层12a、第一电极14a、电极间介电层16a及第二电极22a是依序从衬底上叠置的。
在此情况下，在位线方向上对准的第二电极22a的侧壁是与第一电极14a的侧壁自对准的。因此就能使得控制栅的线宽变化最小化。特别是，因为第二电极22a是以间隔件的形状形成的，所以能够防止在形成PMD 28时产生空隙，并且能够有效地防止控制栅与漏极触点之间产生位线桥(bit linebridge)。此外，因为在给定区域内能够充分地确保用于形成漏极触点30的余量空间，所以可以有利地实现存储单元的高度集成。
同时，不同于通过传统SAS处理形成的共源极线，与第二电极22a一起形成的共源极线22b是设置在衬底10上的，因此易于控制共源极线22b的外形。此外，因为共源极线22b包含厚度与第二电极22a同样厚的导电材料，所以电阻变小，因此能实现高速器件。
如上所述，根据本发明，不但没有利用SAS技术来形成共源极线，而且共源极线还是用与形成电极的材料相同的材料形成的，因此能够提供高度集成且高速的NOR型闪存器件。
此外，在根据本发明的闪存器件中，组成叠层栅的控制栅是与浮置栅极自对准的，所以能够充分确保用于漏极触点的处理余量。
尽管参考特定的优选实施例图示和描述了本发明，但本领域技术人员会理解，可对其形式和内容进行各种变化而不脱离由所附权利要求限定的本发明的精神和范围。

Claims (15)

1.一种用于制造NOR型闪存单元阵列的方法，该方法包括以下步骤：
(a)在半导体衬底上形成彼此以预定距离分离开且彼此平行的多个隔离层；
(b)形成与所述隔离层正交且彼此以预定距离分离开的多个线图案，其中所述线图案包括从所述半导体衬底依序叠置的隧道氧化物层、第一电极层、电极间介电层及第一覆盖层；
(c)在各线图案的侧壁上形成绝缘间隔件；
(d)通过将掺杂剂注入所述线图案之间的半导体衬底的上部，来形成源极区；
(e)从所述线图案选择性地去除所述第一覆盖层；
(f)在所述源极区上以及相邻绝缘间隔件之间形成共源极线，同时在所述电极间介电层上形成彼此以预定距离分离开的一对第二电极层；
(g)通过去除暴露于所述第二电极层之间的一部分线图案，来形成彼此相对的一对叠层栅；以及
(h)通过将掺杂剂注入所述叠层栅之间的半导体衬底的上部，来形成漏极区。
2.根据权利要求1所述的方法，其中步骤(b)包括以下子步骤：
(b1)在所述半导体衬底的整个表面上依序形成所述隧道氧化物层和第一电极层；
(b2)去除在所述隔离层上形成的一部分电极层；
(b3)在包括所述隔离层和第一电极层的所述半导体衬底的整个表面上依序形成所述电极间介电层和第一覆盖层；以及
(b4)在垂直于所述隔离层的方向上，去除预定宽度的所述隧道氧化物层、第一电极层、电极间介电层及第一覆盖层。
3.根据权利要求2所述的方法，其中，在步骤(b4)中，使所述第一电极层形成有图案，所述图案在所述隔离层上彼此以预定距离间隔开。
4.根据权利要求2所述的方法，其中还包括步骤：在步骤(b4)之前，将掺杂剂注入所述第一覆盖层。
5.根据权利要求1所述的方法，其中步骤(f)包括以下子步骤：
(f1)在所述线图案上以及相邻绝缘间隔件之间沉积导电材料；以及
(f2)通过对于所述导电材料执行回蚀处理，同时形成所述共源极线和第二电极层。
6.根据权利要求1所述的方法，其中，在形成所述共源极线的步骤(f)中，所述共源极线通过所述绝缘间隔件与所述第二电极层电分离。
7.根据权利要求5所述的方法，其中，在同时形成所述共源极线和第二电极层的步骤(f2)中，对所述导电材料执行回蚀处理，直到一部分绝缘间隔件暴露于所述共源极线与相邻于该共源极线的两个第二电极层之间为止。
8.根据权利要求1所述的方法，其中形成所述叠层栅的步骤(g)包括：
(g1)在所述第二电极层和共源极线上形成第二覆盖层；以及
(g2)去除一对第二电极层之间的一部分电极间介电层和第一电极层。
9.根据权利要求1所述的方法，其中还包括步骤：在执行步骤(h)之前，在所述叠层栅的侧壁上形成侧壁绝缘层，该侧壁绝缘层将所述第一电极层的侧壁绝缘。
10.一种NOR型闪存单元阵列，包括：
多个隔离层，形成于半导体衬底上，并设置在平行于位线的方向上，同时界定出有源器件区；
多个共源极区，形成于所述半导体衬底中且彼此通过所述隔离层而被分离开，使得所述共源极区将在位线方向上彼此相邻的两个存储单元连接成一行；
共源极线，形成于所述半导体衬底上并连接到各源极区，同时在字线方向上延伸；
绝缘间隔件，沿所述共源极线延伸，并具有与所述共源极线接触的第一侧壁；
叠层栅，形成于所述绝缘间隔件的第二侧壁处，并且是通过从所述半导体衬底上依序叠置隧道氧化物层、第一电极、电极间介电层及第二电极而得到的；以及
漏极区，形成于所述半导体衬底中，同时通过介于所述漏极区与共源极区之间的叠层栅而与所述共源极区相对。
11.根据权利要求10所述的NOR型闪存单元阵列，其中所述第一电极与在字线方向上相邻于该第一电极的存储单元分离开，同时所述隔离层介于它们之间。
12.根据权利要求10所述的NOR型闪存单元阵列，其中所述第二电极在字线方向上延伸，并且在位线方向上对准的第二电极的侧壁与所述第一电极的侧壁是自对准的。
13.根据权利要求10所述的NOR型闪存单元阵列，其中所述绝缘间隔件将所述共源极线与所述叠层栅电绝缘。
14.根据权利要求10所述的NOR型闪存单元阵列，其中所述共源极线和第二电极包含相同的导电材料。
15.根据权利要求10所述的NOR型闪存单元阵列，其中所述第二电极具有间隔件形状。
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