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CN1364314A - 半导体器件及其制造方法 - Google Patents

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CN1364314A CN01800435A CN01800435A CN1364314A CN 1364314 A CN1364314 A CN 1364314A CN 01800435 A CN01800435 A CN 01800435A CN 01800435 A CN01800435 A CN 01800435A CN 1364314 A CN1364314 A CN 1364314A
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Abstract

一种半导体器件,在其半导体本体(1)的表面(2)上形成非易失性存储器元件,包括源(3)和漏(4),和与包含控制栅(9)的栅结构(8)电绝缘的存取栅(14),栅结构(8)与半导体本体(1)通过栅极介质层(11、25)绝缘。栅极介质层(11、25)带有能以电荷形式存储数据的电荷存储区。存取栅(14)具有基本平坦的表面部分(17),它基本平行于半导体本体(1)的表面(2)延伸且具有挨着栅结构(8)放置但不覆盖栅结构(8)的块状形状。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件，在其半导体本体的表面上提供有非易失性存储器元件。
这种半导体器件见于美国专利US 5,607,871。在已知的半导体器件中，非易失性存储器元件包括源和漏，以及与包含控制栅的栅结构电绝缘的一个存取栅。上述栅结构与半导体本体通过栅极电介质层电绝缘，带有一个用作电荷存储区的浮栅，其中以电荷的形式存储数据。存取栅具有基本上平行于半导体本体的表面延伸的大致平坦的表面部分。存取栅是通过构图与该栅结构和相邻的栅结构重叠的多晶硅层形成的，并伸展超过栅结构的最外面的侧壁。在栅结构之间，构图的多晶硅层位于局域地形成在半导体本体中的漏极之上，源极形成在半导体本体中，与构图后的多晶硅层对准。
已知的半导体器件的缺点是，由于在栅结构区域和位于这些区域上的多晶硅层的大的拓扑结构，多晶硅层的光刻构图很困难。当在多晶硅层上形成的光刻胶层被曝光以形成光刻图案时，在多晶硅层的表面上光线被反射到倾斜的方向上。结果使光刻图案变形，导致多晶硅层构图的精确性很差。当构图多晶硅层位于漏极之上时，已知半导体器件的另一缺点是在一个单独的步骤里不能同时形成源极和漏极，在存储器元件的工作过程中构图的多晶硅层和漏极之间会发生串扰。
上述非易失性存储器元件包括一个存取晶体管和一个浮栅晶体管，在浮栅晶体管中包括一个可以以电荷形式存储数据的浮栅。如本领域所公知的，可以使用一个所谓电荷陷阱(traping)晶体管来代替上述的浮栅晶体管。这种电荷陷阱管包括一个通过栅极电介质层与半导体本体绝缘的控制栅，栅极电介质层包括可以存储电荷的相互隔开的陷阱中心。在这种电荷陷阱晶体管中，电荷不但能只在沟道的全部长度范围内存在，还可以只在沟道的源极侧或漏极侧存在。由于在读取过程中可以分辨这些不同的情况，每个存储器元件可以存储2个比特。
不论象上述已知的半导体器件那样将浮栅用于存储电荷，还是在栅极介质层中包括相互隔开的陷阱中心，都包括上述的缺点。这些缺点也存在于电荷陷阱晶体管中。
因此本发明的目的是提供一种带有存储器元件的半导体器件，其中能更容易地和更精确地制造所述存储器元件，且能消除上述的操作中的串扰问题。
根据本发明的半导体器件包括形成在半导体本体表面上的非易失性存储器元件，该存储器元件包括漏极、源极和包括控制栅的栅结构电绝缘的存取栅，所述栅结构与半导体本体通过栅极电介质层电绝缘，其中提供有电荷存储区，可以以电荷的形式存储数据，以及该存取栅具有基本平行于半导体本体表面延伸的基本为平坦的表面部分和靠着栅结构放置且与栅结构没有重叠的块状形状。当通过光刻构图一个导电层来形成存取栅时，所发出的用于构图上覆的光刻胶层的光不会在导电层的表面上反射到倾斜的方向上。因此，能以更大的精确性制造存取栅。此外，通过使用栅结构和存取栅作为一个掩膜，能够使用一个单独的步骤形成源和漏，依此方式，消除了漏极和形成存取栅的导电层之间的串扰。
电荷存储区可以由例如浮栅形成。在另一个实施例中，电荷存储区中含有相互隔开的陷阱中心。例如，带有相互隔开的陷阱中心的栅极电介质层可以是含有杂质的二氧化硅层，杂质可以是分布在其中的金属粒子，杂质形成陷阱中心。然而，更普遍的方式是使用包括两层不同材料的栅介质层，它形成提供相互隔开的陷阱中心的边界层。为了增大与标准CMOS工艺的兼容性，双层的栅介质层优选地由一层二氧化硅层和一层氮化硅层构成。
在根据本发明的半导体器件的另一个实施例中，存取栅的基本平坦的表面部分位于与栅结构的上表面部分基本相同高度的地方。因此，存取栅和栅结构的组合结构基本是平坦的。
在包含一个存取栅的非易失性存储器元件中，该存储器元件也称为双晶体管元件(2T)，存取栅优选地位于邻近源极的栅结构的一侧。如果存取栅位于源极侧，则用于开关的编程电压小于当存取栅位于漏极侧的用于开关所需的编程电压，因此前一种存取晶体管可以具有更薄的栅极电介质层。
根据本发明的半导体器件的其它优点在从属权利要求中描述。
本发明还涉及制造一种半导体器件的方法，在所述半导体器件的半导体本体的表面含有一个非易失性存储器元件。
这种方法描述于美国专利US5,607,871。在已知的方法中，在施加导电层即多晶硅层之前，在半导体本体上形成位于一个栅结构和相邻的栅结构之间的漏极。然后构图多晶硅层，使其与上述栅结构和相邻的栅结构重叠，并延伸超过这些栅结构的最外面的侧壁。在构图多晶硅后，在半导体本体上形成与构图后的多晶硅对准的源极。
这种方法的缺点在于，由于在栅结构位置和施加在栅结构上的多晶硅层的大的拓扑结构，多晶硅层的光刻构图很困难。当形成在多晶硅层上的光刻胶被曝光以形成光刻图案时，在多晶硅层的表面上光被反射到倾斜的方向上。结果光刻图案变形，导致构图光刻胶层的精确性很差。由于构图的多晶硅层位于漏极上，上述方法的另一缺点是不能在一个单独的步骤里形成源极和漏极，且在存储器元件的操作过程中在构图的多晶硅层和漏极之间存在串扰。
上述的制造带有浮栅晶体管的半导体器件的方法的缺点也发生在制造具有电荷陷阱晶体管的半导体器件的方法中。
因此本发明的目的是提供一种制造带有非易失性存储器元件的半导体器件，该方法能更容易和更准确地实施并能消除操作过程中，的上述串扰问题。
在根据本发明的方法中，在半导体本体的表面形成包括控制栅的栅结构，它与半导体本体之间通过栅极介质层电绝缘，栅极介质层含有电荷存储区，能以电荷形式存储数据，之后，形成一个导电层，其厚度使得与栅结构相邻的导电层的上表面位于与栅结构的上表面基本相同的高度，或比栅结构的上表面更高，通过平面化处理去除上述导电层的一部分厚度直到暴露出栅结构为止，之后构图导电层，同时使用掩膜以形成存取栅，所述掩膜从栅结构延伸到毗邻栅结构的导电层上。在导电层上形成有掩膜的时候，导电层具有基本平坦的表面。因此当通过淀积光测胶层施加掩膜时，通过曝光来构图光刻胶层，光不会在导电层的表面上反射到倾斜的方向。因此能以更高的精确性形成存取栅。此外，使用栅结构和存取栅作为掩膜可以在一个单独的步骤里形成源极和漏极。依此方式，漏极和(由导电层形成的)存取栅之间的串扰可以被消除。
根据本发明的方法的其它优选实施例描述于从属权利要求中。
本发明的这些和其它方面可以从后面的优选实施方案详述和附图中得知。在附图中：
图1表示根据本发明的相邻的非易失性存储器元件的第一实施例的示意剖视图。
图2-7表示使用本发明的方法制造图1所示的相邻的非易失性存储器元件制造过程的各个阶段的剖视图。
图8表示根据本发明的相邻的非易失性存储器元件的第二实施例的示意剖视图。
图9-14表示使用本发明的方法制造图8所示的相邻的非易失性存储器元件的各个阶段的剖视图。
图1表示第一导类型的半导体本体1，在本例中，例如是p型的硅。在半导体本体1的表面2上提供有包括相反的第二导电类型的源3和漏4的非易失性存储器元件，第二导电类型在本例中为n型。源3和漏4在本例中带有延伸区5。在存储器元件的延伸的源3.5和延伸的漏4.5之间，在半导体本体1的表面2上形成有浮栅晶体管6和存取晶体管7。浮栅晶体管6包括栅结构8，栅结构8又包含控制栅9。在栅结构8和半导体本体1之间，提供有导电材料层10，该导电材料层10的所有侧壁由电绝缘材料环绕，形成浮栅。浮栅10用作电荷存储区，以电荷形式存储数据。浮栅10和控制栅9可以由例如掺杂磷的多晶硅组成。或者，非晶硅或SiXGe1-X可以用作浮栅10和控制栅9，其中X表示硅的含量，在0.6和1之间。浮栅10和半导体本体1之间通过浮栅电介质层11绝缘，和控制栅9之间通过栅极间介质层12绝缘。浮栅电介质层11和栅极间介质层12可以由例如二氧化硅组成。或者浮栅介质层11和栅极间介质层12可以由介电常数明显地硅高的介质材料组成，例如氧化钽，氧化铝或氮化硅。其它适用于栅极间介质材料12的介质材料是例如，氮氧化硅(SiON)和氧化硅与氮化硅的夹层结构(ONO)。栅结构8包括绝缘层13作为最上层，绝缘层13优选地由氮化硅或氧化硅组成。存取晶体管7具有存取栅14，它与半导体本体1通过栅极电介质层15绝缘。存取栅14可以由例如掺杂磷的多晶硅、非晶硅或SiXGe1-X构成，其中X表示硅的含量，在0.6和1之间。栅极电介质层15可以由例如氧化硅或者介电常数明显高于氧化硅的介质材料如氧化钽、氧化铝或氮化硅构成。存取晶体管7和存取栅14通过例如为氧化硅或氮化硅的绝缘材料16与栅结构8绝缘。存取栅14具有挨着栅结构8放置的块状结构，没有与栅结构8重叠的部分。存取栅14具有与半导体本体1的表面2基本平行地延伸的基本平坦的表面部分17。存取栅14的基本平坦的表面部分17、源3和漏4带有金属硅化物18，例如是硅化钛的低阻欧姆接触。在本例中，存取栅14的基本平坦的表面部分17与栅结构8的上表面部分23位于基本相同的高度。
在上述非易失性存储器元件中，存取栅14位于邻近源3的栅结构8的一侧。显然，存取栅14可以位于邻近漏4的栅结构8的一侧。或者非易失性存储器元件包含两个存取栅，而不是一个，这两个存取栅位于栅结构8的两侧。带有两个存取晶体管的非易失性存储器元件通常称为三晶体管元件(3T)。非易失性存储器元件可以是存储器元件阵列的一部分，所述阵列嵌在CMDS或BIMOS集成电路中，或者是单独的非易失性存储器的一部分。
图2至7表示使用根据本发明的方法制造图1的非易失性存储器元件的各个阶段的示意性剖视图。
制造过程从第一导电类型的半导体本体1开始(图2)，它在本例中是p型的硅本体。半导体本体1的表面2上具有一个堆栈，包括：浮栅介质层11、浮栅10、栅极间介质层12和栅结构8，栅结构8已包括控制栅9和绝缘层13，绝缘层13是栅结构8的最上面的层。该堆栈依常规方式形成，即淀积不同的层，然后构图这些层以形成堆栈。
在下一个步骤中(图3)，半导体本体1的表面2的暴露部分提供有介质层19，它在以后的步骤中形成存取晶体管7的栅极介质层15。然后，栅结构8的侧壁部分用绝缘材料16盖覆以与存取栅14绝缘，存了栅14在以后的工艺阶段形成。然后，施加导电层14，其厚度使得与栅结构8相邻的导电层20的上表面24位于与栅结构8的上表面部分23相同的高度，或比之更高。
参考图4，通过平面化处理去除导电层20的一部分厚度，直到露出栅结构8。为了准确地停止平面化处理，栅结构8优选地包括一个绝缘层3作为它的最上层，绝缘层13由对平面化处理的耐受性比导电层20所用的材料更高的材料组成。绝缘层3用作平面化处理的停止层。如果施加多晶硅用作导电层20，绝缘层13优选地由氧化硅或氮化硅组成。化学机械抛光(CMP)优选地用于去除导电层20的一部分厚度。为此可以使用比较经济的浆料。
在下一步骤(图5)，构图导电层20，使用掩膜21以形成存取晶体管7的存取栅14，掩膜21从栅结构8延伸到覆盖毗邻栅结构8的导电层20的一部分。优选通过光刻来构图导电层20。为此，光刻胶淀积在导电层20上，光刻胶层被曝光构图以形成掩膜21，之后去除导电层20的未被掩蔽的部分。由于在通过曝光构图光刻胶层时，导电层20的表面是基本平坦的，所以光不会被导电层20的表面反射到倾斜的方向上。因此能以较大的准确性表成存取栅14(图6)，存取栅14与半导体本体1通过栅极介质层15绝缘，栅极介质层由介质层19形成。在形成存取栅14之后，半导体本体1的表面2上形成相反的第2导电类型(在本例中是n型)的源/漏区5，使用栅结构8与存取栅14作为掩膜，以自对准方式注入少量的例如磷或砷的工艺来完成。
随后，以已知的方式，例如淀积和各向异性刻蚀氮化硅层或氧化硅层(图7)，形成侧壁间隔层22。在形成侧壁间隔层22之后，第2导电类型(在本例中是n型)的高掺杂的源3和高掺杂的漏4，通过使用栅结构8，存取栅14和侧壁间隔层22作为掩膜，以自对准方式注入大剂量的例如磷或砷，在侧壁间隔层22的两侧形成。然后，半导体本体1经过自对准硅化处理，也称为(Salicide工艺)，以形成存取栅14的基本平坦的表面部分17、带有金属硅化物18的源3和漏4；金属硅化物例如为硅化钛，其结果示于图1中。
最后，通过带规的CMOS工艺的用于氧化物淀积、接触限定和一个或多个金属层的金属化等工艺步骤(未示出)，完成半导体器件。
图8表示第1导电类型的半导体本体，在本例中是P型的硅。半导体本体1的表面2上带有非易失性存储器元件；它包括具有相反的第2导电类型(在本例中是n型)的源3和漏4。源3和漏4在本例中具有延伸区5。在存储器元件的源区3.5和漏区4.5之间，在半导体本体1的表面2上带有电荷陷阱晶体管6和存取晶体管7。电荷陷阱晶体管6包括栅结构8，它与半导体本体1通过栅极介质层25绝缘并包括控制栅9。控制栅9可以由例如掺杂磷的多晶硅形成。或者可以用非晶硅或SiXGe1-X形成控制栅9，其中X代表硅的含量，在0.6和1之间。在本例中，栅极介质层25是由丙介氧化层26和夹在其中的一个氮化硅层27组成的堆栈，该堆栈也称作ONO。在氮化硅层27和邻近半导体本体1的氧化硅层26之间的界面处，有一个电荷存储区，它包括相互隔开的能存储电荷的陷阱中心。显然只由一个氧化硅层和其上的氮化硅层组成的堆栈已足以达到相同的效果。或者包括相互隔开的陷阱中心的栅极介质层可以是例如掺有杂质例如金属粒子的氧化硅层。栅结构8还包括绝缘层13作为最上面的层，该绝缘层13优选地包括氧化硅或氮化硅。存取晶体管7具有由另一个栅极介质层15与半导体本体1绝缘的存取栅14。存取栅14可以由例如掺杂磷的多晶硅、非晶硅或SiXGe1-X构组成，其中X表示硅的含量，在0.6和1之间。栅极介质层15可以由例如氧化硅或介质常数明显地氧化硅高的介质材料例如氧化钽、氧化铝或氧化硅组成。存取晶体管7和存取栅14通过例如氧化硅或氮化硅的绝缘材料16与栅结构8电绝缘。存取栅14具有挨着栅结构8放置而又不覆盖栅结构8的块状形状。存取栅14具有基本平行于半导体本体1的表面2延伸的基本平坦的表面部分17。存取栅14的基本平理的表面部分17、源3和漏4带有金属硅化物18，例如硅化钛的低阻欧姆接触。在本例中，存取栅14的表面部分17位于与栅结构8的上表面部分23基本相同的高度处。
在上述非易失性存储器元件中，存取栅14位一临邻源3的栅结构8的一侧。显然，存取栅也可以位于临近漏4的栅结构8的一侧。或者非易失性存储器元件可以包含两个存取栅，而不是一个，存取栅位于栅结构8的两侧。带有两个存取晶体管的非易失性存储器元件通常称为三晶体管元件(3T)。非易失性存储器元件可以是存储器元件阵列的一部分，嵌在CMOS或BIMOS集成电路中，或者是单独的非易失性存储器。
图9至14是使用本发明的方法制作图8所示的非易失性存储器元件的各个阶段的示意性剖视图。
制造从第一导电类型的类导体本体1(图9)，在本例中是P型硅本体。半导体本体1的表面2上带有栅结构8，栅结构8与通过栅极介质层25与半导体本体1绝缘。在本例中，栅极介质层25是由两层氧化硅层26和夹在中间的氮化硅层27组成的一个堆栈，也称作ONO结构。包含栅极介质层25和栅结构8的堆栈，可以通过淀积不同的层然后构图这些层以形成堆栈来以常规的方式完成，栅结构8包括控制栅9和作为最上层的绝缘层13。
在下一步骤中(图10)，半导体本体1的表面2的暴露部分上形成有介质层19，它在工艺的以后阶面形成存取晶体管7的另一个栅极介质层15。然后，栅结构8的侧壁部分用绝缘材料16覆盖以与在工艺的以后阶段形成的存取栅14约缘。然后施加导电层20，其厚度为使得当栅结构8相邻的导电层20的上表面24位于与栅结构8的上表面部分23基本相同的高度，或比之更高。
参考图11，通过平面化处理去除导电层20的部分厚度，直到栅结构8露出为止。为了准确地停止平面化处理，栅结构8优选地包括绝缘层13作为其最上层，绝缘层13由对平面化处理比导电层20所用的材料更具抵抗力的材料组成。绝缘层13用作平面化处理的停止层。如果施加多晶硅作为停止层20，绝缘层13优选地包括氧化硅或氮化硅。优选地使用化学机构抛光(CMP)以去除导电层20的一部分厚度。为此，可以使用比较经济的浆料。
在下一个步骤中(图12)，构图导电层20，使用掩膜21以形成存取晶体管7的存取栅14，该掩膜21从栅结构8延伸覆盖毗邻栅结构8的导电层20的一部分。优选地通过光刻来构图导电层20。为此，在导电层20上淀积光刻胶，通过曝光来构图光刻胶以形成掩膜21，之后去除导电层20的未被掩蔽的部分。由于在通过曝光来构图光刻胶时，导电层20的表面部分基本是平坦的，所以在导电层20的表面上光不会被反射到倾斜的方向上。因此能以更大的准确性制造存取栅14(图13)，存取栅14通过由介质层19形成的另一个栅极介质层15与半导体本体1绝缘。在形成存取栅14之后，通过自对准注入较轻剂量的例如磷或砷的杂质，使用栅结构8与存取栅14作为掩膜，在半导体本体1的表面2上形成相反的第2导电类型(在本例中为n型)的源/漏区5。
随后，以已知的方式，例如通过淀积和各向异性腐蚀氮化硅层或氧化硅层(图14)，形成侧壁间隔层22。在形成侧壁间隔层22之后，使用栅结构8、存取栅14和侧壁间隔层22作为掩膜，通过自对准注入较多剂量的例如磷或砷的杂质，在侧壁间隔层的两侧形成第二导电类型(在本例中为n型)的高掺杂源了和高掺杂漏4。对半导体本体1进行自对准硅化处理，也称为(Salicide工艺)，以使存取栅14的基本平坦的表面部分17、源3和漏4带有金属硅化物，例如硅化钛，其结果示于图8。
最后，通过常规CMOS工艺的以下步骤(未示出)：氧化物淀积、接触区限定和使用一个或多个金属层进行金属化，完成半导体器件。
显然本发明不局限于上述实施例，对本领域普通技术人员而言，在本发明范围内可以有很多变化。例如，源和漏区可以任选地没有延伸区。在上述实施例中，存取栅的基本平坦的表面部分位于与栅结构的上表面的高度基本相等的高度处。可替换地，存取栅的基本平坦的表面部分的高度可以低于或高于栅结构的上表面部分的高度。前一种情形，例如，可以通过对导电层进行无掩膜腐蚀处理而得到，优选地是在平面化导电层之后，在构图导电层之前，通过各向异性腐蚀进行。后一种情形，例如，可以通过在平面化导电层之后和构图导电层之前，从控制栅去除部分绝缘层而获得。

Claims (16)

1.一种半导体器件，在半导体本体(1)的表面(2)形成有非易失性存储器元件；包括源(3)、漏(4)和与包含控制栅(9)的栅结构(8)绝缘的存取栅(14)，栅结构(8)与半导体本体(1)通过带有电荷存储区的栅极介质层(11、25)绝缘，在上述电荷存储区中以电荷形式存储数据，存取栅(14)具有基本平坦的表面部分(17)，它基本平行于半导体本体(1)的表面(2)延伸并具有挨着栅结构(8)放置且没有与栅结构(8)重叠的块状形状。
2.根据权利要求1的半导体器件，其中所述电荷存储区由一层在栅结构(8)和半导体本体(1)之间的导电材料层(10)形成，它的所有侧面都由绝缘材料包围，形成一个浮栅。
3.根据权利要求1的半导体器件，其中所述电荷存储区包含相互隔开的陷阱中心。
4.根据权利要求3的半导体器件，其中所述栅极介质层(25)包括形成边界层的两个不同材料的双层，它提供相互隔开的陷阱中心。
5.根据权利要求4的半导体器件，其中所述双层由一层氧化硅层(26)和相邻的一层氮化硅层(27)形成。
6.根据上述任一权利要求的半导体器件，其中所述存取栅(14)位于邻近源(3)的栅结构(8)的一侧。
7.根据前述任一权利要求的半导体器件，其中所述非易失性存储器元件包括另一个存取栅，它与栅结构绝缘，并具有挨着栅结构位于与前述的存取栅相反的一侧的块状形状，所述另一个存取栅具有基本平行于半导体本体的表面延伸的基本平坦的表面部分。
8.根据前述任一权利要求的半导体器件，其中所述存取栅(14)的基本平坦的表面部分(17)位于与栅结构(8)的上表面部分(23)基本相同高度的位置。
9.根据前述任一权利要求的半导体器件其中所述存取栅(14)的基本平坦的表面部分(17)具有金属硅化物(18)。
10.根据前述任一权利要求的半导体器件，其中栅结构(8)包括一绝缘层(13)作为它的最上面的层。
11.一种制造半导体器件的方法，在所述半导体器件的半导体本体(1)的表面(2)具有一个非易失性存储器元件，通过该方法在半导体本体(1)的表面(2)上形成包含控制栅(9)的栅结构(8)，栅结构(8)与半导体本体(1)通过栅极介质层(11、25)绝缘，栅极介质层(11、25)带有能以电荷形式存储数据的电荷存储区，之后施加一导电层(20)，其厚度为使得挨着栅结构(8)的导电层(20)的上表面(24)位于与栅结构(8)的上表面部分(23)基本相同的高度处，或比之更高，通过平面化处理去除导电层(20)的一部分厚度直到暴露出栅结构(8)为止，之后构图导电层(20)，同时使用一个掩膜(21)以形成存取栅(14)，所以存取栅(14)从栅结构(8)延伸到毗邻栅结构(8)的导电层(20)的一个区域之上。
12.根据权利要求11的方法，其中掩膜(21)通过淀积光刻胶层来施加，所述光刻胶层通过曝光来构图。
13.根据权利要求11或12的方法，其中在形成存取栅(14)之后，在半导体本体(1)的表面(2)上形成源(3)和漏(4)，同时使用栅结构(8)和存取栅(14)作为掩膜。
14.根据权利要求11至13中任一个的方法，其中栅结构(8)带有一个绝缘层(13)作为最上面的层，所述绝缘层(13)由对平面化处理比导电层(20)所用的材料更具抵抗力的材料组成。
15.根据权利要求14的方法，其中施加氧化硅或氮化硅作为绝缘层，且通过淀积一层多晶硅作为导电层。
16.根据权利要求11至15中任一个的方法，其中利用化学机械抛光(CMP)作为平面化处理的方法。
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