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CN1292475C - 半导体封装及其制造方法 - Google Patents

半导体封装及其制造方法 Download PDF

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CN1292475C CNB021087202A CN02108720A CN1292475C CN 1292475 C CN1292475 C CN 1292475C CN B021087202 A CNB021087202 A CN B021087202A CN 02108720 A CN02108720 A CN 02108720A CN 1292475 C CN1292475 C CN 1292475C
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Abstract

半导体封装具备：封装基材；在上述封装基材上边形成，在往别的装置上安装时使用的安装端子；在上述封装基材上边形成，与上述安装端子电连的布线层；装载在上述封装基材上边，与上述布线层电连的半导体芯片；在上述布线层与模铸树脂层之间和在上述封装基材与模铸树脂层之间形成的低弹性树脂层；密封上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的模铸树脂层，上述低弹性树脂层的弹性模量E比上述模铸树脂层的弹性模量E低。

Description

半导体封装及其制造方法
技术领域
本发明涉及半导体封装及其制造方法，特别是涉及提高外引线键合(Out Lead Bonding，OLB)的连接可靠性的技术。
背景技术
图1是现有的半导体封装的一个例子，是用内填充树脂把半导体芯片和布线层之间的连接部分密封起来的封装的剖面图。图1A示出了封装单体，图1B示出了安装状态。
如图1A和B所示，作为要在封装基材20上边形成的布线层30和半导体芯片10之间的接合部分的内引线键合(Inner Lead Bonding，ILB)部分13，已用内填充树脂40密封起来。因此，内填充树脂40一直延伸到封装端部为止。
此外，如图1B所示，半导体封装用焊锡75安装到安装基板80上。
图2是用来说明图1所示的半导体封装的制造方法的说明图。
首先，在具有ILB部分13、布线层30和安装端子70的封装基材上边设置内填充树脂层40(图2A)。
其次载置半导体芯片10，使该半导体芯片10的各个电极端子和布线层进行接合(图2B)。
然后，用模铸树脂层60密封半导体芯片10和内填充树脂40(图2C)。
图3是现有的半导体封装的另一个例子，是用模铸树脂而不是用内填充树脂密封半导体芯片与布线层之间的连接部分的封装的剖面图。图3A示出了封装单体，图3B示出了安装状态。图3所示的半导体封装，在用模铸树脂而不是用内填充树脂把半导体芯片和布线层密封起来这一点上，与图1所示的半导体封装不同。
在具有ILB部分13、布线层30和安装端子70的封装基材上边，不设置内填充树脂(图4A)地载置半导体芯片10，使该半导体芯片10的各个电极端子和布线层30进行接合(图4B)。
然后，用模铸树脂60密封半导体芯片10、封装基材20、布线层30和ILB部分13(图4C)。
对于在图1所示的封装构造中使用的内填充树脂40，要求以下那样的3种特性。
(1)为了一揽子地密封ILB，流动性必须高。
(2)为了提高ILB的连接可靠性，热膨胀系数α必须低。
(3)为了提高OLB的连接可靠性，必须是弹性模量E低的(柔软的)物质。
一般地说，热膨胀系数α低的树脂弹性模量E高，另一方面，热膨胀系数α高的树脂弹性模量E低。虽然也有热膨胀系数α低而且弹性模量E低的树脂，但是，这样的树脂价格昂贵。
即，在要使用内填充树脂的封装的情况下，会产生以下那样的3个问题。
(1)如果把热膨胀系数α低但弹性模量E高的树脂用做内填充树脂层，虽然ILB的连接可靠性会提高，但OLB的连接可靠性却降低了。
(2)另一方面，如果把热膨胀系数α高但弹性模量E低的树脂用做内填充树脂层，虽然OLB的连接可靠性会提高，但ILB的连接可靠性却降低了下来。
(3)这样一来，如果不论对于哪一个特性都想要满足高的水准，由于不得不使用NCF等昂贵的树脂，故造价会增高。
此外，在图3所示的封装构造的情况下，
(1)如果不使用内填充树脂，则在工程方面、材料方面造价低，
(2)模铸树脂，一般地说由于热膨胀系数α低，故具有ILB部分的连接可靠性高的优点。但是，
(3)模铸树脂由于弹性模量E高(硬)，故具有OLB部分的连接可靠性低的缺点。之所以产生这样的缺点，是因为如果安装端子70上边的模铸树脂60的弹性模量高，则应力会集中到OLB部分上的缘故。在不使用内填充树脂的情况下，当封装尺寸增大时，OLB的连接可靠性就会变得相当低。为此，在大型封装的情况下，就必须使用内填充树脂。
(4)再有，在借助于切割使各个封装单个化时，由于模铸树脂与铜图形之间贴紧性低，故也会产生封装端面的布线层30与模铸树脂层60之间的界面剥离下来的问题。
即，在不使用内填充树脂的封装的情况下，会产生以下的问题。
(1)OLB的连接可靠性降低。
(2)在切割之际，在封装端面上会产生剥离。
发明内容
本发明的实施例的半导体封装的特征在于：具备：(a)封装基材，(b)在上述封装基材上边形成，在往别的装置上安装时使用的安装端子，(c)在上述封装基材上边形成，与上述安装端子电连的布线层，(d)装载在上述封装基材上边，与上述布线层电连的半导体芯片，(e)在上述布线层与模铸树脂层之间和在上述封装基材与模铸树脂层之间形成的低弹性树脂层，(f)密封上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的模铸树脂层，上述低弹性树脂层的弹性模量E比上述模铸树脂层的弹性模量E低。
此外，本发明的实施例的半导体封装的制造方法的特征在于：(a)在封装基材上边形成布线层，(b)把半导体芯片电连接到上述布线层上，(c)在上述封装基材的安装端子上边，形成弹性模量比模铸树脂还低的低弹性树脂层，(d)在上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的上边，形成模铸树脂层。
附图说明
图1A～B是现有的半导体封装，是用内填充树脂密封半导体芯片和布线层之间的连接部分的封装的剖面图。图1A示出了封装单体，图1B示出了安装状态。
图2A～C是用来说明图1所示的半导体封装的制造方法的说明图。
图3A～B是现有的半导体封装，是用模铸树脂而不是用内填充树脂密封半导体芯片与布线层之间的连接部分的封装的剖面图。图3A示出了封装单体，图3B示出了安装状态。
图4A～C是用来说明图3所示的半导体封装的制造方法的说明图。
图5A～C是本发明的实施例1半导体封装的剖面图、侧视图和斜视图。图5A示出了剖面图，图5B示出了侧视图，图5C示出了斜视图。
图6的剖面图示出了已把图5的半导体封装安装到安装基板上的状态。
图7A～C是用来说明图5所示的半导体封装的制造方法的说明图。
图8A～C是本发明的实施例2半导体封装的剖面图、侧视图和斜视图。图8A示出了剖面图，图8B示出了侧视图，图8C示出了斜视图。
图9A～C是本发明的实施例3半导体封装的剖面图、侧视图和斜视图。图9A示出了剖面图，图9B示出了侧视图，图9C示出了斜视图。
图10A-C是用来说明图9所示的半导体封装的制造方法的说明图。
图11A～C是本发明的实施例4半导体封装的剖面图和底视图。
图12是本发明的实施例5的半导体封装的剖面图。
具体实施方式
参看附图说明本发明的各个实施例。应当注意，在全部附图中对于同一或类似的部分或部件赋予同一或类似的参考标号，而省略或简化对同一或类似的部分或部件的说明。
(实施例1)
图5是本发明的实施例1半导体封装的剖面图、侧视图和斜视图。图5A示出了剖面图，图5B示出了侧视图，图5C示出了斜视图。
如图5A、5B和5C所示，实施例1的半导体封装，具备：(a)封装基材20，(b)在上述封装基材20上边形成，在往别的装置上安装时使用的安装端子70，(c)在上述封装基材20上边形成，且与上述安装端子70电连的布线层30，(d)装载在上述封装基材20上边，且与上述布线层30电连的半导体芯片10，(e)在上述布线层30与模铸树脂层63之间和在上述封装基材20与模铸树脂层63之间形成的低弹性树脂层111，(f)密封封装基材20、布线层30、半导体芯片10和低弹性树脂层111的模铸树脂层63。上述低弹性树脂层111的弹性模量E比上述模铸树脂层63的弹性模量E低。
作为封装基材20，可以使用聚酰亚胺、玻璃环氧树脂基板等。
布线层30的材料，包括铜和金等。
半导体芯片10和布线层30之间的电连，用倒装(面朝下键合)法进行。在半导体芯片和布线层之间的电连方法中，除去倒装法之外，还包括金丝键合法。
低弹性树脂，包括环氧系热硬化树脂、聚丙烯系热硬化树脂等。低弹性树脂，理想的是，例如，在-55℃时，热膨胀系数α为30～100ppm/K，弹性模量E为1～6GPa。
模铸树脂，包括环氧系热硬化树脂、联苯系热硬化树脂等。模铸树脂，理想的是，例如，在-55℃时，热膨胀系数α为10～18ppm/K，弹性模量E为10～20GPa。
在实施例1中，低弹性树脂层111的弹性模量E，在-65℃时，弹性模量E变成为1.9GPa，模铸树脂63的弹性模量E，在-65℃时，变成为20Gpa。此外，模铸树脂层63的热膨胀系数α1为15ppm/K。
如图5A和图5C所示，在实施例1的半导体封装中，在封装端部及其附近，即在要配置在封装中心部分处的半导体芯片10的周围，形成低弹性树脂层111。此外，如图5B和图5C所示，不仅在布线层30上边，在封装基材20上边也可以形成低弹性树脂层111。模铸树脂63，在低弹性树脂层111上边形成，并未连接到封装基材20上。
图6的剖面图示出了已把图5的半导体封装安装到安装基板上的状态。如图6所示，用焊锡75把图5的半导体封装安装到安装基板80上。
图7是用来说明图5的半导体封装的制造方法的剖面图。
首先，在具有安装端子70的封装基材20上边设置布线层30，然后，在布线层30上边分别设置ILB部分13和低弹性树脂层111(图7A)。
低弹性树脂层111，在使用膏状的低弹性树脂的情况下，采用用分配器实施涂敷的办法形成，在使用薄膜状的低弹性树脂的情况下，则采用冲孔粘贴的办法形成。
其次，载置半导体芯片10，使该半导体芯片10的各个电极端子和布线层进行接合(图7B)。
此外，用模铸树脂63密封半导体芯片10、封装基材20、布线层30、ILB部分13和低弹性树脂层111(图7C)。
实施例1的半导体封装，具有以下的效果。
(1)在温度循环试验中，如果ILB连接部分周边的树脂的热膨胀系数α高，则ILB部分的连接可靠性归因于ILB部分的树脂的膨胀而降低。但是，采用用热膨胀系数α低的模铸树脂密封ILB部分的办法，就会增高ILB部分的连接可靠性。
(2)在该情况下，如果模铸树脂的弹性模量高(硬)，则布线层与模铸树脂之间常常会产生剥离。但是，采用在布线层与模铸树脂层之间形成低弹性树脂(柔软的树脂)层的办法，就会改善OLB的连接可靠性。
(3)同样，由于模铸树脂与布线层之间的贴紧性低，故在切割时，常常会在模铸树脂层与封装基材之间产生剥离。但是，采用模铸树脂层与封装基材之间形成粘接剂层(低弹性树脂层)的办法，模铸树脂层与封装基材之间的界面就不会再剥离。
(4)由于用模铸树脂层进行密封，不使用内填充树脂，故造价可以降低内填充树脂的材料费那么大的量。
(5)在低弹性树脂层中使用的树脂，由于只要仅仅使安装端子部分，即封装端子部分及其附近进行接合即可，故以弹性模量E低而且热膨胀系数高的低价格的树脂为好。为此，可以压低造价。
(实施例2)
图8是本发明的实施例2半导体封装的剖面图、侧视图和斜视图。图8A示出了剖面图，图8B示出了侧视图，图8C示出了斜视图。
为避免重复说明，省略对于与实施例1的半导体封装的共同点，仅仅对不同点进行说明。
在实施例2的半导体封装中，仅仅在布线层30与模铸树脂层65之间设置有弹性树脂层113。
即，如图8B和图8C所示，低弹性树脂层113仅仅在布线层30的上表面上或仅仅在布线层30的上表面上和侧面上形成。为此，在未设置布线层30的地方，使模铸树脂层65与封装基材20进行接连。
低弹性树脂层113，也可以在布线层30与模铸树脂层65之间的所有的界面上都不形成。即，(a)在布线层30与模铸树脂层65之间存在着低弹性树脂层113的地方，和(b)在布线层30与模铸树脂层65之间不存在低弹性树脂层113的地方也可以混合存在。
另外，低弹性树脂层113，理想的是至少在位于会发生最大应力的布线层与模铸树脂层之间形成。
在实施例2中也可以得到与实施例1同样的效果。此外，在实施例2中，可以采用仅仅在布线层与模铸树脂层之间形成低弹性树脂层的办法，来削减低弹性树脂的使用量。归因于减少低弹性树脂的使用量，就可以实现低造价化。另外，归功于模铸注入法的特性，不论在实施例1的情况下还是在实施例2的情况下，模铸树脂的使用量都是相同的。
(实施例3)
图9是本发明的实施例3半导体封装的剖面图、侧视图和斜视图。图9A示出了剖面图，图9B示出了侧视图，图9C示出了斜视图。
为避免重复说明，省略对于与实施例1的半导体封装的共同点，仅仅对不同点进行说明。
如图9A和图9C所示，作为布线层30与半导体芯片10之间的接合部分的ILB部分13，已用内填充树脂131密封起来。在内填充树脂中，包括NFC等。内填充树脂，理想的是，例如，在-55℃时，热膨胀系数α为30～80ppm/K，弹性模量E为1～5GPa。
即，在实施例1和实施例2中，虽然用模铸树脂层把布线层30与半导体芯片10之间的电接合部分(ILB部分)13密封起来，但是在实施例3中，该接合部分却用内填充树脂进行密封。
如图9B和图9C所示，与实施例1同样地不仅在布线层10上边，在封装基材20上边也可以形成低弹性树脂层111。即，低弹性树脂层111不仅与布线层30进行接触，也与封装基材20进行接触。
图10是用来说明图9所示的半导体封装的制造方法的说明图。
首先，在具有安装端子70的封装基材20上边设置布线层30，在布线层30上边设置ILB部分13和低弹性树脂层111，此外，在封装基材20和布线层30上边设置内填充树脂层131(图10A)。低弹性树脂层111，在使用膏状的低弹性树脂的情况下，采用用分配器实施的涂敷的办法形成，在使用薄膜状的低弹性树脂的情况下，则采用冲孔粘贴的办法形成。内填充树脂层131也与低弹性树脂层111同样地形成。
其次，载置半导体芯片10，使该半导体芯片10的各个电极端子和布线层进行接合(图10B)。
此外，用模铸树脂层67密封半导体芯片10、低弹性树脂层111、ILB部分13和内填充树脂层131(图10C)。
实施例3的半导体封装，具有
(1)采用在安装端子上边形成低弹性树脂(柔软的树脂)层的办法，提高OLB的连接可靠性，
(2)采用安装端子上边形成粘接剂层(低弹性树脂层)的办法，使模铸树脂层不再剥离的、与实施例1和实施例2同样的效果。
(3)在用模铸树脂对ILB部分进行密封的实施例1和实施例2的情况下，ILB部分，在从ILB连接工序到树脂密封工序之间的运送时，ILB部分有可能会受到损伤。另一方面，采用用内填充树脂密封ILB部分的办法，就可以降低受到这样的损伤的可能性。
(实施例4)
图11是本发明的实施例4半导体封装的剖面图和底视图。图11A示出了剖面图，图11B示出了底视图。另外，图11C的底视图示出了安装端子的配置位置的另一个例子。实施例4是安装端子部分变成为面状的实施例。
为避免重复说明，省略对于与实施例1的半导体封装的共同点，仅仅对不同点进行说明。
如图11A和11B所示，在实施例4中，不仅在封装基材20的周边部分上设置有安装端子70，在内侧还同心圆状地并列设置有安装端子72。
此外，如图11C所示，也可以在比封装基材20的周边稍往内的内侧设置安装端子74，在再往其内侧四角形状地排列起来设置有安装端子76。如这些图所示，安装端子并不是非要设在半导体封装的端部不可。
在实施例4中，也可以得到与实施例1同样的效果。
(实施例5)
是图12本发明的实施例5的半导体封装的剖面图。实施例5用金属丝15把半导体芯片10和布线层30连接起来。
在实施例5中，也可以得到与实施例1同样的效果。另外，图12虽然安装端子70、72变成了面状，但是，这并不意味着在把本发明应用于金丝键合型的情况下，安装端子必须是面状。
如上所述，倘采用本发明的实施例，则可以采用在布线层与模铸树脂之间形成低弹性树脂(柔软的树脂)层的办法，得到改善OLB的连接可靠性的效果。

Claims (10)

1、一种半导体封装，其特征在于，具备：
(a)封装基材，
(b)在上述封装基材上边形成，在往别的装置上安装时使用的安装端子，
(c)在上述封装基材上边形成，与上述安装端子电连的布线层，
(d)装载在上述封装基材上边，与上述布线层电连的半导体芯片，
(e)在上述布线层与模铸树脂层之间和在上述封装基材与模铸树脂层之间形成的低弹性树脂层，
(f)密封上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的模铸树脂层，
上述低弹性树脂层的弹性模量比上述模铸树脂层的弹性模量低。
2、根据权利要求1所述的半导体封装，其特征在于：
上述布线层与上述半导体芯片之间的电连部分，用内填充树脂层密封。
3、一种半导体封装，其特征在于，具备：
(a)封装基材，
(b)在上述封装基材上边形成，在往别的装置上安装时使用的安装端子，
(c)在上述封装基材上边形成，与上述安装端子电连的布线层，
(d)装载在上述封装基材上边，与上述布线层电连的半导体芯片，
(e)仅在上述布线层与模铸树脂层之间形成的低弹性树脂层，
(f)密封上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的模铸树脂层，
上述低弹性树脂层的弹性模量比上述模铸树脂层的弹性模量低。
4、根据权利要求3所述的半导体封装，其特征在于：
上述低弹性树脂层至少在位于上述安装端子上边的上述布线层与上述模铸树脂层之间形成。
5、根据权利要求4所述的半导体封装，其特征在于：
上述低弹性树脂层至少在位于会发生最大应力的上述安装端子上边的上述布线层与上述模铸树脂层之间形成。
6、一种半导体封装的制造方法，其特征在于：
(a)在封装基材上边形成布线层，
(b)把半导体芯片电连接到上述布线层上，
(c)在上述封装基材和上述布线层上边形成弹性模量比模铸树脂还低的低弹性树脂层，
(d)在上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的上边形成模铸树脂层。
7、根据权利要求6所述的半导体封装制造方法，其特征在于：上述布线层与上述半导体芯片之间的电连部分，用内填充树脂层密封。
8、一种半导体封装的制造方法，其特征在于：
(a)在封装基材上边形成布线层，
(b)把半导体芯片电连接到上述布线层上，
(c)仅在上述布线层上边形成弹性模量比模铸树脂还低的低弹性树脂层，
(d)在上述封装基材、上述布线层、上述半导体芯片和上述低弹性树脂层的上边形成模铸树脂层。
9、根据权利要求8所述的半导体封装制造方法，其特征在于：
上述低弹性树脂层至少在位于安装端子上边的上述布线层与上述模铸树脂层之间形成。
10、根据权利要求9所述的半导体封装制造方法，其特征在于：
上述低弹性树脂层至少在位于会发生最大应力的上述安装端子上边的上述布线层与上述模铸树脂层之间形成。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200522292A (en) * 2003-12-31 2005-07-01 Advanced Semiconductor Eng Chip package sturcture
WO2005114730A1 (ja) * 2004-05-20 2005-12-01 Spansion Llc 半導体装置の製造方法および半導体装置
DE102004032605B4 (de) * 2004-07-05 2007-12-20 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip und elektrischen Verbindungselementen zu einer Leiterstruktur
JP4645233B2 (ja) 2005-03-03 2011-03-09 パナソニック株式会社 弾性表面波装置
CN100479124C (zh) * 2005-03-14 2009-04-15 住友电木株式会社 半导体装置
US8164201B2 (en) * 2005-06-29 2012-04-24 Rohm Co., Ltd. Semiconductor device with front and back side resin layers having different thermal expansion coefficient and elasticity modulus
JP4939861B2 (ja) * 2006-07-14 2012-05-30 パナソニック株式会社 回路基板および携帯端末
US20080315406A1 (en) * 2007-06-25 2008-12-25 Jae Han Chung Integrated circuit package system with cavity substrate
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
JP5556007B2 (ja) * 2008-12-12 2014-07-23 株式会社デンソー 電子装置
US9011177B2 (en) 2009-01-30 2015-04-21 Molex Incorporated High speed bypass cable assembly
DE102010039156A1 (de) * 2010-08-10 2012-02-16 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung
DE102011003832A1 (de) * 2011-02-09 2012-08-09 Robert Bosch Gmbh Vergossenes Bauteil
US9142921B2 (en) 2013-02-27 2015-09-22 Molex Incorporated High speed bypass cable for use with backplanes
TWI591905B (zh) 2013-09-04 2017-07-11 Molex Inc Connector system
DE102014118462A1 (de) 2014-12-11 2016-06-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Semiflexible Leiterplatte mit eingebetteter Komponente
DE102014118464A1 (de) * 2014-12-11 2016-06-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplatte mit einem asymmetrischen Schichtenaufbau
TWI617098B (zh) 2015-01-11 2018-03-01 Molex Llc Board connector, connector and bypass cable assembly
US10135211B2 (en) 2015-01-11 2018-11-20 Molex, Llc Circuit board bypass assemblies and components therefor
JP6574266B2 (ja) 2015-05-04 2019-09-11 モレックス エルエルシー バイパスアセンブリを用いるコンピュータデバイス
US10424856B2 (en) 2016-01-11 2019-09-24 Molex, Llc Routing assembly and system using same
US10424878B2 (en) 2016-01-11 2019-09-24 Molex, Llc Cable connector assembly
CN110839182B (zh) 2016-01-19 2021-11-05 莫列斯有限公司 集成路由组件以及采用集成路由组件的系统
CN111199935A (zh) 2018-11-20 2020-05-26 奥特斯奥地利科技与系统技术有限公司 电子封装件和生产电子封装件的方法
CN114512464B (zh) * 2022-04-19 2022-08-02 甬矽半导体(宁波)有限公司 扇出型封装结构和扇出型封装结构的制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878574A (ja) 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JP3568402B2 (ja) 1998-03-26 2004-09-22 富士通株式会社 半導体装置
US6166433A (en) * 1998-03-26 2000-12-26 Fujitsu Limited Resin molded semiconductor device and method of manufacturing semiconductor package
JP2000164761A (ja) 1998-11-27 2000-06-16 Nec Corp 半導体装置および製造方法
JP3914654B2 (ja) * 1999-03-17 2007-05-16 株式会社ルネサステクノロジ 半導体装置
JP2001127095A (ja) 1999-10-29 2001-05-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001326304A (ja) * 2000-05-15 2001-11-22 Toshiba Corp 半導体装置及びその製造方法

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Publication number Publication date
KR100596685B1 (ko) 2006-07-07
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