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CN113345965B - 一种具有电场屏蔽结构的沟槽栅mosfet器件 - Google Patents

一种具有电场屏蔽结构的沟槽栅mosfet器件 Download PDF

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CN113345965B CN202110897827.7A CN202110897827A CN113345965B CN 113345965 B CN113345965 B CN 113345965B CN 202110897827 A CN202110897827 A CN 202110897827A CN 113345965 B CN113345965 B CN 113345965B
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Abstract

本发明提出一种具有电场屏蔽结构的沟槽栅MOSFET器件，包含衬底、源极、漏极、栅极沟槽、电场屏蔽结构、源极区域和具有第一导电类型的半导体区域，一个或多个位于半导体区域表面下方的具有第二导电类型的电场屏蔽结构，与栅极沟槽的侧壁以一角度相交，源极区域位于栅极沟槽的两侧或周围，被电场屏蔽结构分割成多个源极子区域。本发明通过设置与栅极沟槽侧壁相交的一个或多个电场屏蔽结构，且通过合理布局电场屏蔽结构的排布方式，可以有效减小器件的元胞尺寸，提高沟道密度和器件导通电流密度，降低器件比导通电阻，提高器件导通性能，同时增强电场屏蔽效应，降低栅极氧化层中的电场强度，提高器件长期工作稳定性和可靠性。

Description

一种具有电场屏蔽结构的沟槽栅MOSFET器件
技术领域
本发明涉及一种半导体器件，尤其涉及一种具有电场屏蔽结构的沟槽栅MOSFET器件。
背景技术
传统硅基半导体器件的性能已经逐渐接近材料的物理极限，而采用以碳化硅为代表的第三代半导体材料所制作的器件具有高频、高压、耐高温、抗辐射等优异的工作能力，能够实现更高的功率密度和更高的效率。
沟槽栅MOSFET器件作为SiC（碳化硅）开关器件的代表，具有开关损耗低、工作频率高、易驱动、适合并联使用等优点，现已逐渐在电动汽车、充电桩、新能源发电、工业控制、柔性直流输电等应用场景中得到推广和使用。沟槽栅MOSFET器件主要可分为两种结构，平面栅型MOSFET结构和沟槽栅MOSFET结构。相比于平面栅型MOSFET结构，沟槽栅MOSFET结构具有更高的沟道迁移率和更小的元胞尺寸，从而降低了器件的比导通电阻，提高了器件的导通电流密度和导通性能。然而，沟槽栅MOSFET结构面临栅氧可靠性问题，这是因为当器件处于阻断状态下时，沟槽底部暴露在碳化硅漂移区中的高电场区域，而沟槽底部的栅极氧化层承受高电场强度，容易发生绝缘性能退化甚至提前击穿，降低器件长期工作的稳定性和寿命。为了解决该问题，电场屏蔽结构被引入沟槽栅MOSFET器件中，图1、图2、图3分别展示了三种采用不同电场屏蔽结构的传统沟槽栅MOSFET元胞的截面图。
图1结构中，所述传统沟槽栅MOSFET元胞包括衬底01、第一N型半导体区域02、栅极沟槽03、源极结构07、第一P型电场屏蔽结构010。所述第一N型半导体区域02具有第一N型掺杂浓度，位于衬底01上方，具有第一表面011；所述衬底01具有第二表面012。所述栅极沟槽03位于第一N型半导体区域02的第一表面011下方，具有第一深度；所述栅极沟槽03包含一层覆盖在其底部和侧壁的氧化层04，以及填充在氧化层04上方的栅极多晶硅05。所述源极结构07位于第一N型半导体区域02的第一表面011下方，具有小于所述栅极沟槽03的第一深度的第二深度；所述源极结构07自上而下包含位于第一N型半导体区域02的第一表面011下方的第二N型源极接触区08，以及位于所述第二N型源极接触区08下方的第二P型基区09；所述第二N型源极接触区08具有第二N型掺杂浓度，且所述第二N型掺杂浓度高于第一N型半导体区域02的第一N型掺杂浓度；所述第二P型基区09具有第二P型掺杂浓度，且所述第二P型掺杂浓度低于所述第二N型掺杂浓度，所述第二P型基区09与所述栅极沟槽03的侧壁相邻的位置形成导电沟道013。所述第一P型电场屏蔽结构010位于所述栅极沟槽03的下方，且具有第一P型掺杂浓度，所述第一P型掺杂浓度高于所述第二P型基区09的第二P型掺杂浓度；所述第一P型电场屏蔽结构010部分或者完全覆盖所述栅极沟槽03的底部。所述传统沟槽栅MOSFET器件虽然具备电场屏蔽结构，可起到保护栅极沟槽底部氧化层的作用，然而器件制造工艺难度较大，如果采用非自对准光刻工艺形成栅极沟槽和电场屏蔽两层图形，且用离子注入工艺形成电场屏蔽结构，两次光刻的对准偏差会导致电场屏蔽结构无法完全保护沟槽底部和两个沟槽角落，同时其中一侧沟槽侧壁容易被注入形成P区，从而牺牲一侧沟道的导电能力，而如果采用自对准光刻工艺，则对沟槽侧壁的陡直度要求很高，由于SiC刻蚀形貌控制难度大，刻蚀沟槽往往存在一倾斜角度，离子注入电场屏蔽结构时会在沟槽两侧侧壁形成注入P区，将导致器件完全无法导通电流或者导通性能变差。
图2结构中，所述传统沟槽栅MOSFET元胞包括衬底01、第一N型半导体区域02、栅极沟槽03、源极结构07、第一P型电场屏蔽结构010。所述第一N型半导体区域02具有第一N型掺杂浓度，位于衬底01上方，具有第一表面011；所述衬底01具有第二表面012。所述栅极沟槽03位于第一N型半导体区域02的第一表面011下方，具有第一深度；所述栅极沟槽03包含一层覆盖在其底部和侧壁的氧化层04，以及填充在氧化层04上方的栅极多晶硅05。所述源极结构07位于第一N型半导体区域02的第一表面011下方，且与所述栅极沟槽03相邻，具有小于所述栅极沟槽03的第一深度的第二深度；所述源极结构07自上而下包含位于第一N型半导体区域02的第一表面011下方的第二N型源极接触区08，以及位于所述第二N型源极接触区下方的第二P型基区09；所述第二N型源极接触区08具有第二N型掺杂浓度，且所述第二N型掺杂浓度高于第一N型半导体区域02的第一N型掺杂浓度；所述第二P型基区09具有第二P型掺杂浓度，且所述第二P型掺杂浓度低于所述第二N型掺杂浓度，所述第二P型基区09与所述栅极沟槽03的侧壁相邻的位置形成导电沟道013。所述第一P型电场屏蔽结构010位于所述第一N型半导体区域02的第一表面011下方，且与所述源极结构07相邻，具有第一P型掺杂浓度，所述第一P型掺杂浓度高于所述第二P型基区09的第二P型掺杂浓度；所述第一P型电场屏蔽结构010具有大于所述栅极沟槽03的第一深度的第三深度，所述第一P型电场屏蔽结构010与所述栅极沟槽03之间相隔一间距，两者之间在源极结构07下方形成JFET区域014。所述传统沟槽栅MOSFET器件虽然具备电场屏蔽结构，可起到降低栅极沟槽底部氧化层中电场强度的作用，然而电场屏蔽结构与栅极沟槽两层图形之间需要进行光刻对准，而光刻工艺不可避免的存在对准偏差，将会导致电场屏蔽结构与栅极沟槽之间的间距（即JFET区域014的宽度）偏离最佳设计，如果JFET区域014的宽度偏小，会增加器件导通电阻，导致器件导通性能下降，如果JFET区域014的宽度偏大，会削弱电场屏蔽结构对栅极沟槽底部氧化层的保护效果，在器件阻断状态下栅极沟槽底部氧化层中的电场强度增加，导致器件长期工作稳定性和可靠性下降。综上所述，基于该传统结构的沟槽栅MOSFET器件的导通性能和可靠性受到工艺制造中光刻对准偏差的影响，器件生产良率受到限制。
图3结构中，所述传统沟槽栅MOSFET元胞包括衬底01、第一N型半导体区域02、栅极沟槽03、源极结构07、第一P型电场屏蔽结构010。所述第一N型半导体区域02具有第一N型掺杂浓度，位于衬底01上方，具有第一表面011；所述衬底01具有第二表面012。所述栅极沟槽03位于第一N型半导体区域02的第一表面011下方，具有第一深度；所述栅极沟槽03包含一层覆盖在其底部和侧壁的氧化层04，以及填充在氧化层04上方的栅极多晶硅05。所述源极结构07位于第一N型半导体区域02的第一表面011下方，且与所述栅极沟槽03的一侧相邻，具有小于所述栅极沟槽03的第一深度的第二深度；所述源极结构07自上而下包含位于第一N型半导体区域02的第一表面011下方的第二N型源极接触区08，以及位于所述第二N型源极接触区08下方的第二P型基区09；所述第二N型源极接触区08具有第二N型掺杂浓度，且所述第二N型掺杂浓度高于第一N型半导体区域02的第一N型掺杂浓度；所述第二P型基区09具有第二P型掺杂浓度，且所述第二P型掺杂浓度低于所述第二N型掺杂浓度，所述第二P型基区09与所述栅极沟槽03的侧壁相邻的位置形成导电沟道013。所述第一P型电场屏蔽结构010位于所述第一N型半导体区域02的第一表面011下方，部分位于所述栅极沟槽03相对于所述源极结构07的另一侧，且部分位于所述栅极沟槽03的底部下方，并具有第一P型掺杂浓度，所述第一P型掺杂浓度高于所述第二P型基区09的第二P型掺杂浓度，所述第一P型电场屏蔽结构010具有大于所述栅极沟槽03的第一深度的第三深度；所述栅极沟槽03下方未被所述第一P型电场屏蔽结构010覆盖的区域以及所述源极结构下方区域形成“L”形状的JFET区域014。所述传统沟槽栅MOSFET器件虽然具备电场屏蔽结构，可起到降低栅极沟槽底部氧化层中电场强度的作用，然而电场屏蔽结构与栅极沟槽两层图形之间需要进行光刻对准，而光刻工艺不可避免的存在对准偏差，将会导致电场屏蔽结构与栅极沟槽之间的重叠宽度偏离最佳设计，同时导致JFET区域014的宽度偏离最佳设计，如JFET区域014的宽度偏小，会增加器件导通电阻，导致器件导通性能下降，如果JFET区域014的宽度偏大，会削弱电场屏蔽结构对栅极沟槽底部氧化层的保护效果，在器件阻断状态下栅极沟槽底部氧化层中的电场强度增加，导致器件长期工作稳定性和可靠性下降。综上所述，基于该传统结构的沟槽栅MOSFET器件的导通性能和可靠性受工艺制造中光刻对准偏差的影响，器件生产良率受到限制。
与传统Si IGBT器件相比，SiC MOSFET因其具有更低的导通损耗和更快的开关频率，可以提高系统效率。然而，在电力电子装备技术的发展过程中，追求工作效率和功率密度的同时，系统的稳定性和可靠性是另一个重要的考量指标。碳化硅功率MOSFET器件的可靠性是影响其在电力电子系统中实际应用的关键因素，而器件性能与可靠性之间往往存在着折中与权衡的关系。在碳化硅MOSFET器件设计中，应该同时考虑器件性能的提升与可靠性的增强技术，在降低器件比导通电阻、提高器件导通性能的同时，保证器件满足应用系统对其长期工作稳定性和可靠性的要求，已经成为碳化硅MOSFET器件设计的关键问题。
发明内容
为了解决上述现有技术的多个技术问题，本发明提出一种具有低工艺难度的可同时提高器件导通性能和器件可靠性的具有电场屏蔽结构的沟槽栅MOSFET器件。
根据本发明一实施例提出一种具有电场屏蔽结构的沟槽栅MOSFET器件，包括源极、漏极、衬底、位于衬底上方的半导体区域、位于半导体区域表面下方的栅极沟槽，所述沟槽栅MOSFET器件包括：相间排布的单元A和单元B，单元A和单元B不相交或者单元A和单元B相交于栅极沟槽处，其中每个单元A包括：所述衬底；所述位于衬底上方的半导体区域；所述栅极沟槽；以及包围在栅极沟槽两侧和底部的电场屏蔽结构，在一俯视平面上，所述电场屏蔽结构与所述栅极沟槽侧壁相交；每个单元B包括：所述衬底；所述位于衬底上方的半导体区域；源极子区域，包括基区和形成于基区上方的源极接触区；以及所述栅极沟槽。
根据本发明又一实施例提出一种具有电场屏蔽结构的沟槽栅MOSFET器件，包括源极、漏极、衬底、位于衬底上方的半导体区域、位于半导体区域表面下方的栅极沟槽，所述沟槽栅MOSFET器件包括：相间排布的电场屏蔽结构和源极子区域，电场屏蔽结构和源极子区域不相交或者电场屏蔽结构和源极子区域相交于栅极沟槽处，在一切面上，沟槽栅MOSFET器件的源极区域被一个或多个电场屏蔽结构分割成多个源极子区域，栅极沟槽呈条形或圆形或多边形排布。
根据本发明又一实施例提出的一种具有电场屏蔽结构的沟槽栅MOSFET器件的制作方法，包括：在衬底上生长第一N型半导体区域，所述第一N型半导体区域具有第一N型掺杂浓度；在第一N型半导体区域中生成第一P型电场屏蔽结构；在第一N型半导体区域中生成源极区域的第二P型基区；在第一N型半导体区域中第二P型基区上方生成源极区域的第二N型源极接触区；在第一N型半导体区域上表面刻蚀沟槽形成栅极沟槽，栅极沟槽的深度小于电场屏蔽结构的深度，且大于源极区域的深度；在栅极沟槽中生长栅极氧化层；在栅极沟槽氧化层上方填充栅极电极材料；在栅极电极材料上方制备栅极与源极之间隔离介质层；在第一N型半导体区域上和隔离介质层结构上生长第一金属化层；以及在衬底下方生长第二金属化层；其中所述第一P型电场屏蔽结构与第二P型基区相间排布，所述第一P型电场屏蔽结构与第二P型基区相交于栅极沟槽处或者不相交。
所述具有电场屏蔽结构的沟槽栅MOSFET器件及其制造方法通过设置与栅极沟槽侧壁相交的一个或多个电场屏蔽结构，且通过合理布局电场屏蔽结构的排布方式，实现了在不影响器件导通电流密度的情况下，降低了栅极氧化层中的电场强度，从而提高了器件的可靠性；另外，这种器件通过电场屏蔽结构与栅极沟槽呈相间排布的设计，取代传统两者呈并行排布的设计，避免了传统方法中电场屏蔽结构占用元胞横向尺寸导致的元胞尺寸增加，或者避免传统方法中电场屏蔽结构与栅极沟槽两次光刻对准偏差导致的器件性能和可靠性下降。本发明避免了现有技术中电场屏蔽结构与栅极沟槽的相对位置必须加以精确控制的工艺技术挑战，降低了工艺制造难度，同时能够减小横向元胞尺寸，提高沟道密度，降低器件比导通电阻，提高器件导通电流密度和导通性能，另外一方面，所述具有电场屏蔽结构的沟槽栅MOSFET器件及其制造方法可以实现良好的电场屏蔽效应，降低栅极沟槽底部氧化层中的电场强度，提高器件长期工作稳定性和可靠性，具有极高的产业化价值和广阔的应用前景。
附图说明
图1为一种传统沟槽栅MOSFET元胞截面图；
图2为第二种传统沟槽栅MOSFET元胞截面图；
图3为第三种传统沟槽栅MOSFET元胞截面图；
图4为根据本发明一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面的局部结构示意图；
图5为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图6为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图7为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图8为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图9为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图10为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图11为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图12为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图13为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图14为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图15为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图16为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图17为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图18为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图19为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图20展示了图4所述实施例中器件内部电流导通路径的示意图，沿着图4中第一俯视截面001中源极区域靠近栅极沟槽侧壁的位置（即图中CC’切线）得到第四俯视截面004；
图21展示了图6所示实施例中器件内部电流导通路径的示意图，沿着图6中第一俯视截面001中源极区域靠近栅极沟槽侧壁的位置（即图中CC’切线）得到第四俯视截面004；
图22展示了图7所述实施例中器件内部电流导通路径的示意图，沿着图7中第一俯视截面001中源极区域靠近栅极沟槽侧壁的位置（即图中CC’切线）得到第四俯视截面004；
图23展示了图8所述实施例中器件内部电流导通路径的示意图，沿着图8中第一俯视截面001中源极区域靠近栅极沟槽侧壁的位置（即图中CC’切线）得到第四俯视截面004；
图24为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图；
图25为根据本发明实施例的制作具有电场屏蔽结构的沟槽栅MOSFET器件的流程图。
具体实施方式
下面将结合附图详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了便于对本发明的透彻理解，阐述了大量特定细节。然而，本领域普通技术人员可以理解，这些特定细节并非为实施本发明所必需。此外，在一些实施例中，为了避免混淆本发明，未对公知的电路、材料或方法做具体描述。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图均是为了说明的目的，其中相同的附图标记指示相同的元件,但不限于元件结构必须完全相同。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
本发明所述的功率MOSFET器件中的半导体区域材料包括但不限于碳化硅、氮化镓、硅。在整个说明书中，本发明中的半导体区域可以为碳化硅区域、硅区域或者其它任何适用本发明的半导体材料区域，本发明虽在实施例中指出了各区域的掺杂类型为N型或P型，但本领域技术人员应当知晓，在其它实施例中，各区域的掺杂类型不限于本发明指出的N型或P型，例如N型与P型掺杂可以互换，本发明所指的相间排布可以是紧密相间排布也可以是中间包括器件结构的相间排布，例如两单元之间还包括其它结构，或者两单元之间还包括与某单元相同的结构。本发明所指的两者平行可以是两者保持间距平行或者是两者重合。本发明所指的俯视平面也不限于是半导体区域表面上的俯视平面，也可以是器件的某一切面。本发明所指的条形可以是一个侧边为直线或不为直线的条形面结构，所指的多边形可以是正多边形或非正多边形，所指的圆形可以是正圆形或非正圆形。本发明所指的相交可以是局部相交也可以是全部相交。本发明虽然以长条形结构示例单元A、单元B、电场屏蔽结构，但是本发明的实施例不限于图中所示的长条形结构，也可以为其它任意合适的形状，例如不规则条形，规则或不规则曲线型等。
图4为根据本发明一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件局部结构示意图，包括第一俯视截面001、单元A的第二俯视截面002和单元B的第三俯视截面003。所述沟槽栅MOSFET器件包括漏极0、源极18、衬底1、半导体区域2、栅极沟槽3、源极区域17、电场屏蔽结构6。所述半导体区域2位于衬底1上方，具有第一表面11（即半导体区域表面），具有第一N型掺杂浓度；所述栅极沟槽3包括栅极氧化层4和栅极电极5；所述源极区域17位于所述栅极沟槽3的两侧，被电场屏蔽结构6分割成多个源极子区域7；所述源极子区域7包含源极接触区8和位于源极接触区8下方的基区9；所述源极接触区8可以具有高于第一N型掺杂浓度的第二N型掺杂浓度，所述电场屏蔽结构6具有第一P型掺杂浓度，所述基区9具有第二P型掺杂浓度，第一P型掺杂浓度可以高于或等于第二P型掺杂浓度，且所述电场屏蔽结构6在第一表面11下方的深度大于栅极沟槽3在第一表面11下方的深度，在单元A的第二俯视截面002中，所述电场屏蔽结构6包围在栅极沟槽3的两侧和底部；所述漏极0与衬底1的下表面形成欧姆接触；所述源极18与源极区域17的上表面形成欧姆接触。
如图4所示实施例中，所述碳化硅MOSFET器件包括相间排布的单元A和单元B，单元A和单元B相互平行（或者不相交），其中每个单元A包括衬底1、衬底1上方的半导体区域2、栅极沟槽3以及包围在栅极沟槽3两侧和底部的电场屏蔽结构6，在一俯视平面上，所述电场屏蔽结构6与所述栅极沟槽3侧壁相交（例如垂直相交，即α=90度，也可以以其它角度相交，例如α=30、60度），各相邻单元A（或电场屏蔽结构6）的交角α可以相等或不等；每个单元B包括衬底1、衬底上方的半导体区域2、源极子区域7和栅极沟槽3，源极子区域7包括基区9和形成于基区9上方的源极接触区8，基区9与电场屏蔽结构6可以具有相同的掺杂类型，且基区9的掺杂浓度可以低于电场屏蔽结构6的掺杂浓度。在一个实施例中，所述碳化硅MOSFET器件可以只包括一个电场屏蔽结构6，也可以包括多个电场屏蔽结构6，例如N个所述电场屏蔽结构6可以将源极区域17分割成4N个源极子区域7。
在图4展示的一个实施例中，栅极沟槽3具有条形形状，电场屏蔽结构6也具有条形形状，并且可以与栅极沟槽的两个侧壁以90度角度相交，电场屏蔽结构6相互平行（或不相交），且在沿着栅极沟槽3侧壁的方向可以呈等间距的形式、非等间距的形式，或分组排布的形式进行排列，电场屏蔽结构6在垂直于栅极沟槽侧壁的方向上的长度可以等于元胞结构的宽度（例如沟槽栅MOSFET中单个元胞中的电场屏蔽结构6在垂直于栅极沟槽侧壁的方向上的长度可以等于该单个元胞的宽度），而源极区域17的长度可以等于元胞宽度与栅极沟槽3的宽度之差。电场屏蔽结构6在沿着栅极沟槽3侧壁方向上的宽度可以与源极区域17的宽度相等，也可以不相等。在本发明的其它实施例中，器件内部的电场屏蔽结构6与栅极沟槽3侧壁可以倾斜相交，例如交角α小于90度。
图5为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图，与图4所示的沟槽栅MOSFET器件的区别在于，单元A和单元B可以呈折线形，即单元A（或者电场屏蔽结构6）位于栅极沟槽3两侧的结构不在一条直线上，且分别与栅极沟槽3的两个侧壁相交，分别形成交角α1和α2，交角α1和α2可以相等也可以不相等，单元B（或者源极子区域7）位于栅极沟槽3两侧的结构也不在一条直线上，分别与栅极沟槽3的两个侧壁相交，一个单元A中的两部分电场屏蔽结构6可以相交于栅极沟槽3底部。位于栅极沟槽3同一侧的单元A（或电场屏蔽结构6）可以与单元B（或源极子区域7）平行相间排布，相邻单元A与单元B之间的间距可以相等也可以不相等。本发明所指的折线形不限于交角为尖角的折线，也可以是相交处为圆弧状或任意其它形状的折线，该折线形也不限于直线，也可以是曲线或其它任意可以实现的形状。
图6为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图，与图4所示的沟槽栅MOSFET器件的区别在于，器件内部的电场屏蔽结构6从上至下包括三层结构：上结构15、中结构49和下结构16，所述上结构15与相邻源极子区域7中的源极接触区8相连，且可以具有与之相反的掺杂类型，所述中结构49与相邻源极子区域7中的基区9相连，且可以具有与之相同的掺杂类型和掺杂浓度，所述下结构16位于中结构49下方，且可以具有大于栅极沟槽3的深度，所述下结构16可以具有与基区9相同的掺杂类型和更高的掺杂浓度。图6所示实施例中的包括三层结构的电场屏蔽结构6也适用于本发明其它实施例中的电场屏蔽结构6，不限于图6所示的元胞排布方式或栅极沟槽的形状。
在图6展示的一个实施例中，上结构15和下结构16仍然可以采用具有重掺杂浓度的P型掺杂区设计，而中结构49则可以被替换成具有中等掺杂浓度的P型掺杂区设计（可以与基区9的掺杂浓度相同），该设计可以将中结构49实现与源极子区域7中基区9的相同功能，即在器件栅极（例如栅极沟槽3）和源极18之间施加正电压时，相邻源极子区域7的基区9与栅极沟槽3侧壁相邻位置形成第一导电沟道13，中结构49与栅极沟槽3侧壁相邻的位置可以形成第二导电沟道130，当第一导电沟道13流通电流时，有一部分电流可以进入第二导电沟道130，等效的增加了导电沟道的面积，从而起到降低器件总电阻的作用。
图7为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图，与图6所示的沟槽栅MOSFET器件的区别在于，电场屏蔽结构6的上结构15具有更小的厚度，而中结构49具有更大的厚度，中结构49可以与相邻的源极子区域7的基区9形成一体。
图8为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图，与图6所示的沟槽栅MOSFET器件的区别在于，电场屏蔽结构6的上结构15可以具有与相邻源极子区域7的源极接触区8相同的掺杂类型和掺杂浓度，因此，电场屏蔽结构6的上结构15可以与相邻源极子区域7的源极接触区8相互连成一体。
图9为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图，与图4所示的沟槽栅MOSFET器件的区别在于，器件内部的栅极沟槽3具有六边形形状，一个或多个电场屏蔽结构6或多个单元A（图中以3个为例，在其它实施例中，也可以只设置其中1个或2个或4个及以上）与栅极沟槽3的对角线平行（例如位于对角线109上），并且相互之间以β角度（图中以60度为例）相交，其交点与栅极沟槽3的中心点20重合，多个单元B（图中以3个为例）与栅极沟槽3的对边中点平行（例如位于第一连线201上）；在一个实施例中，多个电场屏蔽结构6可以在栅极沟槽3底部的中央位置部分重叠，从而使得单元B截面图中在栅极沟槽3底部下方存在部分电场屏蔽结构6。在一个实施例中，所述碳化硅MOSFET器件可以只包括一个电场屏蔽结构6，也可以包括多个电场屏蔽结构6，例如N个所述电场屏蔽结构6可以将源极区域17分割成2N个源极子区域7。
图10为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图9所示的沟槽栅MOSFET器件的区别在于，器件内部的栅极沟槽3具有四边形形状，一个或多个电场屏蔽结构6或单元A（图中以2个为例，在其它实施例中，也可以只设置其中1个，也可以设置3个及以上）与栅极沟槽3的对角线平行（例如位于对角线191和192上），并且相互之间以γ角度（图中以90度为例）相交，其交点与栅极沟槽的中心点20重合，多个单元B（图中以2个为例）与栅极沟槽3的对边中点连线平行（例如位于第二连线211上）；在一个实施例中，多个电场屏蔽结构6在栅极沟槽3底部的中央位置部分重叠，从而使得单元B截面图中在栅极沟槽3底部下方存在部分电场屏蔽结构6。在一个实施例中，所述碳化硅MOSFET器件可以只包括一个电场屏蔽结构6，也可以包括多个电场屏蔽结构6，例如N个所述电场屏蔽结构可以将源极区域17分割成2N个源极子区域7。
图11为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图10所示的沟槽栅MOSFET器件的区别在于，电场屏蔽结构6或单元A与栅极沟槽3的对角线平行（例如位于对角线191上）或者与栅极沟槽3的对边中点连线平行（例如位于第二连线211上），单元B与栅极沟槽3的另一条对角线平行（例如位于对角线192上）。这说明本领域技术人员可以根据实际需求按特定的规律排布电场屏蔽结构6、单元A或单元B。
图12为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图9所示的沟槽栅MOSFET器件的区别在于，器件内部的栅极沟槽3具有三角形形状，电场屏蔽结构6或单元A（图中以1根数量为例）与栅极沟槽3的顶角与对边中点的连线平行（例如位于其中一条第三连线30上，其中第三连线30可以认为是三角形的对称轴），单元B（图中以1根数量为例）与栅极沟槽3的顶角与对边中点的连线平行（例如位于另一条第四连线32上，其中第四连线32可以认为是三角形的另一条对称轴）；在一个实施例中，多个电场屏蔽结构6在栅极沟槽3底部的中央位置部分重叠，从而使得单元B截面图中在栅极沟槽3底部下方存在部分电场屏蔽结构6。在一个实施例中，所述碳化硅MOSFET器件可以只包括一个电场屏蔽结构6，也可以包括多个电场屏蔽结构6，例如N个所述电场屏蔽结构6可以将源极区域17分割成2N个源极子区域7。
图9至图12展示的多个实施例中，栅极沟槽3具有多边形的形状，如六边形、四边形、三角形，还可以为八边形、十二边形等其他多边形形状。当栅极沟槽3的形状从图4中的条形变成多边形时，源极区域17包围在栅极沟槽3的周围，且具有相应多边形环的形状。当栅极沟槽3为六边形时，源极区域17具有六边形环的形状；当栅极沟槽3为四边形时，源极区域17具有四边形环的形状；当栅极沟槽3为三角形时，源极区域17具有三边形环的形状。当栅极沟槽3的形状从图4中的条形变成多边形时，多个电场屏蔽结构6之间从不相交变为相互交叉，图9至图12展示的实施例中，电场屏蔽结构6之间以一角度相交，如图9所示，当栅极沟槽3为六边形时，电场屏蔽结构6的数量可以为三，三个电场屏蔽结构6之间以60度角度相交于六边形的中心点，且分别与六边形的三根对角线平行，或者与六边形的三根对边中心点连线平行。以此类推，如图10所示，当栅极沟槽3为四边形时，电场屏蔽结构6的数量可以为二，二个电场屏蔽结构6之间以90度角度相交于四边形的中心点，且分别与四边形的二根对角线平行，或者与四边形的二根对边中心点的连线平行。如图12所示，当栅极沟槽3为三角形时，电场屏蔽结构数量可以为一，电场屏蔽结构6穿过三角形的中心点，且与三角形的一个顶角和对边中心点的连线平行。在一个实施例中，所述栅极沟槽3可以具有任意多边形形状，所述电场屏蔽结构6可以具有条形形状，当所述电场屏蔽结构6数量大于一时，例如N，可以以某一角度相交，所述角度可以为30度、60度、90度、120度或其他角度，电场屏蔽结构6可以与栅极沟槽3多边形的对角线或顶角与对边中心点的连线或对边中心点的连线平行，相交的电场屏蔽结构6的交点可以与所述栅极沟槽3的中心点重合，其中所述N个电场屏蔽结构6将源极区域17分割成2N个源极子区域7。
图13为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图9所示的沟槽栅MOSFET器件的区别在于，器件内部的栅极沟槽3具有圆形形状，多个电场屏蔽结构6或单元A（图中以2个数量为例）与栅极沟槽3的对称轴平行（例如位于第一对称轴139或第二对称轴140上），并且多个电场屏蔽结构6之间以θ角度（图中以90度为例，在其它实施例中θ可以根据需要任意选择）相交，其交点可以与栅极沟槽3的中心点20重合，单元B与栅极沟槽3的另一条对称轴平行（例如位于第三对称轴231或第四对称轴232上）；在一个实施例中，多个电场屏蔽结构6在栅极沟槽3底部的中央位置部分重叠，从而使得单元B截面图中在栅极沟槽3底部下方存在部分电场屏蔽结构6。在一个实施例中，所述碳化硅MOSFET器件可以只包括一个电场屏蔽结构6，也可以包括多个电场屏蔽结构6，例如N个所述电场屏蔽结构6可以将源极区域17分割成2N个源极子区域7。
图13展示的一个实施例中，栅极沟槽3的形状为圆形，电场屏蔽结构6与圆形有两个交点，且与圆形在交点处的外切线（例如外切线23）垂直相交，电场屏蔽结构6数量可以为二，二个电场屏蔽结构之间以90度角度相交于圆心处。在一个实施例中，单元B与圆形也可以有两个交点，且与圆形在交点处的外切线（例如外切线24）垂直相交。在其他实施例中，电场屏蔽结构6的数量也可以为其他数值，相邻两个电场屏蔽结构6之间的角度可以等于180度除以电场屏蔽结构6的数量。
在其他实施例中，当栅极沟槽3为圆形时，单元A和单元B可以呈折线形，例如：单元A（或者电场屏蔽结构6）包括相交于圆心的两部分，其中一部分单元A（或者电场屏蔽结构6）位于圆形的一条对称轴上（例如第一对称轴139上），另一部分单元A（或者电场屏蔽结构6）位于圆形的另外一条对称轴上（例如第二对称轴140上）；单元B（或者源极子区域7）也包括相交于圆心的两部分，其中一部分单元B（或者源极子区域7）位于圆形的一条对称轴上（例如第三对称轴231上），另一部分单元B（或者源极子区域7）位于圆形的另外一条对称轴上（例如第四对称轴232上）。相邻的两个单元A（或者电场屏蔽结构6）可以有重叠的部分，相邻的单元B（或者源极子区域7）也可以有重叠的部分。本发明所指的折线形不限于交角为尖角的折线，也可以是相交处为圆弧状或任意其它形状的折线，该折线形也不限于直线，也可以是曲线或其它任意可以实现的形状。
图14为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图4所示的沟槽栅MOSFET器件的区别在于，源极区域17还包含有互连结构22，所述互连结构22在俯视平面图中与电场屏蔽结构6相交（图中以90度相交为例，其它实施例中也可以根据需求任意选择交角的角度），所述互连结构22与相邻的电场屏蔽结构6相连，可以将多个电场屏蔽结构6相互连接，如图14中单元A和单元B截面图所示，所述互连结构22在截面图中位于第一表面11下方，所述互连结构22与栅极沟槽3之间相隔一间距，所述互连结构22在第一表面11下方的深度可以小于、等于或大于电场屏蔽结构6的深度。
图15为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图9所示的沟槽栅MOSFET器件的区别在于，源极区域17还包含有互连结构22，所述互连结构22在俯视平面图中具有六边形环状结构，且与电场屏蔽结构6相交（图中以60度相交为例），所述互连结构22与相邻的电场屏蔽结构6相连，可以将多个电场屏蔽结构6相互连接，如图15中单元A和单元B截面图所示，所述互连结构22在截面图中位于第一表面11下方，所述互连结构22与栅极沟槽3之间相隔一间距，所述互连结构22在第一表面11下方的深度可以小于、等于或大于电场屏蔽结构6的深度。
图16为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图10所示的沟槽栅MOSFET器件的区别在于，源极区域17还包含有互连结构22，所述互连结构22在俯视平面图中具有四边形环状结构，且与电场屏蔽结构6相交（图中以45度相交为例），所述互连结构22与相邻的电场屏蔽结构6相连，可以将多个电场屏蔽结构6相互连接，如图16中单元A和单元B截面图所示，所述互连结构22在截面图中位于第一表面11下方，所述互连结构22与栅极沟槽3之间相隔一间距，所述互连结构22在第一表面11下方的深度可以小于、等于或大于电场屏蔽结构6的深度。
图17为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图12所示的沟槽栅MOSFET器件的区别在于，源极区域17还包含有互连结构22，所述互连结构22在俯视平面图中具有三角形环状结构，且与电场屏蔽结构6相交（图中以45度相交为例），所述互连结构22与相邻的电场屏蔽结构6相连，可以将多个电场屏蔽结构6相互连接，如图17中单元A和单元B截面图所示，所述互连结构22在截面图中位于第一表面11下方，所述互连结构22与栅极沟槽3之间相隔一间距，所述互连结构22在第一表面11下方的深度可以小于、等于或大于电场屏蔽结构6的深度。
图18为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图13所示的沟槽栅MOSFET器件的区别在于，源极区域17还包含有互连结构22，所述互连结构22在俯视平面图中具有圆环状结构，且与电场屏蔽结构6相交（图中以45度相交为例），所述互连结构22与相邻的电场屏蔽结构6相连，可以将多个电场屏蔽结构6相互连接，如图16中单元A和单元B截面图所示，所述互连结构22在截面图中位于第一表面11下方，所述互连结构22与栅极沟槽3之间相隔一间距，所述互连结构22在第一表面11下方的深度可以小于、等于或大于电场屏蔽结构6的深度。
图14至图18展示的多个实施例中，在栅极沟槽形状分别为条形、六边形、四边形、三角形和圆形形状的实施例中，在源极区域17中增加了互连结构22，所述互连结构22在俯视平面图中可以具有与源极区域17相同的形状，且位于源极区域17中远离栅极沟槽3的一侧，即与栅极沟槽3相隔一间距。互连结构22将多个电场屏蔽结构6进行相互连接，增强电场屏蔽结构6对栅极沟槽3中氧化层4的电场屏蔽效果，同时还增加了沟槽栅MOSFET器件体二极管的体区面积和PN结面积，可以提高体二极管的导通性能，同时能提高器件的抗浪涌、雪崩、短路电流冲击能力，从而提升器件的可靠性。在一个实施例中，根据栅极沟槽3的形状，所述互连结构22可以相应的具有条形形状、圆环形状、三角形环状形状、四边形环状形状、六边形环状形状、任意多边形环状形状。在图14至图18所示实施例中或本发明其它实施例中，当只有一个电场屏蔽结构6时，可以通过一个互连结构22连接该电场屏蔽结构6的两端，或者可以通过两个互连结构22分别在两侧连接电场屏蔽结构6的两端。
图19为根据本发明又一实施例的具有电场屏蔽结构的碳化硅MOSFET器件在俯视平面图的局部结构示意图，与图12的区别在于，一个单元A中的电场屏蔽结构6包括两部分（例如包括位于第三连线30上的电场屏蔽结构6和位于第四连线32上的电场屏蔽结构6），两部分电场屏蔽结构6相交于栅极沟槽3处（例如栅极沟槽3的中心点20处），在一个实施例中，其中一部分电场屏蔽结构6与栅极沟槽3相交于栅极沟槽3一侧壁，且可以位于栅极沟槽3一对称轴上（例如第三连线30），另一部分电场屏蔽结构6与栅极沟槽3相交于栅极沟槽3另一侧壁，且可以位于栅极沟槽3一对称轴上（例如第四连线32）；在一个实施例中，每部分电场屏蔽结构6与栅极沟槽3的侧壁仅有一个交点，每部分电场屏蔽结构6包括第一端和第二端，第一端位于源极区域17，第二端位于栅极沟槽3中，在一个实施例中，第一端中心点和第二端中心点的连线可以与栅极沟槽3顶角与对边中心点的连线（例如第三连线30）平行，相邻的电场屏蔽结构6可以以δ角度相交（图中以120度为例）。以三角形形状为例，三部分电场屏蔽结构6两端的中心点连线可以以120度角度相交，且相交于三角形的中心点20，在其他实施例中，电场屏蔽结构6的数量也可以为其他数值，相邻电场屏蔽结构之间的角度可以等于360度除以电场屏蔽结构6的数量。
图19所示实施例中，单元A和单元B可以为折线形，单元A和单元B均可以在三角形的中心点20处转折（即转折点可以为三角形的中心点20），相邻的单元A之间可以有部分电场屏蔽结构6重叠，相邻的单元B之间也可以有部分源极子区域7重叠。本发明所指的折线形不限于交角为尖角的折线，也可以是相交处为圆弧状或任意其它形状的折线，该折线形也不限于直线，也可以是曲线或其它任意可以实现的形状。
如图9至图19所示实施例中，所述电场屏蔽结构6可以位于多边形结构或圆形结构的对称轴上，或者所述电场屏蔽结构6与所述多边形结构或圆形的对称轴平行，所述电场屏蔽结构6可以与多边形或圆形的中心点相交。
图20展示了图4所述实施例中器件内部电流导通路径的示意图。沿着图4中第一俯视截面001中源极区域17靠近栅极沟槽3侧壁的位置（即图中CC’切线）得到第四俯视截面004，如图4中的第一俯视截面001和图20中的第四俯视截面004所示，源极区域17被电场屏蔽结构6分割成多个源极子区域7，源极子区域7与电场屏蔽结构6相间排布，源极子区域7在CC’切面上包括两层结构：位于第一表面11下方的源极接触区8和位于源极接触区8下方的基区9，当器件的栅极（对应栅极沟槽3）与源极18之间施加正电压时，结合图4，基区9与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第一导电沟道13，当器件漏极0与源极18之间施加正电压时，电流Ia从器件漏极0流入衬底1，从衬底1流入半导体区域2，再从第一表面11下方的源极子区域7流出进入源极18，电流Ia在流经源极子区域7时，按顺序依次经过第一导电沟道13以及基区9上方的源极接触区8，最后电流Ia从器件的源极18流出。第四俯视截面004中带箭头虚线代表电流Ia的路径。
在一个实施例中，为了提高电场屏蔽结构6对栅极沟槽3中氧化层4的电场屏蔽效果，电场屏蔽结构6可以采用重掺杂设计，当器件栅源极之间施加正电压时，电场屏蔽结构6与栅极沟槽3侧壁相邻的位置无法形成导电沟道，只有在源极子区域7中基区9与栅极沟槽3侧壁相邻的位置才会形成第一导电沟道13，即电场屏蔽结构6通过牺牲部分导电沟道面积和导通性能，实现了对栅极沟槽3中氧化层4的保护效果，获得了栅极的氧化层4可靠性的提升。
图21展示了图6所示实施例中器件内部电流导通路径的示意图，与图20的区别在于，电场屏蔽结构6包含三层结构：上结构15、中结构49和下结构16，其中上结构15和下结构16可以具有与基区9相同的掺杂类型以及更高的掺杂浓度，而中结构49则可以具有与源极区域17的基区9相同的掺杂类型和相同的掺杂浓度，即中结构49与相邻的基区9形成一体，当器件的栅极（对应栅极沟槽3）与源极18之间施加正电压时，结合图6，源极区域17的基区9与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第一导电沟道13，同时，电场屏蔽结构6中的中结构49与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第二导电沟道130，当器件漏极0与源极18之间施加正电压时，电流Ia从器件漏极0流入衬底1，从衬底1流入半导体区域2，再从半导体区域2表面下方的源极子区域7流出进入源极18，电流Ia在流经源极子区域7时，还有一部分电流经过电场屏蔽结构6中结构49的第二导电沟道130，最后通过源极区域17基区9上方的源极接触区8流入源极18，最后电流从器件的源极18流出，由于电场屏蔽结构6的中结构49形成的第二导电沟道130参与了电流导通，起到降低器件电阻的作用。
如图21所示实施例中，中结构49可以由重掺杂设计改成中等掺杂浓度设计，该中等掺杂浓度设计可以与源极子区域7中基区9的掺杂浓度相同，在这种设计下，当器件栅源极之间施加正电压时，电场屏蔽结构6的中结构49与栅极沟槽3侧壁相邻的位置也可以形成第二导电沟道130，当器件漏源极之间施加正电压时，电流Ia从漏极0流入衬底1和半导体区域2，再从半导体区域2的源极子区域7流出器件的源极18，在电流Ia流经源极子区域7的基区9的第一导电沟道13时，有一股电流可以流入与之相邻的电场屏蔽结构6的中结构49中，最后两股电流在源极子区域7的源极接触区8中汇合并流出源极18。因此，这种结构设计利用电场屏蔽结构6的一部分形成导电沟道，在保证电场屏蔽效果和栅极氧化层可靠性的基础上，增加了导电沟道的有效面积，提高了器件的导通性能。
图22展示了图7所述实施例中器件内部电流导通路径的示意图，沿着图7中第一俯视截面001中源极区域靠近栅极沟槽侧壁的位置（即图中CC’切线）得到第四俯视截面004，与图21的区别在于，电场屏蔽结构6的上结构15具有更小的厚度，而中结构49具有更大的厚度，中结构49与相邻的源极子区域7的基区9形成一体，当器件的栅极（对应栅极沟槽3）与源极18之间施加正电压时，结合图7，源极区域17的基区9与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第一导电沟道13，同时，电场屏蔽结构6中的中结构49与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第二导电沟道130，当器件漏极0与源极18之间施加正电压时，电流Ia从器件漏极0流入衬底1，从衬底1流入半导体区域2，再从第一表面11下方的源极子区域7流出进入源极18，电流Ia在流经源极子区域7时，还有一部分电流经过电场屏蔽结构6中结构49的第二导电沟道130，最后通过基区9上方的源极接触区8流入源极18，最后电流从器件的源极18流出，由于电场屏蔽结构6的中结构49相比图20中结构具有更大的厚度，形成的第二导电沟道130面积更大，从而起到降低器件总电阻的作用。即该利用电场屏蔽结构6的一部分形成导电沟道，且进一步增加了导电沟道的面积，从而提高了器件的导通性能。
图23展示了图8所述实施例中器件内部电流导通路径的示意图，沿着图8中第一俯视截面001中源极区域靠近栅极沟槽侧壁的位置（即图中CC’切线）得到第四俯视截面004，与图21的区别在于，电场屏蔽结构6的上结构15可以具有与相邻源极子区域7的源极接触区8相同的掺杂类型和掺杂浓度，因此，电场屏蔽结构6的上结构15与相邻源极子区域7的源极接触区8相互连成一体，当器件的栅极（对应栅极沟槽3）与源极18之间施加正电压时，结合图8，源极区域17的基区9与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第一导电沟道13，同时，电场屏蔽结构6中的中结构49与栅极沟槽3侧壁相邻的位置，即在CC’切面上形成第二导电沟道130，当器件漏极0与源极18之间施加正电压时，电流Ia从器件漏极0流入衬底1，从衬底1流入半导体区域2，再从第一表面11下方的源极子区域7流出进入源极18，电流在流经源极子区域7时，还有一部分电流经过电场屏蔽结构6中结构49的第二导电沟道130，通过基区9上方的源极接触区8以及电场屏蔽结构6的上结构15流入源极18，最后电流从器件的源极18流出，由于电场屏蔽结构6的上结构15相比图21中的结构具有与源极接触区8相同的导电类型，电子电流可以从中结构49的第二导电沟道130中直接向上流通，经过上结构15进入源极18，等效增加了电流导通区域的面积，从而起到进一步降低器件总电阻的作用。如图23所示实施例中，电流Ia在流经源极子区域7的基区9时，有一股电流将进入相邻电场屏蔽结构6的中结构49中，且该股电流不需要再回到源极子区域7的源极接触区8中，而是垂直向上流经电场屏蔽结构6的上结构15中，这种设计能够在保证电场屏蔽效果和栅极氧化层可靠性的基础上最大程度的利用电场屏蔽结构6形成导电沟道，起到了降低导通电阻的作用，从而进一步提高了器件的导通性能。
图20至图23中带箭头的虚线代表电流Ia的导通路径。
图24为根据本发明又一实施例的具有电场屏蔽结构的沟槽栅MOSFET器件在俯视平面图的局部结构示意图。与图8的区别在于，源极区域17还包含有互连结构22，所述互连结构22与相邻的电场屏蔽结构6相连，可以将多个电场屏蔽结构6相互连接。图24中沿着CC’切线获得的剖面图上的电流路径与图23所示的电流路径类似。图24所示的一个实施例中，所述互连结构22将多个电场屏蔽结构6相互连接，且增大了器件体二极管的面积和PN结的面积，起到提高器件体二极管导通性能，以及提高器件抗浪涌电流、雪崩电流和短路电流冲击可靠性的作用。如图23所示实施例中，虽然电场屏蔽结构6的上结构15和中结构49在器件导通模式下被有效利用和参与导通电流，起到降低器件电阻的作用，然而电场屏蔽结构6与源极18之间的欧姆接触也将随之牺牲，因此，在图24实施例中，通过在源极区域17中增加互连结构22，可以实现电场屏蔽结构6与源极18之间的欧姆接触连接。互连结构22可以具有灵活的深度设计，即可以小于、等于、或者大于电场屏蔽结构6的深度。另外一方面，互连结构22可以增加沟槽栅MOSFET器件体二极管的体区面积和PN结面积，从而提高器件体二极管的导通性能，以及器件的抗浪涌、雪崩、短路电流冲击能力。
图25为根据本发明实施例的制作具有电场屏蔽结构的沟槽栅功率MOSFET器件的流程图。制作方法包括步骤S1-S10。
步骤S1，在衬底上生长第一N型半导体区域，所述第一N型半导体区域具有第一N型掺杂浓度。
步骤S2，在第一N型半导体区域中生成第一P型电场屏蔽结构，在一个实施例中，可以通过多次注入生成第一P型电场屏蔽结构，所述第一P型电场屏蔽结构为单层结构设计，且所述单层第一P型电场屏蔽结构可以具有重掺杂浓度设计；在另一个实施例中，所述第一P型电场屏蔽结构为三层结构设计，且所述三层结构设计中的上层和下层具有重掺杂浓度设计，而中结构具有中等掺杂浓度设计；在另一个实施例中，所述电场屏蔽结构可以为三层结构设计，上结构为N型掺杂设计，且可以与相邻源极子区域的源极接触区具有相同的掺杂浓度和厚度设计，中结构则可以具有中等掺杂浓度的P型设计，且可以与相邻源极子区域的基区就有相同的掺杂浓度和厚度设计，上结构和中结构用于参与电流导通，下结构则具有重掺杂浓度的P型设计，起到电场屏蔽的效果。
步骤S3，在第一N型半导体区域中生成源极区域的第二P型基区，P型基区具有中等掺杂浓度设计；在一个实施例中，可以通过多次注入生成第二P型基区。在一个实施例中，所述第一P型电场屏蔽结构与第二P型基区相间排布，所述第一P型电场屏蔽结构与第二P型基区相交于栅极沟槽处或者不相交。
步骤S4，在第一N型半导体区域中第二P型基区上方生成源极区域的第二N型源极接触区，可以采用多次注入方式生成源极区域的第二N型源极接触区，源极接触区具有大于半导体区域的掺杂浓度；在一个实施例中，可以通过多次注入生第二N型源极接触区。
步骤S5，在第一N型半导体区域上表面刻蚀沟槽形成栅极沟槽，栅极沟槽的深度小于电场屏蔽结构的深度，且大于源极区域的深度。
步骤S6，在栅极沟槽中生长栅极氧化层。
步骤S7，在栅极沟槽氧化层上方填充栅极电极材料，在一个实施例中，栅极电极可以为多晶硅材料。
步骤S8，在栅极电极材料上方制备栅极与源极之间隔离介质层。
步骤S9，在第一N型半导体区域上和隔离介质层结构上生长第一金属化层。
步骤S10，在衬底下方生长第二金属化层。
本文为了清晰地阐述各实施例，采用N型半导体区域、N型源极接触区、P型电场屏蔽结构、P型基区等来说明，但要说明的是，在其它实施例中，各区域并不限于实施例中阐述的掺杂类型，N型半导体区域也可以为P型半导体区域，N型源极接触区也可以为P型源极接触区，P型电场屏蔽结构也可以为N型电场屏蔽结构，P型基区也可以为N型基区。
申请人未在说明书中将所有情况一一用图例示出，本领域技术人员应当知晓，由图4至图24所示实施例的结构的任意组合或结合也应当被理解为是本发明所公开的技术方案或实施例。例如在其它实施例中，也可以将上述实施例中的单元A结构和单元B结构的位置和形状互换。
虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (21)

1.一种具有电场屏蔽结构的沟槽栅MOSFET器件，包括源极、漏极、衬底、位于衬底上方的半导体区域、位于半导体区域表面下方的栅极沟槽，所述沟槽栅MOSFET器件包括：相间排布的单元A和单元B，单元A和单元B不相交或者单元A和单元B相交于栅极沟槽处，其中每个单元A包括：
所述衬底；
所述位于衬底上方的半导体区域；
所述栅极沟槽；以及
包围在栅极沟槽两侧和底部的电场屏蔽结构，在一俯视平面上，所述电场屏蔽结构与所述栅极沟槽侧壁相交；
每个单元B包括：
所述衬底；
所述位于衬底上方的半导体区域；
源极子区域，包括基区和形成于基区上方的源极接触区；以及
所述栅极沟槽；其中
单元A中包围在栅极沟槽底部的电场屏蔽结构呈连续条形形状，且掺杂浓度高于所述基区的掺杂浓度。
2.如权利要求1所述的沟槽栅MOSFET器件，其中在俯视平面上，沟槽栅MOSFET器件的源极区域被一个或多个电场屏蔽结构分割成多个源极子区域，源极子区域与电场屏蔽结构相间排列。
3.如权利要求1所述的沟槽栅MOSFET器件，其中所述电场屏蔽结构从上至下包括：上结构、中结构和下结构，所述中结构和与其相邻的基区相连且与基区具有相同的掺杂类型，所述下结构的掺杂浓度高于基区的掺杂浓度，所述上结构具有与基区相同的掺杂类型或者与源极接触区相同的掺杂类型。
4.如权利要求3所述的沟槽栅MOSFET器件，其中当给所述沟槽栅MOSFET器件的栅极和源极之间施加正电压时，基区与栅极沟槽侧壁相邻位置形成第一导电沟道，中结构与栅极沟槽侧壁相邻位置形成第二导电沟道。
5.如权利要求4所述的沟槽栅MOSFET器件，其中第一导电沟道与第二导电沟道相连，当给所述沟槽栅MOSFET器件的漏极和源极之间施加正电压时，电流从漏极流入衬底上方的半导体区域，再从基区中的第一导电沟道流入，与此同时有一股分支电流从第一导电沟道流入与之相邻的第二导电沟道，最后第一导电沟道和第二导电沟道中的电流在源极接触区汇合并流出源极。
6.如权利要求1所述的沟槽栅MOSFET器件，其中在俯视平面上，所述栅极沟槽为条形结构设计，所述沟槽栅MOSFET器件包括多个平行相间排布的单元A和单元B，各单元A中的电场屏蔽结构与各单元B中的源极子区域也平行相间排布。
7.如权利要求1所述的沟槽栅MOSFET器件，其中在俯视平面上，所述栅极沟槽为多边形结构，电场屏蔽结构与所述多边形结构的对角线或对边中心点连线或顶角与对边中心点的连线平行，或者所述电场屏蔽结构位于所述多边形结构的对称轴上，或者所述电场屏蔽结构与所述多边形结构的对称轴平行。
8.如权利要求7所述的沟槽栅MOSFET器件，其中在俯视平面上，所述栅极沟槽为六边形，三个电场屏蔽结构相交于六边形的中心，且分别与六边形的三条对角线平行或者分别与六边形的三条对边中心点连线平行。
9.如权利要求7所述的沟槽栅MOSFET器件，其中在俯视平面上，所述栅极沟槽为四边形，两个电场屏蔽结构相交于四边形的中心，且分别与四边形的两条对角线平行或者分别与四边形的两条对边中点连线平行。
10.如权利要求7所述的沟槽栅MOSFET器件，其中在俯视平面上，所述栅极沟槽为三角形，一个电场屏蔽结构与三角形的顶角与对边中心点的一连线平行，或者三个电场屏蔽结构相交于三角形的中心且分别与三角形的各顶角与各对边中心点的三条连线平行。
11.如权利要求1所述的沟槽栅MOSFET器件，其中所述电场屏蔽结构包括第一电场屏蔽结构和第二电场屏蔽结构，第一电场屏蔽结构和第二电场屏蔽结构相交于栅极沟槽处；在俯视平面上，第一电场屏蔽结构与栅极沟槽相交于栅极沟槽一侧壁，第二电场屏蔽结构与栅极沟槽相交于栅极沟槽另一侧壁，或者，在俯视平面上，第一电场屏蔽结构位于栅极沟槽的一条对称轴上，第二电场屏蔽结构位于栅极沟槽的另一条对称轴上。
12.如权利要求1所述的沟槽栅MOSFET器件，其中在俯视平面上，所述栅极沟槽为圆形结构，电场屏蔽结构位于圆形结构的对称轴上。
13.如权利要求12所述的沟槽栅MOSFET器件，包括多个相交于圆形结构圆心处的电场屏蔽结构，相邻电场屏蔽结构的交角相等或不相等。
14.如权利要求1至13中任一项所述的沟槽栅MOSFET器件，所述单元B还包括位于栅极沟槽底部的电场屏蔽结构。
15.如权利要求1至13中任一项所述的沟槽栅MOSFET器件，还包括：互连结构，位于源极区域中远离栅极沟槽的一侧，所述互连结构与相邻的电场屏蔽结构相连或者所述互连结构将多个电场屏蔽结构相互连接。
16.如权利要求15所述的沟槽栅MOSFET器件，其中当栅极沟槽为条形时，所述互连结构整体呈对应的条形，当栅极沟槽为圆形时，所述互连结构整体呈对应的圆环状结构，当栅极沟槽为多边形时，所述互连结构整体呈对应的多边形环状结构。
17.一种具有电场屏蔽结构的沟槽栅MOSFET器件，包括源极、漏极、衬底、位于衬底上方的半导体区域、位于半导体区域表面下方的栅极沟槽，所述沟槽栅MOSFET器件包括：相间排布的电场屏蔽结构和源极子区域，电场屏蔽结构和源极子区域不相交或者电场屏蔽结构和源极子区域相交于栅极沟槽处，在一切面上，沟槽栅MOSFET器件的源极区域被一个或多个电场屏蔽结构分割成多个源极子区域，栅极沟槽呈条形或圆形或多边形排布，在一剖面上，电场屏蔽结构包围在栅极沟槽两侧和底部，整个电场屏蔽结构的掺杂类型与基区相同且掺杂浓度高于基区，电场屏蔽结构与源极直接接触，其中包围在栅极沟槽底部的电场屏蔽结构呈连续条形形状。
18.如权利要求17所述的沟槽栅MOSFET器件，其中所述源极子区域包括基区和形成于基区上方的源极接触区，所述电场屏蔽结构从上至下包括：上结构、中结构和下结构，所述中结构和与其相邻的基区相连且与基区具有相同的掺杂类型，所述下结构的掺杂浓度高于基区的掺杂浓度，所述上结构具有与基区相同的掺杂类型或者与源极接触区相同的掺杂类型。
19.如权利要求17所述的沟槽栅MOSFET器件，还包括：互连结构，位于源极区域中远离栅极沟槽的一侧，所述互连结构与相邻的电场屏蔽结构相连或者所述互连结构将多个电场屏蔽结构相互连接。
20.如权利要求17所述的沟槽栅MOSFET器件，其中所述电场屏蔽结构包括第一电场屏蔽结构和第二电场屏蔽结构，第一电场屏蔽结构和第二电场屏蔽结构相交于栅极沟槽处，在俯视平面上，栅极沟槽呈条形或多边形，第一电场屏蔽结构与栅极沟槽相交于栅极沟槽一侧壁，第二电场屏蔽结构与栅极沟槽相交于栅极沟槽另一侧壁，或者，在俯视平面上，栅极沟槽呈圆形或多边形，第一电场屏蔽结构位于栅极沟槽的一条对称轴上，第二电场屏蔽结构位于栅极沟槽的另一条对称轴上。
21.一种具有电场屏蔽结构的沟槽栅MOSFET器件的制作方法，包括：
在衬底上生长第一N型半导体区域，所述第一N型半导体区域具有第一N型掺杂浓度；
在第一N型半导体区域中生成第一P型电场屏蔽结构；
在第一N型半导体区域中生成源极区域的第二P型基区；
在第一N型半导体区域中第二P型基区上方生成源极区域的第二N型源极接触区；
在第一N型半导体区域上表面刻蚀沟槽形成栅极沟槽，栅极沟槽的深度小于电场屏蔽结构的深度，且大于源极区域的深度；
在栅极沟槽中生长栅极氧化层；
在栅极沟槽氧化层上方填充栅极电极材料；
在栅极电极材料上方制备栅极与源极之间隔离介质层；
在第一N型半导体区域上和隔离介质层结构上生长第一金属化层；以及
在衬底下方生长第二金属化层；其中
在一俯视平面上，所述第一P型电场屏蔽结构与第二P型基区相间排布，所述第一P型电场屏蔽结构与第二P型基区相交于栅极沟槽处或者不相交，在一剖面上，包围在栅极沟槽底部的第一P型电场屏蔽结构呈连续条形形状，且掺杂浓度高于所述基区的掺杂浓度。
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Assignee: Shaoxing SMIC integrated circuit manufacturing Co.,Ltd.

Assignor: ZJU-Hangzhou Global Scientific and Technological Innovation Center

Contract record no.: X2022330000039

Denomination of invention: A grooved gate MOSFET device with electric field shielding structure

Granted publication date: 20211109

License type: Common License

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