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CN112951140A - 一种栅极驱动电路、显示面板、显示装置及驱动方法 - Google Patents

一种栅极驱动电路、显示面板、显示装置及驱动方法 Download PDF

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CN112951140A
CN112951140A CN202110183734.8A CN202110183734A CN112951140A CN 112951140 A CN112951140 A CN 112951140A CN 202110183734 A CN202110183734 A CN 202110183734A CN 112951140 A CN112951140 A CN 112951140A
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transistor
pull
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Abstract

本发明提供了一种栅极驱动电路、显示面板、显示装置及驱动方法，其中，栅极驱动电路包括：包括多个级联的第偶数级移位寄存器和多个级联的第奇数级移位寄存器的多个级联的移位寄存器；多个级联的移位寄存器中第一级移位寄存器的信号输入端被配置为与奇数帧触发信号端耦接，多个级联的移位寄存器中第二级移位寄存器的信号输入端被配置为与偶数帧触发信号端耦接；第奇数级移位寄存器中每相邻两个移位寄存器中，下一级第奇数级移位寄存器的信号输入端被配置为与上一级第奇数级移位寄存器的级联信号端耦接；第偶数级移位寄存器中每相邻两个移位寄存器中，下一级第偶数级移位寄存器的信号输入端被配置为与上一级第偶数级移位寄存器的级联信号端耦接。

Description

一种栅极驱动电路、显示面板、显示装置及驱动方法
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动电路、显示面板、显示装置及驱动方法。
背景技术
随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极控制电路集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。其中，栅极控制电路通常由多个级联的移位寄存器构成。
通常情况下为了兼容低功耗和高性能，现有显示装置显示往往兼容高低频驱动，实现显示刷新率1Hz～120Hz的调节。其中，在高刷新率下，像素充放电时长大幅缩小，存在像素充电不足的风险，从而导致显示不均，影响显示品质。
发明内容
本发明提供了一种栅极驱动电路、显示面板、显示装置及驱动方法，用于提高显示均匀性，保证显示品质。
第一方面，本发明实施例提供了一种栅极驱动电路，包括：
多个级联的移位寄存器，其中，所述多个级联的移位寄存器包括多个级联的第偶数级移位寄存器和多个级联的第奇数级移位寄存器；
其中，所述多个级联的移位寄存器中第一级移位寄存器的信号输入端被配置为与奇数帧触发信号端耦接，所述多个级联的移位寄存器中第二级移位寄存器的信号输入端被配置为与偶数帧触发信号端耦接；
所述第奇数级移位寄存器中每相邻两个移位寄存器中，下一级第奇数级移位寄存器的信号输入端被配置为与上一级第奇数级移位寄存器的级联信号端耦接；
所述第偶数级移位寄存器中每相邻两个移位寄存器中，下一级第偶数级移位寄存器的信号输入端被配置为与上一级第偶数级移位寄存器的级联信号端耦接；
其中，在第一刷新频率时，所述多个级联的移位寄存器中各个移位寄存器的信号输入端加载具有第一脉宽和第一幅值的输入信号；在小于所述第一刷新频率的第二刷新频率时，所述多个级联的移位寄存器中各个移位寄存器的信号输入端加载具有第二脉宽和第二幅值的输入信号。
在一种可能的实现方式中，所述多个级联的移位寄存器中各个移位寄存器包括三个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器的第一级移位寄存器开始，每六个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器的三个控制时钟信号端分别与第一组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器的一个降噪时钟信号端分别与所述第一组时钟信号线中的三条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器的三个控制时钟信号端分别与第二组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器的一个降噪时钟信号端分别与所述第二组时钟信号线中的三条降噪时钟信号线中的一个耦接。
在一种可能的实现方式中，所述多个级联的移位寄存器中各个移位寄存器包括三个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器的第一级移位寄存器开始，每六个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器的三个控制时钟信号端分别与第一组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器的一个降噪时钟信号端分别与所述第一组时钟信号线中的两条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器的三个控制时钟信号端分别与第二组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器的一个降噪时钟信号端分别与所述第二组时钟信号线中的两条降噪时钟信号线中的一个耦接。
在一种可能的实现方式中，所述多个级联的移位寄存器中各个移位寄存器包括两个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器的第一级移位寄存器开始，每四个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器的两个控制时钟信号端分别与第一组时钟信号线中的两条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器的一个降噪时钟信号端分别与所述第一组时钟信号线中的两条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器的两个控制时钟信号端分别与第二组时钟信号线中的两条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器的一个降噪时钟信号端分别与所述第二组时钟信号线中的两条降噪时钟信号线中的一个耦接。
在一种可能的实现方式中，所述多个级联的移位寄存器中每个移位寄存器包括用于输出级联信号的级联输出电路和与所述级联输出电路耦接的用于输出驱动信号的驱动输出电路，其中，所述级联信号和所述驱动信号的相位相反，所述驱动输出电路包括：
第一晶体管，所述第一晶体管的栅极与所述级联信号端耦接，所述第一晶体管的第一极与第一参考信号端耦接，所述第一晶体管的第二极与第一下拉节点耦接；
第二晶体管，所述第二晶体管的栅极与第一控制时钟信号端耦接，所述第二晶体管的第一极与所述第一下拉节点耦接，所述第二晶体管的第二极与第二参考信号端耦接；
第三晶体管，所述第三晶体管的栅极与第二下拉节点耦接，所述第三晶体管的第一极与降噪时钟信号端耦接，所述第三晶体管的第二极与驱动信号端耦接；
第四晶体管，所述第四晶体管的栅极与第三下拉节点耦接，所述第四晶体管的第一极与所述驱动信号端耦接，所述第四晶体管的第二极与所述第二参考信号端；
第五晶体管，所述第五晶体管的栅极与所述级联信号端耦接，所述第五晶体管的第一极与所述第一参考信号端耦接，所述第五晶体管的第二极与所述第一下拉节点耦接；
第六晶体管，所述第六晶体管的栅极与所述第一下拉节点耦接，所述第六晶体管的第一极与所述第一下拉节点耦接，所述第六晶体管的第二极与所述第三下拉节点耦接；
第一电容，所述第一电容的第一极与所述第一下拉节点耦接，所述第一电容的第二极与第二控制时钟信号端耦接；
第二电容，所述第二电容的第一极与所述第三下拉节点耦接，所述第二电容的第二极与所述第二参考信号端耦接；
其中，每个移位寄存器的第一参考信号端均与同一第一直流信号端耦接，每个移位寄存器的第二参考信号端均与同一第二直流信号端耦接。
在一种可能的实现方式中，所述级联输出电路包括：
第七晶体管，所述第七晶体管的栅极与所述第一控制时钟信号端耦接，所述第七晶体管的第一极与第四下拉节点耦接，所述第七晶体管的第二极与第五下拉节点耦接；
第八晶体管，所述第八晶体管的栅极与所述级联信号端耦接，所述第八晶体管的第一极与第三控制时钟信号端耦接，所述第八晶体管的第二极与所述第四下拉节点耦接；
第九晶体管，所述第九晶体管的栅极与第二控制时钟信号端耦接，所述第九晶体管的第一极与上拉节点耦接，所述第九晶体管的第二极与所述第二参考信号端耦接；
第十晶体管，所述第十晶体管的栅极与所述上拉节点耦接，所述第十晶体管的第一极与所述第五下拉节点耦接，所述第十晶体管的第二极与所述第二下拉节点耦接；
第十一晶体管，所述第十一晶体管的栅极与所述上拉节点耦接，所述第十一晶体管的第一极与所述第一参考信号端耦接，所述第十一晶体管的第二极与所述第五下拉节点耦接；
第十二晶体管，所述第十二晶体管的栅极与所述第二下拉节点耦接，所述第十二晶体管的第一极与所述第五下拉节点耦接，所述第十二晶体管的第二极与所述第二参考信号端耦接；
第十三晶体管，所述第十三晶体管的栅极与信号输入端耦接，所述第十三晶体管的第一极与所述第一参考信号端耦接，所述第十三晶体管的第二极与所述上拉节点耦接；
第十四晶体管，所述第十四晶体管的栅极与所述第一控制时钟信号端耦接，所述第十四晶体管的第一极与所述信号输入端耦接，所述第十四晶体管的第二极与所述第四下拉节点耦接；
第十五晶体管，所述第十五晶体管的栅极与上拉节点耦接，所述第十五晶体管的第一极与所述第一参考信号端耦接，所述第十五晶体管的第二极与所述级联信号端耦接；
第十六晶体管，所述第十六晶体管的栅极与所述第五下拉节点耦接，所述第十六晶体管的第一极与所述级联信号端耦接，所述第十六晶体管的第二极与所述第三控制时钟信号端耦接；
第三电容，所述第三电容的第一极与所述第五下拉节点耦接，所述第三电容的第二极与所述级联信号端耦接；
第四电容，所述第四电容的第一极与所述上拉节点耦接，所述第四电容的第二极与所述第一参考信号端耦接。
在一种可能的实现方式中，所述级联输出电路包括：
第七晶体管，所述第七晶体管的栅极与所述第一控制时钟信号端耦接，所述第七晶体管的第一极与信号输入端耦接，所述第七晶体管的第二极与第四下拉节点耦接；
第八晶体管，所述第八晶体管的栅极与所述第四下拉节点耦接，所述第八晶体管的第一极与上拉节点耦接，所述第八晶体管的第二极与所述第一控制时钟信号端耦接；
第九晶体管，所述第九晶体管的栅极与所述第一控制时钟信号端耦接，所述第九晶体管的第一极与所述第二参考信号端耦接，所述第九晶体管的第二极与所述上拉节点耦接；
第十晶体管，所述第十晶体管的栅极与所述上拉节点耦接，所述第十晶体管的第一极与所述第一参考信号端耦接，所述第十晶体管的第二极与所述级联信号端耦接；
第十一晶体管，所述第十一晶体管的栅极与所述第二下拉节点耦接，所述第十一晶体管的第一极与所述级联信号端耦接，所述第十一晶体管的第二极与所述第二控制时钟信号端耦接；
第十二晶体管，所述第十二晶体管的栅极与所述上拉节点耦接，所述第十二晶体管的第一极与所述第一参考信号端耦接，所述第十二晶体管的第二极与所述第五下拉节点耦接；
第十三晶体管，所述第十三晶体管的栅极与所述第二控制时钟信号端耦接，所述第十三晶体管的第一极与所述第五下拉节点耦接，所述第十三晶体管的第二极与所述第四下拉节点耦接；
第十四晶体管，所述第十四晶体管的栅极与所述第二参考信号端耦接，所述第十四晶体管的第一极与所述第四下拉节点耦接，所述第十四晶体管的第二极与所述第五下拉节点耦接；
第三电容，所述第三电容的第一极与所述第五下拉节点耦接，所述第三电容的第二极与所述级联信号端耦接；
第四电容，所述第四电容的第一极与所述上拉节点耦接，所述第四电容的第二极与所述第一参考信号端耦接。
第二方面，本发明实施例一种显示面板，包括如上面所述的栅极驱动电路。
第三方面，本发明实施例提供了一种显示装置，包括如上面所述的显示面板。
第四方面，本发明实施例提供了一种栅极驱动电路的驱动方法，包括：
在第一刷新频率时，对多个级联的移位寄存器中的第一级移位寄存器的信号输入端加载第一奇数帧起始信号，对所述多个级联的移位寄存器中的第二级移位寄存器的信号输入端加载第一偶数帧起始信号，其中，所述多个级联的移位寄存器中第奇数级移位寄存器中每相邻两个移位寄存器中，下一级第奇数级移位寄存器的信号输入端被配置为与上一级第奇数级移位寄存器的级联信号端耦接，所述多个级联的移位寄存器中第偶数级移位寄存器中每相邻两个移位寄存器中，下一级第偶数级移位寄存器的信号输入端被配置为与上一级第偶数级移位寄存器的级联信号端耦接。
在一种可能的实现方式中，所述方法还包括：
在小于所述第一刷新频率的第二刷新频率时，对所述多个级联的移位寄存器中的第一级移位寄存器的信号输入端加载第二奇数帧起始信号，对所述多个级联的移位寄存器中的第二级移位寄存器的信号输入端加载第二偶数帧起始信号，其中，所述第一奇数帧起始信号的脉宽和所述第二奇数帧起始信号的脉宽不同，所述第一奇数帧起始信号的幅值和所述第二奇数帧起始信号的幅值不同，所述第一偶数帧起始信号的脉宽和所述第二偶数帧起始信号的脉宽不同，所述第一偶数帧起始信号的幅值和所述第二偶数帧起始信号的幅值不同。
本发明的有益效果如下：
本发明实施例提供了一种栅极驱动电路、显示面板、显示装置及驱动方法，通过对多个级联的移位寄存器中的各个奇数级移位寄存器和各个偶数级移位寄存器的各信号端加载相应的信号，以使各个移位寄存器相互配合工作，使得级联信号端和驱动信号端分别输出相应的信号。并且，还可以在高刷新率下，提高像素充电时长，从而提高了显示均匀性，保证了显示品质。
附图说明
图1为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图；
图2为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图；
图3为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图；
图4为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图；
图5为本发明实施例提供的一种栅极驱动电路中的移位寄存器的其中一种结构示意图；
图6为本发明实施例提供的一种栅极驱动电路中的移位寄存器中的级联输出电路的其中一种结构示意图；
图7为图6所示的移位寄存器对应的其中一种信号时序图；
图8为图5所示的移位寄存器采用图7所示的信号时序图工作时其中三种信号的信号时序图；
图9为图2所示的栅极驱动电路在一个显示帧中的工作过程所对应的其中一种信号时序图；
图10为图3所示栅极驱动电路在一个显示帧中的工作过程所对应的其中一种信号时序图；
图11为采用图4所示的栅极驱动电路时移位寄存器中的级联输出电路的其中一种结构示意图；
图12为图4所示的栅极驱动电路在一个显示帧中的工作过程所对应的其中一种信号时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
在现有技术中，在高刷新率下，像素充电大幅缩小，很容易导致像素充电不足，从而导致显示不均，显示品质下降的技术问题。
鉴于此，本发明实施例提供了一种栅极驱动电路、显示面板、显示装置及驱动方法，用于提高显示均匀性，保证显示品质。
如图1所示为本发明实施例提供的一种栅极驱动电路，包括：
多个级联的移位寄存器SR，其中，所述多个级联的移位寄存器SR包括多个级联的第偶数级移位寄存器SR(E)和多个级联的第奇数级移位寄存器SR(O)；
在具体实施过程中，多个级联的移位寄存器SR可以包括SR(1)、SR(2)、……、SR(6)、……，SR(N)，共N个移位寄存器，其中，N为大于5的整数。
其中，所述多个级联的移位寄存器SR中第一级移位寄存器SR(1)的信号输入端被配置为与奇数帧触发信号端STVO耦接，所述多个级联的移位寄存器SR中第二级移位寄存器SR(2)的信号输入端被配置为与偶数帧触发信号端STVE耦接；
所述第奇数级移位寄存器SR(O)中每相邻两个移位寄存器中，下一级第奇数级移位寄存器的信号输入端被配置为与上一级第奇数级移位寄存器的级联信号端OUT_P耦接；
所述第偶数级移位寄存器SR(E)中每相邻两个移位寄存器中，下一级第偶数级移位寄存器的信号输入端被配置为与上一级第偶数级移位寄存器的级联信号端OUT_P耦接；
其中，在第一刷新频率时，所述多个级联的移位寄存器SR中各个移位寄存器的信号输入端加载具有第一脉宽和第一幅值的输入信号；在小于所述第一刷新频率的第二刷新频率时，所述多个级联的移位寄存器SR中各个移位寄存器的信号输入端加载具有第二脉宽和第二幅值的输入信号。
一般显示装置可能会长时间处于静态画面的显示状态，或者待机状态，为了降低功耗，可以使显示装置采用较低的刷新频率(例如1Hz、30Hz)工作。当然，显示装置也可以显示视频画面，为了提高视频画面的显示效果，可以使显示装置采用较高的刷新频率(例如60Hz、120Hz)进行工作。在具体实施时，在本发明实施例中，所述第一刷新频率可以为较低刷新频率，例如1Hz、30Hz。所述第二刷新频率可以为较高刷新频率，例如60Hz、120Hz。
在本发明实施例中，所述奇数帧触发信号端用于输入奇数帧起始信号，所述偶数帧触发信号端用于输入偶数帧起始信号。在第一刷新频率时，所述多个级联的移位寄存器SR中各个移位寄存器的信号输入端加载具有第一脉宽和第一幅值的输入信号；在小于所述第一刷新频率的第二刷新频率时，所述多个级联的移位寄存器SR中各个移位寄存器的信号输入端加载具有第二脉宽和第二幅值的输入信号。在具体实施过程中，所述第一脉宽和所述第一幅值的具体数值可以根据实际应用需要来设定，所述第二脉宽和所述第二幅值的具体数值可以根据实际应用需要来设定，在此不做限定。此外，在具体实施过程中，在第一刷新频率时，对所述多个级联的移位寄存器SR中的第一级移位寄存器的信号输入端加载第一奇数帧起始信号，对所述多个级联的移位寄存器SR中的第二级移位寄存器的信号输入端加载第一偶数帧起始信号；在小于所述第一刷新频率的第二刷新频率时，对所述多个级联的移位寄存器SR中的第一级移位寄存器的信号输入端加载第二奇数帧起始信号，对所述多个级联的移位寄存器SR中的第二级移位寄存器的信号输入端加载第二偶数帧起始信号，所述第一奇数帧起始信号的脉宽和所述第二奇数帧起始信号的脉宽不同，所述第一奇数帧起始信号的幅值和所述第二奇数帧起始信号的幅值不同，所述第一偶数帧起始信号的脉宽和所述第二偶数帧起始信号的脉宽不同，所述第一偶数帧起始信号的幅值和所述第二偶数帧起始信号的幅值不同。如此一来，通过将所述多个级联的移位寄存器SR划分为包括第奇数级移位寄存器SR(O)和第偶数级移位寄存器SR(E)在内的奇偶组驱动，可以提高所述栅极驱动电路在高频驱动时所输出的驱动信号的输出宽度，从而提高像素充电时长，进而提高了显示均匀性，保证了显示品质。
在具体实施过程中，如图2所示为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图，具体来讲，所述多个级联的移位寄存器SR中各个移位寄存器包括三个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器SR的第一级移位寄存器开始，每六个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器SR(O)的三个控制时钟信号端分别与第一组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器SR(O)的一个降噪时钟信号端分别与所述第一组时钟信号线中的三条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器SR(E)的三个控制时钟信号端分别与第二组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器SR(E)的一个降噪时钟信号端分别与所述第二组时钟信号线中的三条降噪时钟信号线中的一个耦接。
在具体实施过程中，如图2所示，所述第奇数级移位寄存器SR(O)中的每个移位寄存器可以分别与第一组时钟信号线耦接，所述第偶数级移位寄存器SR(E)中的每个移位寄存器可以分别与第二组时钟信号线耦接。如图2所示，所述第一组时钟信号线可以包括三条控制时钟信号线，以及包括三条降噪时钟信号线，相应地，所述第二组时钟信号线可以包括三条控制时钟信号线，以及包括三条降噪时钟信号线。
在具体实施过程中，在采用如图2所示的栅极驱动电路对显示装置进行驱动显示时，驱动信号输入除了包括如图2所示的12条时钟信号线的时钟信号之外，还可以包括第一电源信号VDD和第二电源信号VSS。其中，在图2所示的栅极驱动电路中，所述第一组时钟信号线包括CKO1、CKO2和CKO3这三条控制时钟信号线，以及CKoO1、CKoO2和CKoO3这三条降噪时钟信号线，所述第二组时钟信号线包括CKE1、CKE2和CKE3这三条控制时钟信号线，以及CKoE1、CKoE2和CKoE3这三条降噪时钟信号线。此外，图2中STVO表示奇数帧触发信号端，STVE表示偶数帧触发信号端，GSTV表示信号输入端，GCK1、GCK2和GCK3表示控制时钟信号端，GCKO表示降噪时钟信号端，OUT_P表示级联信号端，OUT_N表示驱动信号端，图2中仅示意出了部分移位寄存器，在实际应用中，可以根据实际需要来选择移位寄存器的个数，在此不做限定。
如图3所示为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图，其中，所述第一组时钟信号线包括三条控制时钟信号线，所述第二组时钟信号线包括两条降噪时钟信号线，具体来讲，所述多个级联的移位寄存器SR中各个移位寄存器包括三个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器SR的第一级移位寄存器开始，每六个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器SR(O)的三个控制时钟信号端分别与第一组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器SR(O)的一个降噪时钟信号端分别与所述第一组时钟信号线中的两条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器SR(E)的三个控制时钟信号端分别与第二组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器SR(E)的一个降噪时钟信号端分别与所述第二组时钟信号线中的两条降噪时钟信号线中的一个耦接。
在具体实施过程中，在采用如图3所示的栅极驱动电路对显示装置进行驱动显示时，驱动信号输入除了包括如图3所示的10条时钟信号线的时钟信号之外，还可以包括第一电源信号VDD和第二电源信号VSS。其中，在图3所示的栅极驱动电路中，所述第一组时钟信号线包括CKO1、CKO2和CKO3这三条控制时钟信号线，以及CKoO1和CKoO2这两条降噪时钟信号线，所述第二组时钟信号线包括CKE1、CKE2和CKE3这三条控制时钟信号线，以及CKoE1和CKoE2和这两条降噪时钟信号线。此外，如图3所示的栅极驱动电路中的每个移位寄存器所包括的信号端仍和图2所示的信号端相同，即二者均包括GSTV、GCK1、GCK2、GCK3、GCKO、OUT_P和OUT_N这七个信号端。在具体实施过程中，采用如图3所示的栅极驱动电路相较于图2所示的栅极驱动电路少了两条时钟信号线，实现了显示装置的窄边框设计。
如图4所示为本发明实施例提供的一种栅极驱动电路的其中一种结构示意图，其中，所述第一组时钟信号线包括两条控制时钟信号线，所述第二组时钟信号线包括两条降噪时钟信号线，具体来讲，所述多个级联的移位寄存器SR中各个移位寄存器包括两个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器SR的第一级移位寄存器开始，每四个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器SR(O)的两个控制时钟信号端分别与第一组时钟信号线中的两条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器SR(O)的一个降噪时钟信号端分别与所述第一组时钟信号线中的两条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器SR(E)的两个控制时钟信号端分别与第二组时钟信号线中的两条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器SR(E)的一个降噪时钟信号端分别与所述第二组时钟信号线中的两条降噪时钟信号线中的一个耦接。
在具体实施过程中，在采用图4所示的栅极驱动电路对显示装置进行驱动显示时，驱动信号输入除了包括如图4所示的8条时钟信号线的时钟信号之外，还可以包括第一电源信号VDD和第二电源信号VSS。其中，在图4所示的栅极驱动电路中，所述第一组时钟信号线包括CKO1和CKO2这两条控制时钟信号线，以及CKoO1和CKoO2这两条降噪时钟信号线，所述第二组时钟信号线包括CKE1和CKE2这两条控制时钟信号线，以及CKoE1和CKoE2这两条降噪时钟信号线。此外，如图4所示的栅极驱动电路中的每个移位寄存器所包括的信号端仍和图2所示的信号端相同，即二者均包括GSTV、GCK1、GCK2、GCK3、GCKO、OUT_P和OUT_N这七个信号端。在具体实施过程中，采用如图4所示的栅极驱动电路相较于图3所示的栅极驱动电路少了两条时钟信号线，实现了显示装置的窄边框设计。
如图5所示为本发明实施例提供的一种栅极驱动电路中的移位寄存器的其中一种结构示意图，具体来讲，所述多个级联的移位寄存器SR中每个移位寄存器包括用于输出级联信号的级联输出电路GP和与所述级联输出电路GP耦接的用于输出驱动信号的驱动输出电路GO，其中，所述级联信号和所述驱动信号的相位相反，所述驱动输出电路GO包括：
第一晶体管T1，所述第一晶体管T1的栅极与所述级联信号端OUT_P耦接，所述第一晶体管T1的第一极与第一参考信号端VDD耦接，所述第一晶体管T1的第二极与第一下拉节点PD_ox_i耦接；
第二晶体管T2，所述第二晶体管T2的栅极与第一控制时钟信号端GCK1耦接，所述第二晶体管T2的第一极与所述第一下拉节点PD_ox_i耦接，所述第二晶体管T2的第二极与第二参考信号端VSS耦接；
第三晶体管T3，所述第三晶体管T3的栅极与第二下拉节点PD_o耦接，所述第三晶体管T3的第一极与降噪时钟信号端GCKO耦接，所述第三晶体管T3的第二极与驱动信号端OUT_N耦接；
第四晶体管T4，所述第四晶体管T4的栅极与第三下拉节点PD_ox耦接，所述第四晶体管T4的第一极与所述驱动信号端OUT_N耦接，所述第四晶体管T4的第二极与所述第二参考信号端VSS；
第五晶体管T5，所述第五晶体管T5的栅极与所述级联信号端OUT_P耦接，所述第五晶体管T5的第一极与所述第一参考信号端VDD耦接，所述第五晶体管T5的第二极与所述第一下拉节点PD_ox_i耦接；
第六晶体管T6，所述第六晶体管T6的栅极与所述第一下拉节点PD_ox_i耦接，所述第六晶体管T6的第一极与所述第一下拉节点PD_ox_i耦接，所述第六晶体管T6的第二极与所述第三下拉节点PD_ox耦接；
第一电容C1，所述第一电容C1的第一极与所述第一下拉节点PD_ox_i耦接，所述第一电容C1的第二极与第二控制时钟信号端GCK3耦接；
第二电容C2，所述第二电容C2的第一极与所述第三下拉节点PD_ox耦接，所述第二电容C2的第二极与所述第二参考信号端VSS耦接；
其中，每个移位寄存器的第一参考信号端VDD均与同一第一直流信号端耦接，每个移位寄存器的第二参考信号端VSS均与同一第二直流信号端耦接。如图6所示为图2或图3所示的栅极驱动电路时移位寄存器中的级联输出电路GP的其中一种结构示意图，具体来讲，所述级联输出电路GP包括：
第七晶体管T7，所述第七晶体管T7的栅极与所述第一控制时钟信号端GCK1耦接，所述第七晶体管T7的第一极与第四下拉节点PD_in耦接，所述第七晶体管T7的第二极与所述第二下拉节点PD_o耦接；
第八晶体管T8，所述第八晶体管T8的栅极与所述级联信号端OUT_P耦接，所述第八晶体管T8的第一极与第三控制时钟信号端GCK2耦接，所述第八晶体管T8的第二极与所述第四下拉节点PD_in耦接；
第九晶体管T9，所述第九晶体管T9的栅极与第二控制时钟信号端GCK2耦接，所述第九晶体管T9的第一极与上拉节点PU耦接，所述第九晶体管T9的第二极与所述第二参考信号端VSS耦接；
第十晶体管T10，所述第十晶体管T10的栅极与所述上拉节点PU耦接，所述第十晶体管T10的第一极与第五下拉节点PD_f耦接，所述第十晶体管T10的第二极与所述第二下拉节点PD_o耦接；
第十一晶体管T11，所述第十一晶体管T11的栅极与所述上拉节点PU耦接，所述第十一晶体管T11的第一极与所述第一参考信号端VDD耦接，所述第十一晶体管T11的第二极与所述第五下拉节点PD_f耦接；
第十二晶体管T12，所述第十二晶体管T12的栅极与所述第二下拉节点PD_o耦接，所述第十二晶体管T12的第一极与所述第五下拉节点PD_f耦接，所述第十二晶体管T12的第二极与所述第二参考信号端VSS耦接；
第十三晶体管T13，所述第十三晶体管T13的栅极与信号输入端耦接，所述第十三晶体管T13的第一极与所述第一参考信号端VDD耦接，所述第十三晶体管T13的第二极与所述上拉节点PU耦接；
第十四晶体管T14，所述第十四晶体管T14的栅极与所述第一控制时钟信号端GCK1耦接，所述第十四晶体管T14的第一极与所述信号输入端GSTV耦接，所述第十四晶体管T14的第二极与所述第四下拉节点PD_in耦接；
第十五晶体管T15，所述第十五晶体管T15的栅极与上拉节点PU耦接，所述第十五晶体管T15的第一极与所述第一参考信号端VDD耦接，所述第十五晶体管T15的第二极与所述级联信号端OUT_P耦接；
第十六晶体管T16，所述第十六晶体管T16的栅极与所述第五下拉节点PD_f耦接，所述第十六晶体管T16的第一极与所述级联信号端OUT_P耦接，所述第十六晶体管T16的第二极与所述第三控制时钟信号端GCK2耦接；
第三电容C3，所述第三电容C3的第一极与所述第五下拉节点PD_f耦接，所述第三电容C3的第二极与所述级联信号端OUT_P耦接；
第四电容C4，所述第四电容C4的第一极与所述上拉节点PU耦接，所述第四电容C4的第二极与所述第一参考信号端VDD耦接。
在具体实施过程中，根据信号的流通方向，上述晶体管的第一极可以作为其源极，相应地，第二极可以作为其漏极；还可以是，第一极可以作为其漏极，相应地，第二极可以作为其源极，在此不做限定。
需要说明的是，在本发明上述实施例中提到的晶体管可以是TFT，也可以是金属氧化物半导体场效应管(Metal Oxide Semiconductor，MOS)，在此不做限定。
下面以图6所示的单个移位寄存器为例，结合图7所示的信号时序图对本发明实施例提供的单个移位寄存器的工作过程作以描述。下述描述中以“1”表示高电平信号，“0”表示低电平信号，需要说明的是，“1”和“0”是逻辑电平，其仅是为了更好的解释本发明实施例的具体工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压。
具体地，以所有晶体管均为P型晶体管为例进行说明，选取如图7所示的信号时序图中的预充阶段T1、自举输出阶段T2、节点上拉阶段T3和保持阶段T4四个阶段。需要说明的是，图7所示的信号时序图仅是某一移位寄存器在当前帧的工作过程，该移位寄存器在其它帧中的工作过程分别与该当前帧中的工作过程基本相同，在此不做赘述。
在预充阶段T1中，GSTV＝0，GCK1＝0，GCK2＝1，GCK3＝1，GCKO＝0。
由于GSTV和GCK1均为低电位，T14和T7均打开，所述第五下拉节点PD_fPD_O和所述第四下拉节点PD_in被拉至低电位VSS+Vth，T16开启，将GCK2的高电位输出至级联信号端OUT_P，C3两端存储电压为VSS+Vth-VDD。与此同时，T13开启，所述上拉节点PU为高电位，T15关断。
在自举输出阶段T2中，GSTV＝1，GCK1＝1，GCK2＝0，GCK3＝1，GCKO＝1。
GSTV和GCK1跳变为高电位，GCK2跳变为低电位，因为T16在预充阶段T1已经打开，所以，GCK2的低电位通过T16传输至级联信号端OUT_P。与此同时，因为第三电容C3两端电压不能突变，所以所述第四下拉节点PD_in仍为低于GCK2的电平，因此，T16将级联信号端OUT_P拉回至GCK2的高电位，从而实现了OUT_P的低脉冲输出。此外，所述第四下拉节点PD_in的低电位将T1打开，将GCKO的高电位传输到驱动信号端Out_N，因为GCKO的高脉冲宽均小于GCK1、GCK2和GCK3的低脉冲宽，因此，GCKO的脉冲可以全部传输到驱动信号端OUT_N，具体包括脉冲信号的上升部分和下降部分。级联信号端OUT_P的低电位将T3和T4打开，将所述第一下拉节点PD_oxj和所述第三下拉节点PD_ox稳定在VDD，T5关闭，避免了驱动信号端OUT_N输出逻辑上的冲突。
在节点上拉阶段T3中，GSTV＝1，GCK1＝1，GCK2＝1，GCK3＝0，GCKO＝0。
GCK3为低电位，上拉节点PU被拉至低电位，T15打开，将级联信号端OUT_P稳定在VDD，同时上拉节点PU的低电位将T10和T11打开，将所述第二下拉节点PD_o拉至高电位，T16关断。此外，GCK3的低电位将T5打开，所述第一下拉节点PD_ox_i被拉至低电位，电位为VSS+|Vth|，同时T6开启，所述第三下拉节点PD_ox的电位为VSS+2|Vth|，因GCK1为高电位，因此，所述第二电容压差为VDD-VSS+|Vth|，所述第一电容的压差为|Vth|。
在保持阶段T4中，GSTV＝1。
GCK3周期性地将T9打开，T13保持关闭，则上拉节点PU降低并稳定在VSS+|Vth|，保证T15开启，将级联信号端所输出的信号稳定在VDD。同时，在GCK3为低电位时，将所述第一下拉节点PD_ox_i复位到VSS+|Vth|；在GCK3为低电位时，通过所述第二电容C2耦合，使所述第一下拉节点PD_ox_i的电位变为VSS+|Vth|-(VDD-VSS)C2/Ctpt_PD_ox_i，而后，通过T6存储到第一电容C1中，首次所述第三下拉节点PD_ox的电位为VSS+2|Vth|-(VDD-VSS)C4/Ctpt_PD_ox_i，以保证T2充分打开，将VSS输出至驱动信号端Out_N。
在具体实施过程中，在图5所示的移位寄存器采用图7所示的信号时序图工作时，结合图8所示的信号时序图，为了确保驱动信号端的复位速度，需要满足b>1μs。在比如120Hz的高刷新率驱动下，若栅极驱动电路只有一组移位寄存器，像素充电时长B只有0.98μs～1.18μs，像素充电不足。为此，本发明实施例采用奇偶组驱动，这样的话，A的时长就可以大于像素充电的1H，由于b的存在，从而使像素对应的充电时长B可以调节到保证像素充电率的合适宽度，比如，1H-a，从而保证了像素充电率，提高了显示均匀性。
在具体实施过程中，如图9所示为图2所示的栅极驱动电路在一个显示帧(1Frame)中的工作过程所对应的其中一种信号时序图。从图9中可以看出采用图2所示的栅极驱动电路，A的时长大于像素充电的1H，像素对应的充电时长B可以调节到保证像素充电率的合适宽度，从而保证了像素充电率，提高了显示均匀性。
在具体实施过程中，如图10所示为图3所示的栅极驱动电路在一个显示帧(1Frame)中的工作过程所对应的其中一种信号时序图。从图10中可以看出采用图3所示的栅极驱动电路，A的时长大于像素充电的1H，像素对应的充电时长B可以调节到保证像素充电率的合适宽度，从而保证了像素充电率，提高了显示均匀性。
如图11所示为本发明实施例提供的采用图4所示的栅极驱动电路时移位寄存器中的级联输出电路GP的其中一种结构示意图，具体来讲，所述级联输出电路GP包括：
第七晶体管T7，所述第七晶体管T7的栅极与所述第一控制时钟信号端GCK1耦接，所述第七晶体管T7的第一极与信号输入端In耦接，所述第七晶体管T7的第二极与第四下拉节点PD_in耦接；
第八晶体管T8，所述第八晶体管T8的栅极与所述第四下拉节点PD_in耦接，所述第八晶体管T8的第一极与上拉节点PU耦接，所述第八晶体管T8的第二极与所述第一控制时钟信号端CK1耦接；
第九晶体管T9，所述第九晶体管T9的栅极与所述第一控制时钟信号端CK1耦接，所述第九晶体管T9的第一极与所述第二参考信号端VSS耦接，所述第九晶体管T9的第二极与所述上拉节点PU耦接；
第十晶体管T10，所述第十晶体管T10的栅极与所述上拉节点PU耦接，所述第十晶体管T10的第一极与所述第一参考信号端VDD耦接，所述第十晶体管T10的第二极与所述级联信号端OUT_P耦接；
第十一晶体管T11，所述第十一晶体管T11的栅极与所述第二下拉节点PD_o耦接，所述第十一晶体管T11的第一极与所述级联信号端OUT_P耦接，所述第十一晶体管T11的第二极与所述第二控制时钟信号端CB1耦接；
第十二晶体管T12，所述第十二晶体管T12的栅极与所述上拉节点PU耦接，所述第十二晶体管T12的第一极与所述第一参考信号端VDD耦接，所述第十二晶体管T12的第二极与所述第五下拉节点PD_f耦接；
第十三晶体管T13，所述第十三晶体管T13的栅极与所述第二控制时钟信号端CB1耦接，所述第十三晶体管T13的第一极与所述第五下拉节点PD_f耦接，所述第十三晶体管T13的第二极与所述第四下拉节点PD_in耦接；
第十四晶体管T14，所述第十四晶体管T14的栅极与所述第二参考信号端VSS耦接，所述第十四晶体管T14的第一极与所述第四下拉节点PD_in耦接，所述第十四晶体管T14的第二极与所述第五下拉节点PD_f耦接；
第三电容C3，所述第三电容C3的第一极与所述第五下拉节点PD_f耦接，所述第三电容C3的第二极与所述级联信号端OUT_P耦接；
第四电容C4，所述第四电容C4的第一极与所述上拉节点PU耦接，所述第四电容C4的第二极与所述第一参考信号端VDD耦接。
在具体实施过程中，如图12所示为图4所示的栅极驱动电路在一个显示帧中的工作过程所对应的其中一种信号时序图，其中，P1表示预充阶段，P2表示自举输出阶段，P31表示节点上拉阶段，P32表示保持阶段。在像素充电过程中，像素对应的充电时长可以调节到保证像素充电率的合适宽度，从而保证了像素充电率，提高了显示均匀性。
在本发明实施例中，采用图1～图4所示的栅极驱动电路对显示装置进行驱动显示时，栅极驱动电路中的移位寄存器除了可以是图6或图11所示的结构外，还可以根据实际应用需要来设计移位寄存器的结构，在此不做限定了。
在具体实施过程中，对于晶体管为N型晶体管的情况，设计原理与本发明相同，也属于本发明保护的范围。并且，N型晶体管在其栅极与其源极之间的电压差Vgs与其阈值电压Vth满足关系Vgs>Vth时导通。进一步的，在具体实施时，N型晶体管在高电平信号作用下导通，在低电平信号作用下截止。相应地，P型晶体管在高电平信号作用下截止，在低电平信号作用下导通。
以上仅是举例说明本发明实施例提供的栅极驱动电路的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。
该显示面板解决问题的原理与前述栅极驱动电路相似，因此该显示面板的实施可以参见前述栅极驱动电路的实施，重复之处在此不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，该显示装置解决问题的原理与前述显示面板相似，因此该显示装置的实施可以参见前述显示面板的实施，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路的驱动方法所述驱动方法包括：
在第一刷新频率时，对多个级联的移位寄存器SR中的第一级移位寄存器的信号输入端加载第一奇数帧起始信号，对所述多个级联的移位寄存器SR中的第二级移位寄存器的信号输入端加载第一偶数帧起始信号，其中，所述多个级联的移位寄存器SR中第奇数级移位寄存器SR(O)中每相邻两个移位寄存器中，下一级第奇数级移位寄存器SR(O)的信号输入端被配置为与上一级第奇数级移位寄存器SR(O)的级联信号端OUT_P耦接，所述多个级联的移位寄存器SR中第偶数级移位寄存器SR(E)中每相邻两个移位寄存器中，下一级第偶数级移位寄存器SR(E)的信号输入端被配置为与上一级第偶数级移位寄存器SR(E)的级联信号端OUT_P耦接。
在本发明实施例中，所述方法还包括：
在小于所述第一刷新频率的第二刷新频率时，对所述多个级联的移位寄存器SR中的第一级移位寄存器的信号输入端加载第二奇数帧起始信号，对所述多个级联的移位寄存器SR中的第二级移位寄存器的信号输入端加载第二偶数帧起始信号，其中，所述第一奇数帧起始信号的脉宽和所述第二奇数帧起始信号的脉宽不同，所述第一奇数帧起始信号的幅值和所述第二奇数帧起始信号的幅值不同，所述第一偶数帧起始信号的脉宽和所述第二偶数帧起始信号的脉宽不同，所述第一偶数帧起始信号的幅值和所述第二偶数帧起始信号的幅值不同。
在具体实施过程中，本发明实施例提供的上述显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此就不做赘述，也不应作为对本发明的限制。
本发明实施例提供了一种栅极驱动电路、显示面板、显示装置及驱动方法，通过对多个级联的移位寄存器中的各个奇数级移位寄存器和各个偶数级移位寄存器的各信号端加载相应的信号，以使各个移位寄存器相互配合工作，使得级联信号端和驱动信号端分别输出相应的信号。并且，还可以在高刷新率下，提高像素充电时长，从而提高了显示均匀性，保证了显示品质。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (11)

1.一种栅极驱动电路，其特征在于，包括：
多个级联的移位寄存器，其中，所述多个级联的移位寄存器包括多个级联的第偶数级移位寄存器和多个级联的第奇数级移位寄存器；
其中，所述多个级联的移位寄存器中第一级移位寄存器的信号输入端被配置为与奇数帧触发信号端耦接，所述多个级联的移位寄存器中第二级移位寄存器的信号输入端被配置为与偶数帧触发信号端耦接；
所述第奇数级移位寄存器中每相邻两个移位寄存器中，下一级第奇数级移位寄存器的信号输入端被配置为与上一级第奇数级移位寄存器的级联信号端耦接；
所述第偶数级移位寄存器中每相邻两个移位寄存器中，下一级第偶数级移位寄存器的信号输入端被配置为与上一级第偶数级移位寄存器的级联信号端耦接；
其中，在第一刷新频率时，所述多个级联的移位寄存器中各个移位寄存器的信号输入端加载具有第一脉宽和第一幅值的输入信号；在小于所述第一刷新频率的第二刷新频率时，所述多个级联的移位寄存器中各个移位寄存器的信号输入端加载具有第二脉宽和第二幅值的输入信号。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述多个级联的移位寄存器中各个移位寄存器包括三个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器的第一级移位寄存器开始，每六个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器的三个控制时钟信号端分别与第一组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器的一个降噪时钟信号端分别与所述第一组时钟信号线中的三条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器的三个控制时钟信号端分别与第二组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器的一个降噪时钟信号端分别与所述第二组时钟信号线中的三条降噪时钟信号线中的一个耦接。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述多个级联的移位寄存器中各个移位寄存器包括三个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器的第一级移位寄存器开始，每六个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器的三个控制时钟信号端分别与第一组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器的一个降噪时钟信号端分别与所述第一组时钟信号线中的两条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器的三个控制时钟信号端分别与第二组时钟信号线中的三条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器的一个降噪时钟信号端分别与所述第二组时钟信号线中的两条降噪时钟信号线中的一个耦接。
4.如权利要求1所述的栅极驱动电路，其特征在于，所述多个级联的移位寄存器中各个移位寄存器包括两个控制时钟信号端和一个降噪时钟信号端，从所述多个级联的移位寄存器的第一级移位寄存器开始，每四个移位寄存器为一个重复单元；
每个重复单元中每个第奇数级移位寄存器的两个控制时钟信号端分别与第一组时钟信号线中的两条控制时钟信号线中的一个耦接，每个重复单元中每个第奇数级移位寄存器的一个降噪时钟信号端分别与所述第一组时钟信号线中的两条降噪时钟信号线中的一个耦接；
每个重复单元中每个第偶数级移位寄存器的两个控制时钟信号端分别与第二组时钟信号线中的两条控制时钟信号线中的一个耦接，每个重复单元中每个第偶数级移位寄存器的一个降噪时钟信号端分别与所述第二组时钟信号线中的两条降噪时钟信号线中的一个耦接。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述多个级联的移位寄存器中每个移位寄存器包括用于输出级联信号的级联输出电路和与所述级联输出电路耦接的用于输出驱动信号的驱动输出电路，其中，所述级联信号和所述驱动信号的相位相反，所述驱动输出电路包括：
第一晶体管，所述第一晶体管的栅极与所述级联信号端耦接，所述第一晶体管的第一极与第一参考信号端耦接，所述第一晶体管的第二极与第一下拉节点耦接；
第二晶体管，所述第二晶体管的栅极与第一控制时钟信号端耦接，所述第二晶体管的第一极与所述第一下拉节点耦接，所述第二晶体管的第二极与第二参考信号端耦接；
第三晶体管，所述第三晶体管的栅极与第二下拉节点耦接，所述第三晶体管的第一极与降噪时钟信号端耦接，所述第三晶体管的第二极与驱动信号端耦接；
第四晶体管，所述第四晶体管的栅极与第三下拉节点耦接，所述第四晶体管的第一极与所述驱动信号端耦接，所述第四晶体管的第二极与所述第二参考信号端；
第五晶体管，所述第五晶体管的栅极与所述级联信号端耦接，所述第五晶体管的第一极与所述第一参考信号端耦接，所述第五晶体管的第二极与所述第一下拉节点耦接；
第六晶体管，所述第六晶体管的栅极与所述第一下拉节点耦接，所述第六晶体管的第一极与所述第一下拉节点耦接，所述第六晶体管的第二极与所述第三下拉节点耦接；
第一电容，所述第一电容的第一极与所述第一下拉节点耦接，所述第一电容的第二极与第二控制时钟信号端耦接；
第二电容，所述第二电容的第一极与所述第三下拉节点耦接，所述第二电容的第二极与所述第二参考信号端耦接；
其中，每个移位寄存器的第一参考信号端均与同一第一直流信号端耦接，每个移位寄存器的第二参考信号端均与同一第二直流信号端耦接。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述级联输出电路包括：
第七晶体管，所述第七晶体管的栅极与所述第一控制时钟信号端耦接，所述第七晶体管的第一极与第四下拉节点耦接，所述第七晶体管的第二极与第五下拉节点耦接；
第八晶体管，所述第八晶体管的栅极与所述级联信号端耦接，所述第八晶体管的第一极与第三控制时钟信号端耦接，所述第八晶体管的第二极与所述第四下拉节点耦接；
第九晶体管，所述第九晶体管的栅极与第二控制时钟信号端耦接，所述第九晶体管的第一极与上拉节点耦接，所述第九晶体管的第二极与所述第二参考信号端耦接；
第十晶体管，所述第十晶体管的栅极与所述上拉节点耦接，所述第十晶体管的第一极与所述第五下拉节点耦接，所述第十晶体管的第二极与所述第二下拉节点耦接；
第十一晶体管，所述第十一晶体管的栅极与所述上拉节点耦接，所述第十一晶体管的第一极与所述第一参考信号端耦接，所述第十一晶体管的第二极与所述第五下拉节点耦接；
第十二晶体管，所述第十二晶体管的栅极与所述第二下拉节点耦接，所述第十二晶体管的第一极与所述第五下拉节点耦接，所述第十二晶体管的第二极与所述第二参考信号端耦接；
第十三晶体管，所述第十三晶体管的栅极与信号输入端耦接，所述第十三晶体管的第一极与所述第一参考信号端耦接，所述第十三晶体管的第二极与所述上拉节点耦接；
第十四晶体管，所述第十四晶体管的栅极与所述第一控制时钟信号端耦接，所述第十四晶体管的第一极与所述信号输入端耦接，所述第十四晶体管的第二极与所述第四下拉节点耦接；
第十五晶体管，所述第十五晶体管的栅极与上拉节点耦接，所述第十五晶体管的第一极与所述第一参考信号端耦接，所述第十五晶体管的第二极与所述级联信号端耦接；
第十六晶体管，所述第十六晶体管的栅极与所述第五下拉节点耦接，所述第十六晶体管的第一极与所述级联信号端耦接，所述第十六晶体管的第二极与所述第三控制时钟信号端耦接；
第三电容，所述第三电容的第一极与所述第五下拉节点耦接，所述第三电容的第二极与所述级联信号端耦接；
第四电容，所述第四电容的第一极与所述上拉节点耦接，所述第四电容的第二极与所述第一参考信号端耦接。
7.如权利要求5所述的栅极驱动电路，其特征在于，所述级联输出电路包括：
第七晶体管，所述第七晶体管的栅极与所述第一控制时钟信号端耦接，所述第七晶体管的第一极与信号输入端耦接，所述第七晶体管的第二极与第四下拉节点耦接；
第八晶体管，所述第八晶体管的栅极与所述第四下拉节点耦接，所述第八晶体管的第一极与上拉节点耦接，所述第八晶体管的第二极与所述第一控制时钟信号端耦接；
第九晶体管，所述第九晶体管的栅极与所述第一控制时钟信号端耦接，所述第九晶体管的第一极与所述第二参考信号端耦接，所述第九晶体管的第二极与所述上拉节点耦接；
第十晶体管，所述第十晶体管的栅极与所述上拉节点耦接，所述第十晶体管的第一极与所述第一参考信号端耦接，所述第十晶体管的第二极与所述级联信号端耦接；
第十一晶体管，所述第十一晶体管的栅极与所述第二下拉节点耦接，所述第十一晶体管的第一极与所述级联信号端耦接，所述第十一晶体管的第二极与所述第二控制时钟信号端耦接；
第十二晶体管，所述第十二晶体管的栅极与所述上拉节点耦接，所述第十二晶体管的第一极与所述第一参考信号端耦接，所述第十二晶体管的第二极与所述第五下拉节点耦接；
第十三晶体管，所述第十三晶体管的栅极与所述第二控制时钟信号端耦接，所述第十三晶体管的第一极与所述第五下拉节点耦接，所述第十三晶体管的第二极与所述第四下拉节点耦接；
第十四晶体管，所述第十四晶体管的栅极与所述第二参考信号端耦接，所述第十四晶体管的第一极与所述第四下拉节点耦接，所述第十四晶体管的第二极与所述第五下拉节点耦接；
第三电容，所述第三电容的第一极与所述第五下拉节点耦接，所述第三电容的第二极与所述级联信号端耦接；
第四电容，所述第四电容的第一极与所述上拉节点耦接，所述第四电容的第二极与所述第一参考信号端耦接。
8.一种显示面板，其特征在于，包括如权利要求1-7任一项所述的栅极驱动电路。
9.一种显示装置，其特征在于，包括如权利要求8所述的显示面板。
10.一种栅极驱动电路的驱动方法，其特征在于，包括：
在第一刷新频率时，对多个级联的移位寄存器中的第一级移位寄存器的信号输入端加载第一奇数帧起始信号，对所述多个级联的移位寄存器中的第二级移位寄存器的信号输入端加载第一偶数帧起始信号，其中，所述多个级联的移位寄存器中第奇数级移位寄存器中每相邻两个移位寄存器中，下一级第奇数级移位寄存器的信号输入端被配置为与上一级第奇数级移位寄存器的级联信号端耦接，所述多个级联的移位寄存器中第偶数级移位寄存器中每相邻两个移位寄存器中，下一级第偶数级移位寄存器的信号输入端被配置为与上一级第偶数级移位寄存器的级联信号端耦接。
11.如权利要求10所述的驱动方法，其特征在于，所述方法还包括：
在小于所述第一刷新频率的第二刷新频率时，对所述多个级联的移位寄存器中的第一级移位寄存器的信号输入端加载第二奇数帧起始信号，对所述多个级联的移位寄存器中的第二级移位寄存器的信号输入端加载第二偶数帧起始信号，其中，所述第一奇数帧起始信号的脉宽和所述第二奇数帧起始信号的脉宽不同，所述第一奇数帧起始信号的幅值和所述第二奇数帧起始信号的幅值不同，所述第一偶数帧起始信号的脉宽和所述第二偶数帧起始信号的脉宽不同，所述第一偶数帧起始信号的幅值和所述第二偶数帧起始信号的幅值不同。
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