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CN111952278B - 电子装置 - Google Patents

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CN111952278B
CN111952278B CN202010304553.1A CN202010304553A CN111952278B CN 111952278 B CN111952278 B CN 111952278B CN 202010304553 A CN202010304553 A CN 202010304553A CN 111952278 B CN111952278 B CN 111952278B
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CN
China
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conductive
electronic device
pad
layer
width
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郑百乔
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Innolux Display Corp
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Abstract

本发明公开了一电子装置，其包括基板、第一衬垫设置在该基板上、第二衬垫与该第一衬垫相对设置以及一导电粒子设置在该第一衬垫与该第二衬垫之间。该第一衬垫具有一凹陷，且该导电粒子的一部分陷入该凹陷中。

Description

电子装置
技术领域
本发明涉及一种电子装置，特别是涉及一种具有可电性连接的衬垫(pad)的电子装置。
背景技术
随着科技的发展，电子产品已被广泛的用在日常生活中，因此制造业仍迫切需要改善电子元件之间的电性连接质量，以改善电子装置的可靠度。
发明内容
本发明的目的之一提供一种具有特殊结构的电子装置，其提供了衬垫(pad)之间较可靠的电性连接。
本发明的一实施例提供一电子装置，其包括一基板、一第一衬垫设置在该基板上、一第二衬垫与该第一衬垫相对设置以及一导电粒子设置在该第一衬垫与该第二衬垫之间。该第一衬垫具有一凹陷，且该导电粒子的一部分陷入(sink)该凹陷中。
本发明的另一实施例提供一电子装置，其包括一基板、一第一衬垫设置于该基板上以及一导电粒子设置在该基板上但不与该第一衬垫重叠。该第一衬垫具有一凹陷，该凹陷具有第一宽度，该导电粒子具有一第三宽度，该第一宽度对第三宽度的比值的范围为0.25到1。
附图说明
图1为本发明第一实例的电子装置的俯视示意图。
图2为图1的电子装置的局部剖面示意图。
图3为图2所示的电子装置的局部放大示意图。
图4为本发明第二实施例的电子装置的第一衬垫示意图。
图5为本发明第三个实施例的电子装置的第一衬垫示意图。
图6为本发明第一示范实施例的电子装置的扫描式电子显微镜(SEM)的局部外形示意图。
图7为本发明第二示范实施例的电子装置的扫描式电子显微镜的局部外形示意图。
图8为本发明第三示范实施例的电子装置的扫描式电子显微镜的局部外形示意图。
图9为本发明第四示范实施例的电子装置的扫描式电子显微镜的局部外形示意图。
图10为本发明第五示范实施例的电子装置的扫描式电子显微镜的局部外形示意图。
图11为本发明第六示范实施例的电子装置的光学显微镜(OM)的局部外形示意图。
图12为本发明第六示范实施例的电子装置的扫描式电子显微镜的局部外形示意图。
图13为本发明第七示范实施例的电子装置的扫描式电子显微镜的局部外形示意图。
图14为本发明第八示范实施例的电子装置的3D光学显微镜的局部外形示意图。
图15为沿着图14的线段OML所做的3D光学显微镜的外形曲线示意图。
图16为本发明第九示范实施例的电子装置的3D光学显微镜的局部外形示意图。
附图标记说明：100-电子装置；102-基板；1021、1041-表面；104-集成电路芯片；108、108A、108B、108C-第一衬垫；1081-上表面；108a-第一导电层；108b-第二导电层；108c-第三导电层；110-第二衬垫；112、112'-导电粒子；1121、OP2、OP1、1201-开口；112c-核心；112s-外壳；114-黏着层；115-异方性导电膜；116-凹陷；118、120、124-绝缘层；118a、118b、118c-子绝缘层；122-导线；ARL-虚线框；BAL-基线；CPL-导电保护层；CS1-第一导电组；CS2-第二导电组；D1、D2-方向；Dp-深度；MT1-最低点；MT2-第二点；MT3-第三点；NOP-第二部分；OLP-第一部分；OLP1-第三部分；OLP2-第四部分；OML-线段；P-突出处；R1-显示区；R2-周边区；T1、T2、T3、t1、t2-厚度；W1-第一宽度；W2-第二宽度；W3-第三宽度。
具体实施方式
为使熟习本发明所属领域的技术人员能了解本发明，下文配合附图详细说明本发明的电子装置。为了使读者能容易了解及图式的简洁，本发明中的多张附图只绘出电子装置(例如显示装置)的一部分，且附图中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本发明的范围。
本发明通篇说明书与权利要求中会使用某些词汇来指称特定元件。本领域技术人员应理解，电子设备制造商可能会以不同的名称来指称相同的元件。本文并不意在区分那些功能相同但名称不同的元件。在下文说明书与权利要求书中，“含有”、“包括”及“具有”等词为开放式词语，因此其应被解释为“含有但不限定为…”之意。因此，当本发明的描述中使用术语“包括”、“含有”及/或“具有”时，其指定了相应的特征、区域、步骤、操作及/或构件的存在，但不排除一个或多个相应的特征、区域、步骤、操作及/或构件的存在。
当相应的构件例如膜层或区域被称为“在另一个构件(或其变体)上”或“延伸到另一个构件”时，它可以直接在另一个构件上或直接延伸到另一个构件，或者两者之间可存在有其他构件。另一方面，当构件被称为“直接在另一个构件(或其变体)上”或“直接延伸到另一个构件”时，则两者之间不存在任何构件。
应当理解，当构件或膜层被称为“连接至”或“接触”另一个构件或膜层时，它可以直接连接到(或直接接触)此另一构件或膜层，或者两者之间存在有插入的构件或膜层。当构件被称为“直接连接至”或“直接接触”另一个构件或膜层时，两者之间不存在有插入的构件或膜层。另外，当构件被称为“耦接于另一个构件(或其变体)”时，它可以直接地连接到此另一构件，或通过一或多个构件间接地连接(例如电性连接)到此另一构件。
应当理解，当“结构的一部分”位于另两个构件之间时，此结构可完全地或部分地位于此两个构件之间。
术语“大约”、“等于”、“相等”或“相同”、“实质上”或“大致上”一般解释为在所给定的值或范围的20％以内，或解释为在所给定的值或范围的10％、5％、3％、2％、1％或0.5％以内。
说明书与权利要求书中所使用的序数例如“第一”、“第二”等的用词用以修饰元件，其本身并不意含及代表该(或该些)元件有任何之前的序数，也不代表某一元件与另一元件的顺序或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的元件得以和另一具有相同命名的元件能作出清楚区分。权利要求书与说明书中可不使用相同用词，据此，说明书中的第一构件在权利要求中可能为第二构件。
须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用。
请参考图1至图3，图1是本发明第一实施例的电子装置的俯视示意图，图2是图1中电子装置沿切线A-A’的局部剖面示意图，图3是图2中的电子装置的局部放大示意图。本发明介绍了一种电子装置100，其包括了一些电子元件以及这些电子元件之间的电性连接结构。电子装置100包括至少一基板102，而上述的电子元件设置在基板102上。在一些实施例中，电子装置100可包括液晶(liquid crystal，LC)、发光二极管(例如微型发光二极管(micro LED)、次微米发光二极管(mini LED)或量子点(quantum dot)发光二极管)、量子点、荧光剂、磷光剂、其它适合的材料或上述的混合等，但不限于此。在一些实施例中，电子装置100可为一显示装置、一可挠性电子装置、一拼接电子装置(a tiled electronicdevice)、一感测装置、一天线装置、一触控电子装置、任何其它适合的电子装置或上述的结合，但不以此为限。如图1所示，当电子装置100是显示装置时，基板102可包含显示区R1和邻近显示区R1设置的周边区R2。举例而言，周边区R2可围绕显示区R1。至少一集成电路芯片(integrated circuit，IC)104可设置在基板102上的周边区域R2内。多个导线122可设置在基板102上并延伸于显示区R1及周边区R2。集成电路芯片104电性连接于导线122或基板102上的其它电子元件(图中未显示)。如图2所示，电子装置100还包括设置在基板102上的至少一第一衬垫(pad)108以及相对第一衬垫108设置的至少一第二衬垫110。图2中绘示了两个第一衬垫108及两个第二衬垫110以用来说明本发明。详细而言，第一衬垫108是设置在基板102的表面1021上，其中一层或多层膜层及/或元件(图未显示)可设置在第一衬垫108和基板102之间或与第一衬垫108及/或基板102电性连接。例如，其中一个第一衬垫108可以电性连接于图1所示的其中一个导线122。第二衬垫110设置在集成电路芯片104的表面1041上。类似地，一层或多层膜层及/或元件可设置在第二衬垫110及集成电路芯片104之间或是电连接于第二衬垫110及/或集成电路芯片104。电子装置100还包括至少一导电粒子112设置在第一衬垫108和第二衬垫110之间。如图3所示，导电粒子112直接与第一衬垫108和第二衬垫110接触，使得第一衬垫108经由导电粒子112电性连接于第二衬垫110，因此集成电路芯片104可经由第二衬垫110、导电粒子112以及第一衬垫108电性接至如导线122等电子元件。在某些实施例中，第二衬垫110可以为集成电路芯片104的连接垫或凸块，但不以此为限。
请参考图3，第一衬垫108具有一凹陷116位于其上表面1081，而导电粒子112的一部分沉入或陷入(sink)在凹陷116中，此表示导电粒子112的一部分是位于凹陷116内，而导电粒子112的其他部分位于凹陷116之外。凹陷116的表面可与导电粒子112的下部表面直接接触，因此可增加导电粒子112和第一衬垫108的接触面积。导电粒子112和第一衬垫108间的电性连接效果可被改善。另一方面，因为导电粒子112的一部分陷入在凹陷116中，因此导电粒子112就能更稳定的固定在第一衬垫108上。
根据一些实施例，第一衬垫108可具有不均匀的厚度，若第一衬垫108为多膜层，则此处所指的第一衬垫108的厚度是指在方向D1上自第一衬垫108的底膜层至顶膜层的总厚度。或者，总厚度可指从第一衬垫108的底表面至其上表面1081在方向D1上的距离。方向D1是基板102表面的法线方向。第一衬垫108有一第一部分OLP，在方向D1上和导电粒子112重叠，第一衬垫108并具有一第二部分NOP，在方向D1上未与导电粒子112重叠。第一衬垫108和导电粒子112重叠的第一部分OLP的最大厚度T1可较大于第一衬垫108未与导电粒子112重叠的第二部分NOP的最小厚度T2。需注意的是，可以由沿着方向D1的任一断面图中测量厚度T1和厚度T2，以在该断面图中比较相对的最大值或最小值。换言之，在不同的电子装置100的断面中，可能会分别测量到不同的厚度T1和厚度T2的数值，但厚度T1都仍然会大于厚度T2。在一些实施例中，当沿着如图3的中空箭头方向将集成电路芯片104和第二衬垫110接合并下压至基板102时，第一衬垫108的第一部分OLP会被挤压而形成凹陷116。在接合制程中，部分第一衬垫108会被挤向凹陷116的边缘，因此凹陷116的边缘(也就是前述的厚度T1)可能具有较大的厚度。在一些实施例中，第一衬垫108的上表面1081在接合制程前可能相对较平坦或平滑，而凹陷116是在接合制程后形成的，但不以此为限。在其他的实施例中，第一衬垫108的上表面1081在接合制程之前也可能相对较粗糙、具有类似凹陷的结构或是已有凹陷存在，其可有助于在接合制程中固定导电粒子112，但不以此为限。
导电粒子112可包括一核心112c和围绕核心112c的外壳112s，核心112c可包含树脂材料或其他适合的材料。外壳112s可包含导电材料，例如金属，但不以此为限。在第二衬垫110接合至第一衬垫108前，导电粒子112可具有球型外观。在接合制程中，当第二衬垫110被压向第一衬垫108时，设置在第一衬垫108和第二衬垫110之间的导电粒子112也会同时被挤压而形成相对较平坦的外形，例如具有椭圆外形，因此会增加导电粒子112和第一衬垫108的接触面积以及/或导电粒子112和第二衬垫110的接触面积。在接合制程之后，外壳112s的某些部分可能会破裂或有空隙或是孔洞，此状况不会影响到导电粒子112的导电性以及第一衬垫108和第二衬垫110之间的电性连接。
此外，图3为电子装置100的局部剖面示意图，其中凹陷116在方向D2上的最大宽度定义为第一宽度W1，而方向D2垂直于方向D1。第一宽度W1的数值可从以下步骤取得：定义出在第一衬垫108的第一部分OLP中的凹陷116的最低点MT1，第一部分OLP在最低点MT1的一侧(例如图3中的右侧)的部分被定义为第三部分OLP1，而第一部分OLP位于在最低点MT1的另一侧(例如图3中的左侧)的另一部分被定义为第四部分OLP2；在第三部分OLP1中定义一第二点MT2，其厚度T1是第三部分OLP1在方向D1上的最大厚度；在第四部分OLP2中定义一第三点MT3，其厚度T3为第四部分OLP2在方向D1上的最大厚度；沿着方向D2测量第二点MT2在基板102上的投影和第三点MT3在基板102上的投影之间的距离可得到第一宽度W1。第一宽度W1的范围可为1.5微米(μm)到3.5μm(1.5μm≤W1≤3.5μm)。例如，第一宽度W1可为1.7μm、2μm、2.3μm、2.5μm、2.7μm、3μm或3.2μm，但不以此为限。导电粒子112在方向D2上的最大宽度定义为第二宽度W2。第二宽度W2可经由沿着方向D2一起测量核心112c和外壳112s而得。第二宽度W2的范围可为2μm到6μm(2μm≤W2≤6μm)。例如，此第二宽度W2可为2.5μm、3μm、3.5μm、4μm、4.5μm、5μm或5.5μm，但不以此为限。根据一些实施例，第一宽度W1小于或等于第二宽度W2。需要注意的是，可以在任一剖面图中沿着方向D2测量第一宽度W1和第二宽度W2，以比较在该剖面图中的相对最大和最小值。换言之，电子装置100在不同的剖面图中可能具有不同数值的第一宽度W1和第二宽度W2，但第一宽度W1和第二宽度W2仍具有图样的相对关系：W1≤W2。此外，第一宽度W1对第二宽度W2的比值范围可以为0.25到1(0.25≤W1/W2≤1)。例如该比值可为0.3、0.4、0.5、0.6、0.7、0.8或0.9，但不以此为限。上述关系可表达出凹陷116的尺寸(或其在基板102上的投影面积)小于或等于导电粒子112的尺寸(或其在基板102上的投影面积)，且导电粒子112的一部分没有容纳在凹陷116或陷入凹陷116中。此种设计可使得第一衬垫108和第二衬垫110之间有较佳的电性连接效果。若第二宽度W2小于第一宽度W1，那么凹陷116会大于导电粒子112，导电粒子112的大部分或全部则会陷入凹陷116中，此时导电粒子112和第二衬垫110之间的接触面积可能会减少，可能会影响第一衬垫108和第二衬垫110之间电性连接效果。在一些实施例中，若是凹陷116太大，导电粒子112可能会容易在凹陷116中滑动或是滚动，则可能会增加固定导电粒子112的困难度。
请参考图2及图3，电子装置100还可包括设置于基板102和集成电路芯片104之间的黏着层114，且多个导电粒子112’可设置在基板102和集成电路芯片104之间的黏着层114中。黏着层114也可能位于第一衬垫108和第二衬垫110之间，并且有多个导电粒子112设置在第一衬垫108和第二衬垫110之间的黏着层114中。在一些实施例中，异方性导电膜(anisotropic conductive film，ACF)115可用来将集成电路芯片104接合在基板102上。异方性导电膜115可包括黏着层114、导电粒子112’和导电粒子112。导电粒子112’可能有相对较圆的外形。当集成电路芯片104被压向基板102时，位于第一衬垫108和第二衬垫110之间的导电粒子112会被压成偏椭圆的外形，且导电粒子112会陷入在凹陷116内。
本发明中的电子装置不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，需注意的是，不同变化实施例中所述的技术特征可相互被替换、重组或混合以组成一新的实施例，且不会脱离本发明的精神。为了简化与比较各实施例或变化形之间的差异，下文中会详述不同实施例与变化形之间的相异处，并不再对重复部分作赘述。
图4是本发明第二实施例的电子装置的第一衬垫的示意图。图4显示了当异方性导电膜115和第二衬垫110尚未被设置在第一衬垫108上的第一衬垫108的剖面形状。如图4所示，第一衬垫108在一些实施例中可能为多层结构。详细而言，第一衬垫108可包含一第一导电组CS1，其包含了多层的导电层，例如多层金属层。举例来说，第一导电组CS1可包含有一第一导电层108a、一第二导电层108b和一第三导电层108c依序的堆叠在基板102上，形成一堆叠结构。第一导电层108a、第二导电层108b和第三导电层108c可包含相同或不同的材料。在一些实施例中，第一导电组CS1可包含具有钼(Mo)层、铝(Al)层和钼(Mo)层的一堆叠结构(可以钼/铝/钼堆叠结构表示)，一钛(Ti)/铝/钛堆叠结构、一钛/铝/钼堆叠结构、其他合适材质的堆叠结构或是上述材料的组合，但不以此为限。以钼/铝/钼堆叠结构为例，第一导电层108a是钼层，第二导电层108b是铝层，而第三导电层108c是钼层。第二导电层108b所包含的材料铝有良好的导电性。第一导电层108a和第三导电层108c所包含的材料钼可提供第一导电层108或与其他膜层较佳黏着性。上述的其他堆叠结构也可有类似的结构和功能，因此不再赘述。再者，在其他一些实施例中，第一衬垫108可包含至少一金属层和一导电保护层CPL设置在至少一金属层上。例如，至少一金属层可为钼层或钛层，取代图4中或前述堆叠结构的第一导电组CS1；换言之，前述的至少一金属层可表示第一导电组CS1中的第一导电层108a、第二导电层108b以及三导电层108c的其中一个，但不以此为限。导电保护层CPL可包含具有耐腐蚀性或硬度大于金属的导电材料。例如，导电保护层CPL可以为含氧导电层或是氧化物层，例如是氧化铟锡(indium tin oxide，ITO)层，但不限于此。另一方面，电子装置100可进一步包含绝缘层118设置在第一衬垫108和基板102之间，而第一衬垫108可直接与绝缘层118相接触(例如直接接触绝缘层118的上表面)。绝缘层118可在接合制程时提供缓冲功能。
图5是本发明第三实施例的电子装置的第一衬垫的示意图。图5绘示了当异方性导膜115和第二衬垫110尚未设置在第一衬垫108时的第一衬垫108的剖面外形。在一些实施例中，第一衬垫108可具有不平坦的上表面1081。换言之，在接合之前，第一衬垫108的上表面1081可具有一些粗糙度或微细图案(micro-patterns)。此种设计可有助于将导电粒子固定于其上。在图5中，上表面1081亦可能为第三导电层108c的上表面，但不以此为限。再者，设置在第一衬垫108和基板102之间的绝缘层118可为多层结构，并具有多个子绝缘层，例如子绝缘层118a、子绝缘层118b和子绝缘层118c。在一些实施例中，子绝缘层118a、子绝缘层118b和子绝缘层118c的至少其中一个与子绝缘层118a、子绝缘层118b和子绝缘层118c中的另一个具有不同的厚度。在一些其他实施例中，子绝缘层118a、子绝缘层118b和子绝缘层118c的其中一个可具有不均匀的厚度。以子绝缘层118b为例，子绝缘层118b的一部分具有厚度t1，而子绝缘层118b的其他部分具有厚度t2，厚度t2的可能较小于厚度t1。在一些实施列中，厚度t1可对应于第一衬垫108，但不限于此。子绝缘层118b较厚的部分在接合制程时可提供缓冲功能。
根据本发明，为了使集成电路芯片接合到基板上的接合制程有较佳的接合效果，可参考本文中介绍的所有实施例或不同的实施例，并依实际需求而对制程压力、制程温度、导电粒子的材料、第一衬垫的材料特性与厚度、复合结构的厚度、第一衬垫复合层的材料以及/或第一衬垫的表面粗糙度做选择或调整。例如，可调整第一衬垫的多层结构中的不同导电层的材料和厚度以获得期望的第一衬垫的凹陷特性。
请参考图6，图6是依据本发明第一示范实施例的电子装置的扫描式电子显微镜(scanning electron microscope，SEM)局部外形示意图。在此示范实施例中，一个导电粒子112设置在第一衬垫108和第二衬垫110之间。第一衬垫108具有第一导电组CS1和一导电保护层CPL设置在第一导电组CS1上。举例来说，第一导电组CS1可包含一Ti/Al/Ti堆叠结构，而导电保护层CPL可为一氧化铟锡层。第一衬垫108的凹陷116是由导电保护层CPL和第一导电组CS1的一部分所形成。第一衬垫108和导电粒子112重叠的部分的最大厚度T1大于第一衬垫108未与导电粒子112重叠的部分的最小厚度T2。凹陷116在方向D2上的第一宽度W1小于或等于导电粒子112在方向D2上的第二宽度W2.上述第一宽度W1与第二宽度W2之间的关系以及厚度T1与厚度T2之间的关系可适用在以下的所有示范实施例中且不再重述。此外，电子装置100还可包括一绝缘层120设置在基板1上。绝缘层120具有一开口1201暴露出第一导电组CS1，其表示第一导电组CS1的顶表面的至少一部分会暴露于开口1201中。导电保护层CPL覆盖了开口1201中的第一导电组CS1并延伸超过开口1201以覆盖部分绝缘层120。因此，导电保护层CPL经由开口1201而直接与第一导电组CS1接触并电性连接于第一导电组CS1。再者，电子装置100可包括至少一导线122设置在基板102上且被绝缘层120所覆盖。需注意的是，此SEM图是经由切割制程以取得电子装置100的切面样本，因此，为了取得SEM样本，在切割制程中可能会有剥离(peeling)现象，例如可能会产生一个或多个空隙(air gap)AG，如图6所示。同样情形也会在之后的SEM外形示意图中出现，将不再重述。
请参考图7，图7是本发明第二示范实施例的SEM的局部外形示意图，且为的SEM外形图的局部放大示意。导电粒子112的外壳112s可能有不规则和不平整的表面，且第二宽度W2由外壳112s的外缘在方向D2上最大宽度所定义。可利用类似于图3所述的定义方式而在任意SEM图中测得或计算出厚度T1、厚度T3和第一宽度W1，因此不再赘述。在SEM图中，空隙AG可能在SEM样本的切割制程中因剥离而形成。
请参考图8，图8是本发明第三示范实施例的电子装置的SEM局部外形示意图。在此示范实施例中，导电粒子112的外壳112s可有一个或多个开口1121，其仍能对第一衬垫108及第二衬垫110提供导电性。第二宽度W2可通过测量外壳112s在方向D2上的外缘/表面而得。
请参考图9，图9是本发明第四示范实施例的电子装置的SEM的局部外形示意图。在此示范实施例中，导电粒子112的外壳112s有一开口1121，且外壳112s的一个或多个部分可自核心112c剥离。第二宽度W2可在方向D2上从核心112c的外缘至另一侧核心112c或外壳112s的外缘测量以取得最大宽度。
请参考图10，图10是本发明第五示范实施例的电子装置的SEM的局部外形示意图。在此示范实施例中，导电粒子112的外壳112s具有相对较平滑的表面。即使外壳112s有突出处P，导电粒子112的第二宽度W2仍然可以在方向D2上自导电粒子112的最外表面测量。图10中另示出位于基板102和第一衬垫108之间的绝缘层118。在某些实施例中，绝缘层118可能为单层结构或多层结构，但不以此为限。
请参考图11与图12，图11是本发明第六示范实施例的电子装置的光学显微镜(OM)的局部外形示意图，而图12是本发明第六示范实施例的电子装置的SEM的局部外形示意图，其中图11显示的是当导电粒子112及第二衬垫110尚未设置在第一衬垫108上时的第一衬垫108的外观。在图12中，两个导电粒子112设置在第一衬垫108和第二衬垫110之间。此外，第一衬垫108包含一第一导电组CS1、一第二导电组CS2设置在第一导电组CS1之上以及一导电保护层CPL设置在第二导电组CS2之上。第一导电组CS1和第二导电组CS2可各自包含一MO层、一Ti层、一Mo/Al/Mo结构、一Ti/Al/Ti结构、一Mo/Al/Ti结构或一Ti/Al/Mo结构，但不限于上述。例如，第一导电组CS1和第二导电组CS2两者可包含Mo/Al/Mo结构。导电保护层CPL可包括ITO层。电子装置100包括一绝缘层120覆盖部分第一导电组CS1。此绝缘层120具有一开口OP1，暴露出一部分的第一导电组CS1。第二导电组CS2的至少一部分设置在开口OP1中并直接接触第一导电组CS1。第一导电组CS1和第二导电组CS2经由开口OP1而电性连接。电子装置100可进一步包括一绝缘层124覆盖绝缘层120和部分第二导电组CS2。绝缘层124具有一开口OP2暴露出部分第二导电组CS2。导电保护层CPL覆盖部分的绝缘层124，并通过开口OP2而直接与第二导电组CS2接触。邻近于第一衬垫108设置的导线122可和第一导电组CS1有类似的结构。例如，线路122可分别有Mo/Al/Mo结构，但不以此为限。在本示范实施例中，绝缘层120覆盖了导线122。
请参考图13，图13是本发明第七示范实施例的电子装置的SEM局部外形示意图，在此示范实施例中，第一导电组CS1可包括单一导电层，例如Mo层。第二导电组CS2可具有多层结构，例如Mo/Al/Mo结构。导电保护层CPL覆盖第二导电组CS2和部分绝缘层124。导电保护层CPL可包含一ITO层，但不限于此。绝缘层118设置在第一衬垫108和基板102之间。绝缘层118可做为缓冲层，且可含有氮化硅(SiNx)或氧化硅(SiOx)材料，但不限于此。
请参考图14及图15，图14是本发明第八示范实施例的电子装置的3D OM局部外形示意图，而图15是由3D OM(或OM)所得到的沿着图14中线段OML的外形曲线示意图，其中图14示出了三个第一衬垫108A、108B、108C和三个导线122交替的设置于基板102上。在第二衬垫和集成电路芯片自第一衬垫108A、108B、108C上移除后，多个凹陷116会出现在第一衬垫108A、108B和/或108C的表面上。在第一衬垫108A中，选择凹陷“A”、凹陷“B”、凹陷“C”、凹陷“D”、凹陷“E”和凹陷“F”用来估算沿着线段OML所得的垂直外形，因此得到图15。在图15中，以凹陷“B”为例，可根据所选定的一基线BAL来决定出最大厚度T1和第二大厚度T3。所选定的基线BAL可为低于图15中测量到的凹陷的任意水平线。第一宽度W1可自凹陷“B”的最大厚度T1到第二大厚度T3在方向D2上的距离而测得，其中最大厚度T1和第二大厚度T3是在凹陷“B”的最低点的相对两侧。再者，凹陷“B”的深度Dp可进一步在方向D1上由其底部(根据所选定的基线BAL来决定出凹陷“B”具有最小厚度的点)到顶部(凹陷“B”具有最大厚度T1的点)所定义出。用类似的方法，第一宽度W1和其深度Dp可于不同的样品中测出，如下表。
W1(μm) Dp(μm) W3(μm)
Sample I 1.905到2.667 0.462到1.941 3.274
Sample II 2.996到2.709 0.821到1.814 3.735
Sample III 2.224到2.817 0.285到1.941 3.051
Sample IV 2.431到2.817 0.631到1.894 3.471
在一些实施例中，凹陷的第一宽度W1可在1.5μm到3.5μm范围内(1.5μm≤W1≤3.5μm)，凹陷的深度Dp可在0.1μm到2.2μm范围内(0.1μm≤Dp≤2.2μm)，但不限于此。在一些实施例中，凹陷的第一宽度W1可为1.7μm、2μm、2.3μm、2.5μm、2.7μm、3μm或3.2μm，但不限于此。在一些实施例中，凹陷的深度Dp可为0.3μm、0.5μm、0.7μm、0.9μm、1.1μm、1.3μm、1.5μm、1.7μm或1.9μm，但不限于此。另一方面，不同样品的第三宽度W3可在第二衬垫及集成电路芯片移除之前用光学显微镜测量。更明确的说，第三宽度W3是自OM图中测量任三个导电粒子112’(不是导电粒子112)的最大宽度的平均值所得到。在一些实施例中，导电粒子112’的第三宽度W3的范围为2μm到6μm(2μm≤W3≤6μm)，但不限于此。在一些实施例中，导电粒子112’的第三宽度W3可为2.5μm、3μm、3.5μm、4μm、4.5μm、5μm、5.5μm，但不限于此。第一宽度W1对第三宽度W3的比值范围可为0.25到1(0.25≤W1/W3≤1)。例如，此比值可为0.3、0.4、0.5、0.6、0.7、0.8或0.9，但不限于此。深度Dp对第三宽度W3的比值范围可由0.01到0.4(0.01≤D/W3≤0.4)。例如，此比值可为0.05、0.1、0.15、0.2、0.25、0.3或0.35，但不限于此。在一些实施例中，第三宽度W3不同于与第一宽度W1。
根据图14和图15，本发明电子装置100可包括基板102、设置在基板102上的第一衬垫(例如108A)和导电粒子(如图2所示的导电粒子112’)。第一衬垫108A具有一凹陷116，凹陷116有一第一宽度W1，导电粒子(未示于图14和图15)有第三宽度W3。第一宽度W1的范围为1.5μm到3.5μm(1.5μm≤W1≤3.5μm)。例如第一宽度W1可为1.7μm、2μm、2.3μm、2.5μm、2.7μm、3μm或3.2μm，但不限于此。第三宽度W3的范围为2μm到6μm(2μm≤W2≤6μm)。例如第三宽度W3可为2.5μm、3μm、3.5μm、4μm、4.5μm、5μm或5.5μm，但不限于此。在一些实施例中，第一宽度W1小于或等于第三宽度W3(W1≤W3)。第一宽度W1对第三宽度W3的比值范围为0.25到1(0.25≤W1/W3≤1)。例如上述比值可为0.3、0.4、0.5、0.6、0.7、0.8或0.9，但不限于此。
此外，第一衬垫108A、108B、108C的粗糙度Ra和粗糙度Rms可用3D光学显微镜测量。如图14所示，可选择虚线框ARL来表示一固定面积或区域用以测量第一衬垫108A、108B、108C的粗糙度Ra和粗糙度Rms。在一些实施例中，粗糙度的范围可为0.01μm到0.3μm(0.01μm≤粗糙度≤0.3μm)，但不限于此。更明确的说，粗糙度Ra的范围可为0.01μm到0.2μm(0.01μm≤Ra≤0.2μm)，而粗糙度Rms的范围可为0.02μm到0.3μm(0.02μm≤Rms≤0.3μm)，但不限于此。在一些实施例中，粗糙度Ra可为0.05μm、0.07μm、0.1μm、0.13μm、0.15μm或0.17μm，但不限于此。在一些实施例中，粗糙度Rms可为0.05μm、0.07μm、0.1μm、0.13μm、0.15μm、0.17μm、0.2μm、0.23μm、0.25μm或0.27μm，但不限于此。在一示范变化实施例中，粗糙度Ra的范围可为0.020μm到0.043μm(0.020μm≤Ra≤0.043μm)，而粗糙度Rms的范围可为0.033μm到0.079μm(0.033μm≤Rms≤0.079μm)，但不限于此。粗糙度Ra及粗糙度Rms可利用原子力显微镜(atomic force microscope，AFM)、3D光学显微镜(3D OM)或其他适合的仪器来测量。
请参考图16，图16是本发明第九示范实施例的电子装置的3D OM局部外形示意图。本示范实施例显示出另一种具有不同外形的第一衬垫108A、108B、108C。通过使用类似第八示范实施例的方法可得到粗糙度Rm和粗糙度Rms的数值，其中包括决定出由虚线框ARL所表示的面积以测量上述粗糙度。在此示范实施例中，粗糙度Ra的范围可为0.05μm到0.15μm(0.05μm≤Ra≤0.15μm)，而粗糙度Rms的范围可为0.1μm到0.2μm(0.1μm≤Rms≤0.2μm)，但不限于此。在一些实施例中，粗糙度Ra可为0.06μm、0.07μm、0.08μm、0.09μm、0.1μm、0.11μm、0.12μm、0.13μm或0.14μm，但不限于此。在一些实施例中，粗糙度Rms可为0.11μm、0.12μm、0.13μm、0.14μm、0.15μm、0.16μm、0.17μm、0.18μm或0.19μm，但不限于此。
根据本发明，在电子装置中可使用导电粒子来电性连接第一衬垫与第二衬垫，第一衬垫可具有对应于导电粒子的凹陷。导电粒子可陷入或沉入该凹陷中，增加第一衬垫与导电粒子之间的接触面积，改善第一衬垫与导电粒子之间的电性连接。凹陷可有助于使导电粒子更加稳固的固定在第一衬垫与第二衬垫之间，以接合或电连接第一衬垫与第二衬垫。本发明可根据不同需要而提供第一衬垫与第二衬垫的导电层的不同结构及/或组合。例如，可采用含氧导电材料或氧化物导电材料来形成第一衬垫的顶表面。
以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种电子装置，其特征在于，包括：
一基板；
一第一衬垫，设置在该基板上，其中该第一衬垫包括一第一导电组、一第二导电组设置在该第一导电组上、及一导电保护层设置在该第二导电组上，该第一导电组与该第二导电组重叠，且该导电保护层包含氧化物层；
一绝缘层, 设置在该第二导电组上，其中该绝缘层具有一开口暴露出一部分的该第二导电组，该导电保护层覆盖位于该开口中的该第二导电组的该部分且延伸覆盖一部分的该绝缘层；
另一绝缘层，设置在该第二导电组及该第一导电组之间，其中该另一绝缘层具有一另一开口暴露出一部分的该第一导电组，该第二导电组覆盖位于该另一开口中的该第一导电组且延伸覆盖一部分的该另一绝缘层;
一第二衬垫，与该第一衬垫相对设置；以及
一导电粒子设置在该第一衬垫和该第二衬垫之间；
其中该第一衬垫具有一凹陷，并且该导电粒子的一部分对应该凹陷，并且在俯视该电子装置的方向上，该另一开口的面积大于该开口的面积。
2.根据权利要求1所述的电子装置，其特征在于，该第一衬垫与该导电粒子重叠的部分的最大厚度大于该第一衬垫未与该导电粒子重叠的部分的最小厚度。
3.根据权利要求1所述的电子装置，其特征在于，该凹陷在一方向上的一第一宽度小于或等于该导电粒子在该方向上的一第二宽度。
4.根据权利要求3所述的电子装置，其特征在于，该第一宽度的范围为1.5微米到3.5微米。
5.根据权利要求3所述的电子装置，其特征在于，该第二宽度的范围为2微米到6微米。
6.根据权利要求3所述的电子装置，其特征在于，该第一宽度对该第二宽度的比值的范围为0.25到1。
7.根据权利要求1所述的电子装置，其特征在于，该凹陷的深度的范围为0.1微米到2.2微米。
8.根据权利要求1所述的电子装置，其特征在于，该导电粒子包括一核心和围绕该核心的一外壳，且该外壳具有不平整的表面。
9.根据权利要求1所述的电子装置，其特征在于，该第一导电组电性连接该第二导电组。
10.根据权利要求9所述的电子装置，其特征在于，该第一导电组和该第二导电组分别包括一钛层、一钼层、一铝层、一钼/铝/钼结构、一钛/铝/钛结构、一钼/铝/钛结构或一钛/铝/钼结构。
11.根据权利要求1所述的电子装置，其特征在于，该第一衬垫包括至少一金属层设置在该导电保护层下。
12.根据权利要求11所述的电子装置，其特征在于，该导电保护层与该至少一金属层电性连接。
13.根据权利要求1所述的电子装置，其特征在于，该第一衬垫的顶表面粗糙度的范围为0.01微米到 0.3微米。
14.根据权利要求1所述的电子装置，其特征在于，还包括绝缘层设置在该基板和该第一衬垫之间。
15.根据权利要求14所述的电子装置，其特征在于，该绝缘层包括一多层结构，该多层结构包括多个子绝缘层，且该多个子绝缘层中的至少一个和该多个子绝缘层中的另一个具有不同的厚度。
16.根据权利要求1所述的电子装置，其特征在于，还包括一集成电路芯片设置在该第二衬垫上并电性连接该第二衬垫。
17.一种电子装置，其特征在于，包括：
一基板；
一第一衬垫，设置在该基板上，其中该第一衬垫具有一凹陷，该凹陷具有一第一宽度，该第一衬垫包括一第一导电组、一第二导电组设置在该第一导电组上及一导电保护层设置在该第二导电组上，该第一导电组与该第二导电组重叠，且该导电保护层包含氧化物层；
一绝缘层,设置在该第二导电组上，其中该绝缘层具有一开口暴露出一部分的该第二导电组，该导电保护层覆盖位于该开口中的该第二导电组的该部分且延伸覆盖一部分的该绝缘层；
另一绝缘层，设置在该第二导电组及该第一导电组之间，其中该另一绝缘层具有一另一开口暴露出一部分的该第一导电组，该第二导电组覆盖位于该另一开口中的该第一导电组且延伸覆盖一部分的该另一绝缘层;以及
一导电粒子，设置在该基板上且不与该第一衬垫重叠，其中该导电粒子具有一第三宽度；
其中该第一宽度对该第三宽度的比值的范围为0.25 到 1，并且在俯视该电子装置的方向上，该另一开口的面积大于该开口的面积。
18.根据权利要求17所述的电子装置，其特征在于，该第三宽度的范围为2微米到6微米。
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Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3284262B2 (ja) 1996-09-05 2002-05-20 セイコーエプソン株式会社 液晶表示装置及びそれを用いた電子機器
KR100737896B1 (ko) 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
US7038327B2 (en) * 2003-11-11 2006-05-02 Au Optronics Corp. Anisotropic conductive film bonding pad
JP2006309028A (ja) * 2005-04-28 2006-11-09 Sanyo Epson Imaging Devices Corp 表示装置および表示装置の製造方法
JP2008192984A (ja) * 2007-02-07 2008-08-21 Elpida Memory Inc 半導体装置及びその製造方法
JP2008203484A (ja) 2007-02-20 2008-09-04 Epson Imaging Devices Corp 電気光学装置、フレキシブル回路基板の実装構造体及び電子機器
CN101682988A (zh) * 2007-10-31 2010-03-24 日立化成工业株式会社 电路连接材料及电路部件的连接结构
US8796691B2 (en) 2008-09-18 2014-08-05 Innolux Corporation System for displaying images and fabricating method thereof
TWI395279B (zh) * 2009-12-30 2013-05-01 Ind Tech Res Inst 微凸塊結構
JP5303489B2 (ja) * 2010-02-16 2013-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI446314B (zh) * 2010-08-19 2014-07-21 Au Optronics Corp 畫素陣列基板、導電結構以及顯示面板
US8729699B2 (en) * 2011-10-18 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structures of integrated circuits
US8922006B2 (en) * 2012-03-29 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bumps in integrated circuit devices
US9437551B2 (en) * 2014-02-13 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Concentric bump design for the alignment in die stacking
JP2015179831A (ja) * 2014-02-27 2015-10-08 デクセリアルズ株式会社 接続体、接続体の製造方法及び検査方法
US9507222B2 (en) * 2014-03-14 2016-11-29 Innolux Corporation Display device
TWI546850B (zh) 2014-11-14 2016-08-21 群創光電股份有限公司 顯示面板之製備方法
US10069041B2 (en) 2016-08-05 2018-09-04 Innolux Corporation Display apparatus and manufacturing method thereof
US10191345B2 (en) 2016-11-01 2019-01-29 Innolux Corporation Display device
JP6967371B2 (ja) 2017-05-26 2021-11-17 株式会社ジャパンディスプレイ アクティブマトリクス基板
CN109686719B (zh) 2017-10-18 2021-09-21 群创光电股份有限公司 电子装置及包含其的显示设备
KR102519126B1 (ko) * 2018-03-30 2023-04-06 삼성디스플레이 주식회사 표시 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李金桂.导电薄膜.《现代表面工程设计手册》.国防工业出版社,2000,412-413. *

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