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CN110416303A - 半导体结构及形成集成电路结构的方法 - Google Patents

半导体结构及形成集成电路结构的方法 Download PDF

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CN110416303A
CN110416303A CN201810920693.4A CN201810920693A CN110416303A CN 110416303 A CN110416303 A CN 110416303A CN 201810920693 A CN201810920693 A CN 201810920693A CN 110416303 A CN110416303 A CN 110416303A
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dielectric
gate
grid
layer
dielectric material
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许博钦
潘国华
廖忠志
林志勇
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供一种半导体结构，其包括从半导体衬底挤出的鳍式有源区域；以及设置在鳍式有源区域上的栅极堆叠件。栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极。栅极介电层包括第一介电材料。半导体结构进一步包括设置在鳍式有源区域上的第二介电材料的介电栅极。栅极介电层从栅极电极的侧壁延伸到介电栅极的侧壁。第二介电材料在组分上与第一介电材料不同。本发明实施例还提供一种形成集成电路结构的方法。

Description

半导体结构及形成集成电路结构的方法
技术领域
本发明涉及半导体领域，并且更具体地，涉及半导体结构和形成集成电路结构的方法。
背景技术
集成电路形成在半导体衬底上且包括各种器件，诸如配置并一起连接到功能电路的晶体管、二极管和/或电阻器。特别是，集成电路进一步包括场效应晶体管，诸如金属-氧化物-半导体FET(MOSFET)或互补MOSFET，其中每个包括用于控制相应的FET的沟道区域的栅极电极。当诸如MOSFET的半导体器件通过各种技术节点按比例缩小时，采用高k介电材料和金属形成栅极堆叠件。然而，在形成用于n型MOS(nMOS)晶体管和p型MOS(pMOS)晶体管的金属栅极堆叠件的方法中，在出于此目的集成工艺和材料时会出现各种问题。例如，当通过栅极替换形成金属栅极时，由于栅极介电层也形成在侧壁上而存在不充分的线端工艺窗口，从而留下很少的开口用于填充金属或金属合金。此外，金属栅极堆叠件的轮廓取决于栅极剪切(gate-cut)部件和介电栅极的布局。这影响阈值电压和饱和电流并引起器件性能的变化。因此，需要具有一种新型器件结构及其制造方法以解决以上问题同时具有提高的电路性能。
发明内容
根据本发明的一个方面，提供一种半导体结构，包括：从半导体衬底挤出的鳍式有源区域；设置在鳍式有源区域上的栅极堆叠件，其中，栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极，其中，栅极介电层包括第一介电材料；以及设置在鳍式有源区域上的第二介电材料的介电栅极，其中，栅极介电层从栅极电极的侧壁延伸到介电栅极的侧壁，以及第二介电材料在组分上与第一介电材料不同。
根据本发明的另一方面，提供一种半导体结构，包括：从半导体衬底挤出的鳍式有源区域；设置在鳍式有源区域上的栅极堆叠件，其中，栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极；以及设置在鳍式有源区域上的第一介电材料的介电栅极，其中，栅极介电层包括在组分上与第一介电材料不同的第二介电材料，以及栅极介电层设置在栅极电极的第一侧壁上且远离栅极电极的第二侧壁。
根据本发明的另一方面，提供一种形成集成电路结构的方法，方法包括：在半导体衬底上形成多个鳍式有源区域；在鳍式有源区域上形成伪栅极堆叠件；在伪栅极堆叠件之间的间隙中形成层间介电(ILD)层；去除伪栅极堆叠件以在ILD层中形成第一沟槽；通过沉积第一介电材料的栅极介电层填充第一沟槽，以及在栅极介电层上沉积导电材料层，从而形成高k 金属栅极堆叠件；对导电材料层实施第一图案化工艺以形成第二沟槽；使用在组分上与第一介电材料不同的第二介电材料填充第二沟槽；对导电材料层实施第二图案化工艺以形成第三沟槽；以及使用在组分上与第一介电材料和第二介电材料不同的第三介电材料填充第三沟槽。
附图说明
当阅读附图时从以下详细说明将更好地理解本公开的一些方面。需要强调的是，根据本工业中的标准实践，各个附图未按照比例绘制。事实上，出于简洁讨论的目的，各个附图的尺寸可任意增大或减小。
图1是在一些实施例中制造根据本公开的各个方面构造的具有多鳍结构的半导体结构的方法的流程图。
图2是根据一些实施例构造的在制造阶段的半导体结构的截面图。
图3A是根据一些实施例构造的在随后的制造阶段的图2的半导体结构的俯视图。
图3B是根据一些实施例构造的沿虚线AA’截取的图3A的半导体结构的截面图。
图4A、5A、6A、7A、8A、9A、10A和11A是根据一些实施例构造的各个制造阶段的半导体结构的俯视图。
图4B、5B、6B、7B、8B、9B、10B和11B是根据一些实施例构造的在相应的制造阶段的沿虚线AA’截取的半导体结构的截面图。
图4C、5C、6C、7C、8C、9C、10C和11C是根据一些实施例构造的在相应的制造阶段的沿虚线BB’截取的半导体结构的截面图。
图12A和图13A是根据其他实施例构造的在各个制造阶段的半导体结构的俯视图。
图12B和图13B是根据其他实施例构造的在相应的制造阶段的沿虚线 AA’截取的半导体结构的截面图。
图12C和图13C是根据其他实施例构造的在相应的制造阶段的沿虚线 BB’截取的半导体结构的截面图。
图14是根据一些实施例构造的半导体结构的俯视图。
图15是根据其他实施例构造的半导体结构的俯视图。
图16是根据一些实施例构造的半导体结构的俯视图。
图17是根据其他实施例构造的半导体结构的俯视图。
具体实施方式
应理解，以下公开提供了许多不同实施例或示例，用于实施各个实施例的不同特征。以下描述了部件和装置的具体示例以简化本公开。当然，这些仅仅是示例并不意在限制。此外，本公开在各个示例中会重复参考标号和/或字母。这种重复是出于简洁明了的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，空间相对术语，诸如“下面”、“下方”、“下”、“上面”、“上”等在本文中可用于易于描述，以描述如附图所示的一个元件或部件相对于另一元件(或多个元件)或部件(或多个部件)的关系。该空间相对术语意在涵盖除了附图中描绘的定向之外在使用或操作中的器件的不同定向。例如，如果在附图中器件翻转，则描述为位于其他元件“下方”或“下面”的元件将定向在另一元件或部件的“上面”。因此，示例性术语“下方”可涵盖上方和下方的定向。装置可以其他方式定向(旋转90度或以其他方向)且本文使用的空间相对描述可同样地相应解释。
本公开提供形成在半导体衬底上的半导体结构的各个实施例。半导体结构包括各种器件，诸如场效应晶体管(FET)，FET具有金属栅极堆叠件，金属栅极堆叠件具有高k介电材料的栅极介电层和金属或金属合金的栅极电极。半导体结构进一步包括介电栅极和栅极剪切部件，其与金属栅极堆叠件集成。半导体结构通过公开的方法形成并具有增大的工艺窗口和提高的器件性能。
图1是用于制造根据一些实施例构造的具有鳍式晶体管和金属栅极堆叠件的半导体结构的方法100的流程图。图2至图17是在各个制造阶段的半导体结构200的俯视图或截面图。半导体结构200及其制造方法100以下参考图1至图17共同描述。
参考图2，方法100开始于方框102，提供半导体衬底202。半导体衬底202包括硅。在一些其他实施例中，衬底202包括锗、硅锗或其他合适的半导体材料。衬底202可替代地由一些其他合适的基本半导体，诸如金刚石或锗；合适的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如硅锗碳化物、镓砷磷或镓铟磷制成。
半导体衬底202还包括各种掺杂区域，诸如n阱和p阱。在一个实施例中，半导体衬底202包括外延(或epi)半导体层。在另一个实施例中，半导体衬底202包括通过诸如称作注氧隔离(SIMOX)的技术等的合适技术形成的用于隔离的埋入介电材料层。在一些实施例中，衬底202可为绝缘体上半导体，诸如绝缘体上硅(SOI)。
继续参考图2，方法100进行到操作104，在半导体衬底202上形成浅沟槽隔离(STI)部件204。在一些实施例中，通过蚀刻形成沟槽，用介电材料填充沟槽以及抛光以去除多余介电材料并且平坦化顶部表面来形成 STI部件204。穿过软掩膜或硬掩膜的开口对半导体衬底202实施一个或多个蚀刻工艺，其中开口通过光刻图案化和蚀刻形成。下文根据一些实施例进一步描述STI部件204的形成。
在当前示例中，硬掩膜沉积在衬底202上并通过光刻工艺图案化。硬掩膜层包括电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物，并且在示例性实施例中，硬掩膜层包括二氧化硅膜和氮化硅膜。可通过热生长、原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)或其他合适的沉积工艺形成硬掩膜层。
用于限定鳍结构的光刻胶层(或抗蚀剂)可形成在硬掩膜层上。示例性抗蚀剂层包括感光材料，当暴露至光时，诸如紫外(UV)光、深UV(DUV) 光或极端UV(EUV)光，感光材料使抗蚀剂层经历适当的转变。该适当的转变可用于通过提及的显影工艺选择性地去除抗蚀剂层的暴露或未暴露部分。用于形成图案化蚀刻剂层的此步骤还称作片的蚀刻法。
在一个实施例中，通过光刻工艺图案化抗蚀剂层以留下设置在半导体结构200上方的光刻胶材料的部分。在图案化抗蚀剂之后，对半导体结构 200实施蚀刻工艺以打开硬掩膜层，从而将抗蚀剂层的图案转移到硬掩膜层。在图案化硬掩膜层之后可去除剩余的抗蚀剂层。示例性光刻工艺包括旋转涂布抗蚀剂层、软烘抗蚀剂层、掩膜对准、暴露、暴露后烘干、显影抗蚀剂层、清洗以及干燥(例如，硬烘)。替代地，可通过诸如无掩膜光刻、电子束写入以及离子束写入的其他方法实施、补充或替代光刻工艺。图案化硬掩膜层的蚀刻工艺可包括湿法蚀刻、干法蚀刻或其组合。蚀刻工艺可包括多个蚀刻步骤。例如，可通过稀释的氟化氢溶液蚀刻硬掩膜层中的二氧化硅层，且可通过磷酸溶液蚀刻硬掩膜层中的氮化硅层。
蚀刻工艺之后蚀刻衬底102的未被图案化的硬掩膜层覆盖的部分。在蚀刻工艺期间图案化的硬掩膜层用作蚀刻掩膜以图案化衬底202。蚀刻工艺可包括任意合适的蚀刻技术，诸如干法蚀刻、湿法蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))。在一些实施例中，蚀刻工艺包括通过不同的蚀刻化学制品的多个蚀刻步骤，其中蚀刻化学制品设计成蚀刻衬底以形成具有用于提高器件性能和图案密度的特定沟槽轮廓的沟槽。在一些示例中，可使用氟基蚀刻剂通过干法蚀刻工艺蚀刻衬底的半导体材料。特别地，应用于衬底的蚀刻工艺受到控制以使衬底202被部分蚀刻。这可通过控制蚀刻时间或通过控制其他蚀刻参数实现。在蚀刻工艺之后，在衬底 102上限定有源区域206。
在沟槽中填充一种或多种介电材料以形成STI部件204。合适的填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、氟化硅玻璃(FSG)、低K介电材料和/或其组合。在各个示例性实施例中，使用 HDP-CVD工艺、负压CVD(SACVD)工艺、高纵横比工艺(HARP)、可流动CVD(FCVD)和/或旋涂工艺沉积介电材料。
沉积介电材料之后可进行化学机械抛光/平坦化(CMP)工艺以去除多余的介电材料并平坦化半导体结构的顶部表面。CMP工艺可使用硬掩膜层作为抛光停止层以防止抛光半导体层202。在这种情况下，CMP工艺完全去除硬掩膜。硬掩膜可替代地由蚀刻工艺去除。然而在其他实施例中，在 CMP工艺之后保留硬掩膜层的一些部分。
参考图3A和图3B，方法100进行到操作106，形成具有多个鳍式有源区域(或鳍式部件)的鳍式结构206。图3A和图3B分别是沿着半导体结构200的虚线AA’截取的俯视图和截面图。操作106包括凹陷STI部件 204以使鳍式有源区域206从STI部件204上方挤出。凹陷工艺利用一个或多个蚀刻步骤(诸如干法蚀刻、湿法蚀刻或其组合)选择性地回蚀(etch back)STI部件204。例如，当STI部件204是二氧化硅时可使用利用氢氟酸的湿法蚀刻工艺来蚀刻。示例性的鳍式有源区域206沿第一方向(X方向)彼此间隔开。鳍式有源区域206具有纵长形状且沿着正交于X方向的第二方向(Y方向)定向。在替代实施例中，使用诸如硅和硅锗的一种或多种半导体材料通过外延生长形成鳍式有源区域206。在其他实施例中，通过蚀刻以凹陷STI部件204以及在有源区域上选择性地外延生长半导体材料二者的组合来形成鳍式有源区域206。
各种掺杂工艺可应用至半导体区域以形成各种掺杂阱，诸如在目前阶段或在操作106之前的n阱和p阱。可通过相应的离子注入在半导体衬底中形成各种掺杂阱。
参考图4A、图4B和图4C，方法100进行到操作108，在鳍式有源区域206上形成伪栅极堆叠件208。图4A是俯视图；图4B是沿虚线AA’截取的截面图；以及图4C是沿半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。一些特征被略过以出于简洁目的。例如，图 4A至图4C中未示出衬底102；在图4A中未示出STI部件204。在当前实施例中，栅极堆叠件208包括如图4C中例示的五个示例性栅极堆叠件。伪栅极堆叠件208具有纵长形状且沿X方向定向。每个伪栅极堆叠件208设置在一个或多个鳍式有源区域206上方。
伪栅极堆叠件208中的每个可包括栅极介电层和位于栅极介电层上方的栅极电极。栅极介电层包括介电材料，诸如二氧化硅，且栅极电极包括导电材料，诸如多晶硅。伪栅极堆叠件208的形成包括沉积栅极材料(在当前示例中包括形成二氧化硅和多晶硅)；以及通过光刻工艺和蚀刻图案化栅极材料。硬掩膜层210可形成在栅极材料上且在形成伪栅极堆叠件期间用作蚀刻掩膜。硬掩膜层210可包括任意合适的材料，诸如二氧化硅、氮化硅、碳化硅、氧氮化硅、其他合适的材料和/或其组合。在一个实施例中，硬掩膜层210包括多个膜，诸如二氧化硅和氮化硅。在一些实施例中，形成栅极堆叠件的图案化工艺包括通过光刻工艺形成图案化抗蚀剂层；使用图案化的抗蚀剂层用作蚀刻掩膜来蚀刻硬掩膜层；以及使用图案化的硬掩膜层用作蚀刻掩膜来蚀刻栅极材料以形成栅极堆叠件208。
一个或多个栅极间隔件(未示出)形成在伪栅极堆叠件208的侧壁上。栅极间隔件可用于补偿随后形成的源极/漏极部件且可用于设计或修改源极/漏极结构轮廓。栅极间隔件可包括任意合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的介电材料和/或其组合。栅极间隔件210可具有多个膜，诸如两个膜(二氧化硅膜和氮化硅膜)或三个膜(二氧化硅膜；氮化硅膜；以及二氧化硅膜)。栅极间隔件的形成包括沉积和各向异性蚀刻，诸如干法蚀刻。
伪栅极堆叠件208构造在鳍式有源区域上用于各种场效应晶体管 (FET)，因此也称作FinFET。这些伪栅极堆叠件208在之后的制造阶段将被金属栅极取代。场效应晶体管包括集成在一起的n型晶体管和p型晶体管。在一些实施例中，这些场效应晶体管构造成形成逻辑栅极，诸如NOR 逻辑栅极、NAND逻辑栅极；存储器件，诸如一个或多个静态随机存取存储器(SRAM)单元；其他器件，诸如I/O器件；或其组合。
方法100可进行至操作110，形成相应的FinFET的各个源极和漏极(未示出)。源极和漏极可包括轻掺杂漏极(LDD)部件和重掺杂源极和漏极(S/D)。例如，每个场效应晶体管包括形成在相应的鳍式有源区域上且通过相应的伪栅极堆叠件208插入的源极和漏极。沟道形成在鳍式有源区域中的在相应的栅极堆叠件下面且跨越源极和漏极之间的部分中。
可通过选择性的外延生长形成突出的源极/漏极用于具有提高的载流子迁移率和器件性能的应变效应。伪栅极堆叠件208和栅极间隔件将源极/ 漏极约束至源极/漏极区域。在一些实施例中，通过一个或多个外延工艺形成源极/漏极，由此Si部件、SiGe部件、SiC部件和/或其他合适的部件在结晶阶段中在鳍式有源区域上生长。替代地，应用蚀刻工艺以在外延生长之前凹陷源极/漏极区域。合适的外延工艺包括CVD沉积技术，例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD)、分子束外延和/或其他合适的工艺。外延工艺可使用气态和/或液态先驱液，其与鳍式有源区域206 的组分相互作用。
源极和漏极在外延工艺期间可通过引入掺杂物质进行原位掺杂，其中掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和 /或包括以上组合的其他合适的掺杂剂。如果源极和漏极未进行原位掺杂，则可实施注入工艺(即，接合注入工艺)将相应的掺杂剂引入源极和漏极中。在示例性实施例中，nFET中的源极和漏极包括掺杂磷的SiC或Si，而 pTET中的源极和漏极包括掺杂硼的Ge或SiGe。在一些其他实施例中，凸起的源极和漏极包括多余一个的半导体材料层。例如，硅锗层外延生长在源极和漏极区域内的衬底上，且硅层外延生长在硅锗层上。之后可实施一个或多个退火工艺以激活源极和漏极。合适的退火工艺包括快速热退火 (RTA)、激光退火工艺、其他合适的退火技术或其组合。
参考图5A、图5B和图5C，方法100进行至操作112，在鳍式有源区域206和伪栅极堆叠件208上形成层间介电层212。图5A是俯视图；图5B 是沿虚线AA’截取的截面图；以及图5C是沿着半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。
ILD212围绕伪栅极堆叠件208以允许伪栅极堆叠件208被去除且替代栅极形成在所得腔(还称为栅极沟槽)中。ILD层212还可为电连接半导体结构200的各个器件的电互连结构的一部分。在这样的实施例中，ILD 层212充当支撑和隔离导电迹线的绝缘体。ILD层212可包括任意合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、其他合适的介电材料或其组合。在一些实施例中，ILD层212的形成包括沉积和 CMP以提供平坦化顶部表面。在该阶段可通过诸如CMP或附加的蚀刻工艺去除硬掩膜210。
参考图6A、图6B和图6C，方法100进行到操作114，去除伪栅极堆叠件208，导致ILD层212中的栅极沟槽214。图6A是俯视图；图6B是沿虚线AA’截取的截面图；以及图6C是沿着半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。在一些实施例中，通过诸如湿法蚀刻的蚀刻工艺去除栅极堆叠件208，以选择性地去除栅极堆叠件 208。如果存在更多材料的话，蚀刻工艺可包括多个蚀刻步骤以去除伪栅极。
参考图7A、图7B和图7C，方法100进行到操作116，在栅极沟槽214 中形成栅极堆叠件(或栅极)216。图7A是俯视图；图7B是沿着虚线AA’截取的截面图；以及图7C是沿着半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。在操作116中，栅极堆叠件216由高k电介质和金属形成，因此也称为高k金属栅极堆叠件216。栅极堆叠件216 通过合适的步骤形成在栅极沟槽214中，诸如包括沉积和CMP的步骤。栅极材料，诸如高k介电材料和金属，沉积在栅极沟槽214中；以及实施CMP 工艺以抛光并移除ILD层212的顶部表面上方的多余栅极材料。
栅极堆叠件216在鳍式有源区域206的沟道区域上面形成在衬底202 上。栅极堆叠件216中的每个包括栅极介电层218和设置在栅极介电层218 上的栅极电极220。在当前实施例中，栅极介电层218包括高k介电材料，且栅极电极220包括金属或金属合金。在一些示例中，栅极介电层和栅极电极中的每个可包括多个子层。高k介电材料可包括金属氧化物、金属氮化物，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、 BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、 (Ba,Sr)TiO3(BST)、Al2O3或其他合适的介电材料，诸如Si3N4、氮氧化物 (SiON)。
在一些实施例中，栅极介电层218形成在每个栅极沟槽的底部表面和侧壁上且为U形。栅极介电层218可进一步包括夹在高k介电材料和鳍式有源区域206之间的界面层。界面层可包括二氧化硅、氮化硅、氮氧化硅和/或其他合适的材料。界面层通过合适的方法沉积，诸如ALD、CVD、臭氧氧化等。高k介电层通过合适的技术沉积在界面层上(如果存在界面层的话)，其中合适的技术诸如ALD、CVD、金属-有机CVD(MOCVD)、 PVD、热氧化、以上技术的组合和/或其他合适的技术。
栅极电极220可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、 Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何其他合适的导电材料。在一些实施例中，不同的金属材料用于具有相应的功函数(work function) 的nFET和pFET器件。栅极电极220可包括多种导电材料。在一些实施例中，栅极电极220包括封盖层、第一阻挡层、功函数金属层、第二阻挡层和填充金属层。在其他实施例中，封盖层包括氮化钛、氮化钽或其他合适的材料，其通过诸如ALD的合适的沉积工艺形成。第一阻挡层和第二阻挡层中的每个包括氮化钛、氮化钽或其他合适的材料，其通过诸如ALD的合适的沉积工艺形成。在一些示例中，可不存在阻挡层或者在栅极电极中仅存在阻挡层中的一个。功函数金属层包括具有适当功函数的金属或金属合金的导电层，以使相应的FET提高用于其器件性能。功函数(WF)金属层对于pFET和nFET不同，其分别称作n型WF金属和p型WF金属。 WF金属的选择取决于形成在有源区域上的FET。例如，半导体结构200 包括用于nFET的第一有源区域和用于pFET的第二有源区域，并且相应地， n型WF金属和p型WF金属分别形成在相应的栅极堆叠件中。特别地，n 型WF金属是具有使得相关nFET的阈值电压减小的第一功函数的金属。n 型WF金属接近硅传导频带能量(Ec)或更低的功函数，呈现更容易的电广逃逸。例如，n型WF金属具有约4.2eV或更少的功函数。P型WF金属是具有使得相关的pFET的阈值电压减小的第二功函数的金属。P型WF金属接近硅价频带能量(Ev)或更高的功函数，呈现到原子核的强电子结合能。例如，p型功函数金属具有约5.2eV或更高的WF。在一些实施例中， n型WF金属包括钽(Ta)。在其他实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，n型金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。n型WF金属可包括各种金属基膜作为用于优化器件性能和工艺兼容性的堆叠件。在一些实施例中，p 型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p型金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAL)或它们的组合。P型 WF金属可包括各种金属基膜作为用于优化器件性能和工艺兼容性的堆叠件。功函数金属通过诸如PVD的合适的工艺沉积。在各个实施例中，填充金属层包括铝、钨或其他合适的金属。填充金属层通过合适的工艺沉积，诸如PVD或电镀。
之后，栅极切割部件和介电栅极形成在衬底上，如下所述。
参照图8A、图8B和图8C，方法100进行到操作118，对栅极堆叠件 216实施栅极切割工艺。图8A为俯视图；图8B为沿虚线AA’截取的截面图；以及图8C为沿着半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。出于制造考虑，诸如为提高栅极堆叠件216的图案化质量和特性，栅极堆叠件216形成为长几何结构，然后根据IC设计布局切割成段。操作118包括通过包括光刻图案化和蚀刻的工艺图案化栅极堆叠件216。在当前实施例中，操作118包括在衬底202上形成具有限定栅极堆叠件216的待切割的区域的开口224的图案化硬掩膜222；然后使用硬掩膜222作为蚀刻掩膜通过硬掩膜222的开口224对栅极堆叠件216实施蚀刻工艺。操作118在栅极堆叠件216中形成栅极切割开口226。硬掩膜222可使用任意合适的材料，诸如二氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过沉积硬掩膜；通过光刻形成图案化抗蚀剂层，以及在图案化抗蚀剂层的开口内蚀刻硬掩膜来形成硬掩膜222。应用于栅极堆叠件216的蚀刻工艺可包括使用针对各个栅极材料的蚀刻剂的多个蚀刻步骤，并且可包括湿法蚀刻、干法蚀刻或它们的组合。
参考图9A、图9B和图9C，方法100进行到操作120，在栅极切割开口226中填充介电材料，从而在栅极切割开口226中形成栅极切割介电部件230。图9A是俯视图；图9B是沿虚线AA’截取的截面图；以及图9C 是沿着半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。在当前实施例中，栅极切割部件230的形成包括沉积，并且可进一步包括在沉积之后的CMP工艺。沉积工艺可使用合适的沉积技术，诸如 CVD、可流动化学汽相沉积(FCVD)、高密度等离子体CVD(HDPCVD)、其他合适的技术或它们的组合，沉积任意合适的介电材料。在形成栅极切割部件230之后，沉积的介电材料可包括保留在栅极堆叠件216和栅极切割部件230上的顶层232。该顶层232可用作随后工艺的硬掩膜。在替代实施例中，在CMP工艺之后，平坦化沉积的介电材料以与栅极堆叠件216 共面；然后在半导体结构200的顶部表面上沉积硬掩膜232。
参照图10A、图10B和图10C，方法100进行到操作122，去除栅极堆叠件216的一些部分以形成沟槽234。图10A是俯视图；图10B是沿着虚线AA’截取的截面图；以及图10C是沿着半导体结构200的虚线BB’截取的截面图，以上部分根据一些实施例构造。在操作122中，栅极堆叠件 216的一些部分被去除且将被介电栅极取代。操作122包括通过光刻工艺和蚀刻图案化硬掩膜232以形成具有开口236的图案化的硬掩膜；以及蚀刻去除栅极堆叠件216的位于开口236内的部分，得到沟槽234。在图10C 中例示的一些实施例中，操作122仅选择性地去除栅极电极220的位于开口236内的材料，栅极介电层218在操作122之后保留在沟槽234内。之后，可诸如通过蚀刻去除硬掩膜232。
参考图11A、图11B和图11C，方法100进行到操作124，用介电材料238填充沟槽234以形成介电栅极240。图11A是俯视图；图11B是沿着虚线AA’截取的截面图；以及图11C是沿着半导体结构200的虚线BB’截取的截面图，以上部分参考一些实施例构造。在操作124中，介电栅极 240形成为替代栅极堆叠件216的一些部分。介电栅极240为用于提供隔离的介电部件。操作124包括沉积且可进一步包括CMP工艺。沉积可包括任意合适的沉积技术，诸如CVD、FCVD、HDPCVD或它们的组合。出于各种考虑，诸如蚀刻选择性，介电栅极240在组分上与栅极切割部件230 不同。出于类似的考虑，诸如蚀刻选择性，栅极切割部件230和介电栅极240在组分上均不同于栅极介电层218。
如上所述，栅极介电层218包括高k介电材料，或替代地包括二氧化硅层间层和层间层上的高k介电材料。在一些实施例中，栅极切割部件230 和介电栅极240中的每个可包括二氧化硅、氮化硅、氮氧化硅或它们的组合但具有不同组分。例如，栅极切割部件230为二氧化硅且介电栅极240 为氮氧化硅。栅极切割部件230和介电栅极240可具有多层结构。例如，栅极切割部件230包括二氧化硅层和位于二氧化硅层上方的氮化硅层，而介电栅极240包括氮化硅层和位于氮化硅层上方的二氧化硅层。
因此形成的半导体结构200具有一个或多个介电栅极240，介电栅极 240在侧壁上具有栅极介电层218，如图11C中所示且进一步在图14中例示。图14是部分参考一些实施例构造的半导体结构200的俯视图。仅例示了鳍式有源区域和栅极结构。栅极介电层218形成在栅极电极220的侧壁上，且形成在栅极切割部件230的侧壁以及介电栅极240的侧壁上。此外，栅极电极220和栅极切割部件230之间的界面无栅极介电层218，这导致栅极电极220的增大的尺寸和提高的器件性能。在当前实施例中，在图14 的中央位置中栅极电极220被栅极切割部件230插入，栅极切割部件230 进一步被介电栅极240插入。以上所有部件对齐以形成被栅极介电层218 完全包围的连续结构。
在其他实施例中，操作122去除沟槽234内的栅极介电层218和栅极电极220，如图12A、图12B和图12C中例示。在通过操作124用介电材料238填充沟槽234之后，如图13A、图13B和图13C所示，形成介电栅极240。因此形成的介电栅极240具有不同于图11C的结构。在图13C中，在介电栅极240的外侧壁上不存在栅极介电层218，且介电栅极240从外侧壁直接接触ILD层212。
此外，如果操作118去除沟槽226内的栅极介电层218和栅极电极220，则栅极切割部件230在外侧壁上也没有栅极介电层218。因此形成的半导体结构200在图15中进一步例示。图15是部分根据一些实施例构造的半导体结构200的俯视图。仅例示了鳍式有源区域和栅极结构。栅极介电层 218形成在栅极电极220的侧壁上，但是介电栅极240和栅极切割部件230 在相应外侧壁上没有栅极介电层218。此外，栅极电极220和栅极切割部件230之间的界面没有栅极介电层218，这导致栅极电极220的增大的尺寸和提高的器件性能。在当前实施例中，在图15的中央位置栅极电极220 被栅极切割部件230插入，栅极切割部件230进一步被介电栅极240插入。以上所有部件对齐以形成连续结构，并且栅极电极220被相应外侧壁上的栅极介电层218保护。相应地，栅极切割部件230和介电栅极240沿Y方向比栅极电极220跨越更大的尺寸。
以上根据各个实施例共同描述了半导体结构200及其制造方法100。在本公开的范围内存在改变和替代。例如，栅极切割部件230和介电栅极 240的形成可具有不同的顺序。例如，形成介电栅极240，之后形成栅极切割部件230。然而，二者都在形成栅极堆叠件216之后形成。在这种情况下，在操作118和120之前但在操作114和116之后实施操作122和124。在另一实施例中，栅极切割部件230和介电栅极240通过共同工艺同时形成，诸如通过降低的制造成本图案化以限定用于介电栅极240和栅极切割部件230二者的开口。以上都进一步在下文中描述。
在图16中例示的一个实施例中，使用具有开口224(诸如图8A所示的操作118中的硬掩膜开口224)的掩膜图案通过第一光刻工艺形成栅极切割部件230，以及使用具有开口236(诸如图10A所示的操作122中的硬掩膜开口236)的掩膜图案通过第二光刻工艺形成介电栅极240。
在图17所示的替代实施例中，栅极切割部件和介电栅极由具有开口 246的单一掩膜图案共同限定且由单一光刻工艺限定。因此，在包括光刻图案化、蚀刻和沉积的单一工艺中同时形成栅极切割部件和介电栅极。相应地，栅极切割部件和介电栅极包括相同的组分且在图17中共同参考标号 248。
本公开提供根据各个实施例的半导体结构200及其制造方法100。该方法在形成高k金属栅极堆叠件216之后形成栅极切割部件230和介电栅极240。在各个实施例中可存在各种优势。通过利用公开的方法，栅极电极220和栅极切割部件230(或介电栅极240)之间的界面无栅极介电层 218，这导致栅极电极220的增大的尺寸和提高的器件性能。介电栅极240的形成和栅极切割部件230的形成均为具有更好的对齐和提高的器件性能的自对准工艺。
因此，本公开提供一种根据一些实施例的半导体结构。该半导体结构包括从半导体衬底挤出的鳍式有源区域；以及设置在鳍式有源区域上的栅极堆叠件。栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极。栅极介电层包括第一介电材料。半导体结构进一步包括设置在鳍式有源区域上的第二介电材料的介电栅极。栅极介电层从栅极电极的侧壁延伸到介电栅极的侧壁。第二介电材料在组分上与第一介电材料不同。
本公开提供一种根据其他实施例的半导体结构。该半导体结构包括从半导体衬底挤出的鳍式有源区域；设置在鳍式有源区域上的栅极堆叠件，其中，栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极；以及设置在鳍式有源区域上的第一介电材料的介电栅极。栅极介电层包括在组分上与第一介电材料不同的第二介电材料。栅极介电层设置在栅极电极的第一侧壁上且远离栅极电极的第二侧壁。
本公开还提供一种根据一些实施例形成集成电路结构的方法。该方法包括在半导体衬底上形成多个鳍式有源区域；在鳍式有源区域上形成伪栅极堆叠件；在伪栅极堆叠件之间的间隙中形成层间介电(ILD)层；去除伪栅极堆叠件以在ILD层中形成第一沟槽；通过沉积第一介电材料的栅极介电层填充第一沟槽以及在栅极介电层上沉积导电材料层，从而形成高k金属栅极堆叠件；对导电材料层实施第一平坦化工艺以形成第二沟槽；使用在组分上与第一介电材料不同的第二介电材料填充第二沟槽；对导电材料层实施第二图案化工艺以形成第三沟槽；以及使用在组分上与第一介电材料和第二介电材料不同的第三介电材料填充第三沟槽。
根据本发明的一个方面，提供一种半导体结构，包括：从半导体衬底挤出的鳍式有源区域；设置在鳍式有源区域上的栅极堆叠件，其中，栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极，其中，栅极介电层包括第一介电材料；以及设置在鳍式有源区域上的第二介电材料的介电栅极，其中，栅极介电层从栅极电极的侧壁延伸到介电栅极的侧壁，以及第二介电材料在组分上与第一介电材料不同。
根据本发明的一个实施例，半导体结构进一步包括插在栅极电极和介电栅极之间的第三介电材料的栅极切割部件，其中，第三介电材料在组分上与第一介电材料和第二介电材料中的至少一者不同。
根据本发明的一个实施例，栅极介电层设置在栅极切割部件的侧壁上。
根据本发明的一个实施例，栅极电极和栅极切割部件之间的界面没有栅极介电层。
根据本发明的一个实施例，栅极切割部件与介电栅极和栅极电极大致对齐，其中，栅极切割部件在第一端接触栅极电极且在与第一端相对的第二端接触介电栅极。
根据本发明的一个实施例，栅极介电层是从栅极电极的侧壁延伸、通过栅极切割部件的侧壁并延伸到介电栅极的侧壁的连续部件。
根据本发明的一个实施例，栅极电极包括金属，且栅极介电层包括高 k介电材料。
根据本发明的另一方面，提供一种半导体结构，包括：从半导体衬底挤出的鳍式有源区域；设置在鳍式有源区域上的栅极堆叠件，其中，栅极堆叠件包括栅极介电层和设置在栅极介电层上的栅极电极；以及设置在鳍式有源区域上的第一介电材料的介电栅极，其中，栅极介电层包括在组分上与第一介电材料不同的第二介电材料，以及栅极介电层设置在栅极电极的第一侧壁上且远离栅极电极的第二侧壁。
根据本发明的一个实施例，介电栅极的所有侧壁具有栅极介电层。
根据本发明的一个实施例，半导体结构进一步包括插在栅极电极和介电栅极之间的第三介电材料的栅极切割部件，其中，第三介电材料在组分上与第一介电材料和第二介电材料中的至少一个不同。
根据本发明的一个实施例，栅极电极直接接触栅极切割部件。
根据本发明的一个实施例，栅极介电层包括高k介电材料，且栅极电极包括金属。
根据本发明的一个实施例，第一介电材料包括二氧化硅，且第三介电材料包括氮化硅。
根据本发明的一个实施例，半导体结构进一步包括形成在半导体衬底上并接触介电栅极的浅沟槽隔离(STI)部件。
根据本发明的另一方面，提供一种形成集成电路结构的方法，方法包括：在半导体衬底上形成多个鳍式有源区域；在鳍式有源区域上形成伪栅极堆叠件；在伪栅极堆叠件之间的间隙中形成层间介电(ILD)层；去除伪栅极堆叠件以在ILD层中形成第一沟槽；通过沉积第一介电材料的栅极介电层填充第一沟槽，以及在栅极介电层上沉积导电材料层，从而形成高k 金属栅极堆叠件；对导电材料层实施第一图案化工艺以形成第二沟槽；使用在组分上与第一介电材料不同的第二介电材料填充第二沟槽；对导电材料层实施第二图案化工艺以形成第三沟槽；以及使用在组分上与第一介电材料和第二介电材料不同的第三介电材料填充第三沟槽。
根据本发明的一个实施例，在填充第一沟槽以形成高k金属栅极堆叠件之后执行对导电材料层实施第一图案化工艺。
根据本发明的一个实施例，第一介电材料的栅极介电层的沉积包括沉积高k介电材料层；以及导电材料层的沉积包括沉积金属和金属合金中的一者。
根据本发明的一个实施例，导电材料层的沉积进一步包括沉积封盖层；在封盖层上方沉积功函数金属层；以及在功函数金属层上方沉积块状含金属层，其中，对导电材料层实施第一图案化工艺包括图案化封盖层、功函数金属层和块状含金属层，使得第一介电层在第二沟槽内暴露。
根据本发明的一个实施例，方法进一步包括：在对导电材料层实施第一图案化工艺以形成第二沟槽之前，对栅极介电层和导电材料层实施第一化学机械抛光(CMP)工艺；在用第二介电材料填充第二沟槽之后，对第二介电材料实施第二CMP工艺；以及在用第三介电材料填充第三沟槽之后，对第三介电材料实施第三CMP工艺。
根据本发明的一个实施例，对导电材料层实施第一图案化工艺以形成第二沟槽进一步包括蚀刻在第二沟槽内暴露的栅极介电层；以及对导电材料层实施第二图案化工艺以形成第三沟槽进一步包括蚀刻在第三沟槽内暴露的栅极介电层。
以上内容已经概括了若干实施例的特征。本领域中的技术人员应当领会，其可容易地将本公开用作设计或修改用于执行相同目的和/或实现本文介绍的实施例的相同优势的其他工艺和结构的基础。本领域中的技术人员还应意识到，这种等同构造不背离本公开的精神和范围，并且它们能够进行各种改变、替代和更改而不背离本公开的精神和范围。

Claims (10)

1.一种半导体结构，包括：
从半导体衬底挤出的鳍式有源区域；
设置在所述鳍式有源区域上的栅极堆叠件，其中，所述栅极堆叠件包括栅极介电层和设置在所述栅极介电层上的栅极电极，其中，所述栅极介电层包括第一介电材料；以及
设置在所述鳍式有源区域上的第二介电材料的介电栅极，其中，
所述栅极介电层从所述栅极电极的侧壁延伸到所述介电栅极的侧壁，以及
所述第二介电材料在组分上与所述第一介电材料不同。
2.根据权利要求1所述的半导体结构，进一步包括插在所述栅极电极和所述介电栅极之间的第三介电材料的栅极切割部件，其中，所述第三介电材料在组分上与所述第一介电材料和所述第二介电材料中的至少一者不同。
3.根据权利要求2所述的半导体结构，其中，所述栅极介电层设置在所述栅极切割部件的侧壁上。
4.根据权利要求2所述的半导体结构，其中，所述栅极电极和所述栅极切割部件之间的界面没有所述栅极介电层。
5.根据权利要求3所述的半导体结构，其中，所述栅极切割部件与所述介电栅极和所述栅极电极大致对齐，其中，所述栅极切割部件在第一端接触所述栅极电极且在与所述第一端相对的第二端接触所述介电栅极。
6.根据权利要求5所述的半导体结构，其中，所述栅极介电层是从所述栅极电极的所述侧壁延伸、通过所述栅极切割部件的所述侧壁并延伸到所述介电栅极的所述侧壁的连续部件。
7.根据权利要求1所述的半导体结构，其中，所述栅极电极包括金属，且所述栅极介电层包括高k介电材料。
8.一种半导体结构，包括：
从半导体衬底挤出的鳍式有源区域；
设置在所述鳍式有源区域上的栅极堆叠件，其中，所述栅极堆叠件包括栅极介电层和设置在所述栅极介电层上的栅极电极；以及
设置在所述鳍式有源区域上的第一介电材料的介电栅极，其中，
所述栅极介电层包括在组分上与所述第一介电材料不同的第二介电材料，以及
所述栅极介电层设置在所述栅极电极的第一侧壁上且远离所述栅极电极的第二侧壁。
9.根据权利要求8所述的半导体结构，其中，所述介电栅极的所有侧壁具有所述栅极介电层。
10.一种形成集成电路结构的方法，所述方法包括：
在半导体衬底上形成多个鳍式有源区域；
在所述鳍式有源区域上形成伪栅极堆叠件；
在所述伪栅极堆叠件之间的间隙中形成层间介电(ILD)层；
去除所述伪栅极堆叠件以在所述层间介电层中形成第一沟槽；
通过沉积第一介电材料的栅极介电层填充所述第一沟槽，以及在所述栅极介电层上沉积导电材料层，从而形成高k金属栅极堆叠件；
对导电材料层实施第一图案化工艺以形成第二沟槽；
使用在组分上与所述第一介电材料不同的第二介电材料填充所述第二沟槽；
对所述导电材料层实施第二图案化工艺以形成第三沟槽；以及
使用在组分上与所述第一介电材料和所述第二介电材料不同的第三介电材料填充所述第三沟槽。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200227323A1 (en) * 2019-01-13 2020-07-16 Globalfoundries Inc. Isolation structures of finfet semiconductor devices
US11233139B2 (en) * 2020-06-26 2022-01-25 Taiwan Semiconductor Manufacturing Company Limited Fin field-effect transistor and method of forming the same
KR20220145195A (ko) 2021-04-21 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064932B1 (en) * 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US20160336426A1 (en) * 2015-05-15 2016-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same
US20170040328A1 (en) * 2014-11-12 2017-02-09 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US20170125579A1 (en) * 2015-10-08 2017-05-04 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN106653845A (zh) * 2015-10-28 2017-05-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107039526A (zh) * 2015-11-04 2017-08-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20180102362A1 (en) * 2016-10-10 2018-04-12 International Business Machines Corporation Finfets with controllable and adjustable channel doping
US20180108770A1 (en) * 2016-10-17 2018-04-19 International Business Machines Corporation Self-aligned gate cut with polysilicon liner oxidation

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
JP6007880B2 (ja) 2013-10-10 2016-10-12 株式会社ダイフク 天井搬送車
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9236437B2 (en) * 2014-02-20 2016-01-12 Globalfoundries Inc. Method for creating self-aligned transistor contacts
US9324710B2 (en) * 2014-02-24 2016-04-26 International Business Machines Corporation Very planar gate cut post replacement gate process
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US9412759B2 (en) * 2014-12-11 2016-08-09 Globalfoundries Inc. CMOS gate contact resistance reduction
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
KR102245136B1 (ko) * 2015-02-24 2021-04-28 삼성전자 주식회사 반도체 소자 형성 방법
KR102449901B1 (ko) * 2015-06-23 2022-09-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9853112B2 (en) * 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
CN108028268B (zh) * 2015-08-07 2021-01-01 东京毅力科创株式会社 没有伪栅极的图案化方法
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US20170148682A1 (en) * 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut
KR102497251B1 (ko) * 2015-12-29 2023-02-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102514620B1 (ko) * 2016-04-28 2023-03-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN109417094B (zh) * 2016-07-01 2022-10-21 英特尔公司 自-对准栅极边缘三栅极和finFET器件
US9899397B1 (en) * 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow
US10083961B2 (en) * 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
WO2018075072A1 (en) * 2016-10-21 2018-04-26 Intel Corporation Fin-based thin film resistor
KR102495093B1 (ko) * 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9929157B1 (en) * 2016-12-22 2018-03-27 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods
US10079289B2 (en) * 2016-12-22 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US9929048B1 (en) * 2016-12-22 2018-03-27 Globalfoundries Inc. Middle of the line (MOL) contacts with two-dimensional self-alignment
US10622352B2 (en) * 2017-01-25 2020-04-14 International Business Machines Corporation Fin cut to prevent replacement gate collapse on STI
US10177041B2 (en) * 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
KR102314134B1 (ko) * 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10083874B1 (en) * 2017-03-23 2018-09-25 Globalfoundries Inc. Gate cut method
US10217839B2 (en) * 2017-03-24 2019-02-26 Globalfoundries Inc. Field effect transistor (FET) with a gate having a recessed work function metal layer and method of forming the FET
US10176995B1 (en) * 2017-08-09 2019-01-08 Globalfoundries Inc. Methods, apparatus and system for gate cut process using a stress material in a finFET device
KR102372892B1 (ko) * 2017-08-10 2022-03-10 삼성전자주식회사 집적회로 소자의 제조 방법
US20190067115A1 (en) * 2017-08-23 2019-02-28 Globalfoundries Inc. Gate cut method for replacement metal gate
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10535654B2 (en) * 2017-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate with slanted sidewalls
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10483369B2 (en) * 2017-10-30 2019-11-19 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US20190139830A1 (en) * 2017-11-03 2019-05-09 Globalfoundries Inc. Self-aligned gate isolation
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics
US10403548B2 (en) * 2017-11-14 2019-09-03 Globalfoundries Inc. Forming single diffusion break and end isolation region after metal gate replacement, and related structure
US10157796B1 (en) * 2017-11-14 2018-12-18 Globalfoundries Inc. Forming of marking trenches in structure for multiple patterning lithography
US10388652B2 (en) * 2017-11-14 2019-08-20 Globalfoundries Inc. Intergrated circuit structure including single diffusion break abutting end isolation region, and methods of forming same
US10504990B2 (en) * 2017-11-21 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation features and methods of fabricating the same
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10347540B1 (en) * 2017-12-14 2019-07-09 International Business Machines Corporation Gate cut using selective deposition to prevent oxide loss

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064932B1 (en) * 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US20170040328A1 (en) * 2014-11-12 2017-02-09 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US20160336426A1 (en) * 2015-05-15 2016-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same
US20170125579A1 (en) * 2015-10-08 2017-05-04 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN106653845A (zh) * 2015-10-28 2017-05-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107039526A (zh) * 2015-11-04 2017-08-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20180102362A1 (en) * 2016-10-10 2018-04-12 International Business Machines Corporation Finfets with controllable and adjustable channel doping
US20180108770A1 (en) * 2016-10-17 2018-04-19 International Business Machines Corporation Self-aligned gate cut with polysilicon liner oxidation

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