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KR102495093B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR102495093B1
KR102495093B1 KR1020160150806A KR20160150806A KR102495093B1 KR 102495093 B1 KR102495093 B1 KR 102495093B1 KR 1020160150806 A KR1020160150806 A KR 1020160150806A KR 20160150806 A KR20160150806 A KR 20160150806A KR 102495093 B1 KR102495093 B1 KR 102495093B1
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gate
gate structure
semiconductor device
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spacer
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이정윤
박승주
성금중
오영묵
홍승수
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삼성전자주식회사
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Abstract

길이 방향으로 인접하는 게이트 전극을 분리하는 게이트 절연 지지대를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에, 제1 방향으로 연장되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체, 상기 기판 상에, 상기 제1 방향으로 연장되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 단변은 상기 제1 게이트 구조체의 단변과 마주보는 제2 게이트 구조체, 및 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 절연 지지대로, 상기 게이트 절연 지지대의 상기 제2 방향으로의 폭은 상기 제1 및 제2 게이트 구조체의 상기 제2 방향으로의 폭보다 큰 게이트 절연 지지대를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
트랜지스터의 게이트간의 간격이 줄어들게 됨으로써, 트랜지스터의 게이트와 트랜지스터의 소오스/드레인 상에 형성되는 컨택 사이의 간격이 급격하게 감소되고 있다.
본 발명이 해결하려는 과제는, 길이 방향으로 인접하는 게이트 전극을 분리하는 게이트 절연 지지대를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 길이 방향으로 인접하는 게이트 전극을 분리하는 게이트 절연 지지대를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 기판 상에, 상기 제1 방향으로 연장되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 단변은 상기 제1 게이트 구조체의 단변과 마주보는 제2 게이트 구조체; 및 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 절연 지지대로, 상기 게이트 절연 지지대의 상기 제2 방향으로의 폭은 상기 제1 및 제2 게이트 구조체의 상기 제2 방향으로의 폭보다 큰 게이트 절연 지지대를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 필드 절연막; 상기 필드 절연막 상에, 제1 방향으로 연장되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 필드 절연막 상에, 상기 제1 방향으로 연장되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 상기 제1 및 제2 게이트 구조체 사이에, 상기 제1 방향으로 연장되고, 제3 게이트 스페이서를 포함하는 적어도 하나 이상의 제3 게이트 구조체; 및 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이의 상기 필드 절연막 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 장변과, 상기 제1 방향으로 연장되는 단변을 포함하는 게이트 절연 지지대로, 상기 게이트 절연 지지대의 장변을 포함하는 일측벽은 상기 제3 게이트 구조체와 접하고, 상기 게이트 절연 지지대의 일부는 상기 제3 게이트 구조체의 측벽으로부터 제1 게이트 구조체 및 제2 게이트 구조체를 향해 연장되는 게이트 절연 지지대를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장되는 제1 핀형 패턴; 상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 상기 제1 핀형 패턴과 인접하는 제2 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체; 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 상기 제1 방향으로 연장되는 게이트 절연 지지대로, 상기 게이트 절연 지지대의 상기 제1 방향으로의 폭은 상기 제1 및 제2 게이트 구조체의 상기 제1 방향으로의 폭보다 큰 게이트 절연 지지대; 상기 제1 게이트 구조체의 적어도 일측에, 상기 제1 핀형 패턴 상의 제1 에피택셜 패턴; 상기 제2 게이트 구조체의 적어도 일측에, 상기 제2 핀형 패턴 상의 제2 에피택셜 패턴; 및 상기 게이트 절연 지지대 상에, 상기 게이트 절연 지지대와 교차하고, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 전기적으로 연결된 도전성 점퍼(jumper)를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 SRAM 영역 및 로직 영역을 포함하는 기판; 상기 SRAM 영역의 상기 기판 상에, 제1 방향으로 연장되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체; 상기 기판 상에, 상기 제1 방향으로 연장되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 단변은 상기 제1 게이트 구조체의 단변과 마주보는 제2 게이트 구조체; 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 절연 지지대로, 상기 제1 게이트 절연 지지대의 상기 제2 방향으로의 폭은 상기 제1 및 제2 게이트 구조체의 상기 제2 방향으로의 폭보다 큰 제1 게이트 절연 지지대; 상기 로직 영역의 상기 기판 상에, 제3 방향으로 연장되고, 제1 게이트 전극을 포함하는 제3 게이트 구조체; 상기 기판 상에, 상기 제3 방향으로 연장되고, 제2 게이트 전극을 포함하는 제4 게이트 구조체로, 상기 제4 게이트 구조체의 단변은 상기 제3 게이트 구조체의 단변과 마주보는 제4 게이트 구조체; 및 상기 제3 게이트 전극 및 상기 제4 게이트 전극 사이에, 상기 제3 게이트 전극 및 상기 제4 게이트 전극을 분리하는 제2 게이트 절연 지지대를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 6은 각각 도 1의 I - I, II - II, III - III, IV - IV 및 V - V를 따라서 절단한 단면도이다.
도 7 및 도 8은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 내지 도 16은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21 및 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 26 내지 도 30은 각각 도 25의 VI - VI, VII - VII, VIII - VIII, IX - IX 및 X - X를 따라서 절단한 단면도이다.
도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 32 및 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 34a 내지 도 38b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 39a 내지 도 44b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 6은 각각 도 1의 I - I, II - II, III - III, IV - IV 및 V - V를 따라서 절단한 단면도이다.
설명의 편의성을 위해, 도 1에서는 하부 층간 절연막(191) 및 상부 층간 절연막(192)을 도시하지 않았다.
도 1 내지 도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(120)와, 제2 게이트 구조체(220)와, 제3 게이트 구조체(320)와, 제4 게이트 구조체(420)와, 제1 게이트 절연 지지대(160)를 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 핀형 패턴(110, 210)은 각각 기판(100)으로부터 돌출되어 있을 수 있다. 제1 및 제2 핀형 패턴(110, 210)은 각각 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 및 제2 핀형 패턴(110, 210)은 각각 제1 방향(X1)으로 연장되는 장변과, 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제1 및 제2 핀형 패턴(110, 210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 핀형 패턴(110, 210)은 각각 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 패턴(110, 210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 패턴(110, 210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 및 제2 핀형 패턴(110, 210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 측벽 일부를 덮을 수 있다. 제1 및 제2 핀형 패턴(110, 210)의 상면은 제1 및 제2 핀형 패턴(110, 210)의 장변에 인접하여 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 및 제2 핀형 패턴(110, 210)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105) 사이와 제2 핀형 패턴(210) 및 필드 절연막(105)에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 각각 필드 절연막(105) 상에 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 서로 제1 방향(X1)으로 이격되어 배치될 수 있다. 즉, 제1 게이트 구조체의 장변(120a) 및 제2 게이트 구조체의 장변(220a)은 제2 방향(Y1)으로 연장되고, 서로 마주볼 수 있다.
적어도 하나 이상의 제3 게이트 구조체(320) 및 적어도 하나 이상의 제4 게이트 구조체(420)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이에 배치될 수 있다. 제3 게이트 구조체(320) 및 제4 게이트 구조체(420)는 필드 절연막(105) 상에 제2 방향(Y1)으로 연장될 수 있다. 제3 게이트 구조체(320)는 제1 핀형 패턴(110) 상에 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. 제4 게이트 구조체(420)는 제2 핀형 패턴(210) 상에 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다.
제3 게이트 구조체의 장변(320a)은 제2 방향(Y1)으로 연장되고, 제1 게이트 구조체의 장변(120a) 및 제2 게이트 구조체의 장변(220a)과 마주볼 수 있다. 제4 게이트 구조체의 장변(420a)은 제2 방향(Y1)으로 연장되고, 제1 게이트 구조체의 장변(120a) 및 제2 게이트 구조체의 장변(220a)과 마주볼 수 있다. 또한, 제3 게이트 구조체의 단변(320b) 및 제4 게이트 구조체의 단변(420b)은 제1 방향(X1)으로 연장되고, 서로 간에 마주볼 수 있다.
각각의 제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 게이트 전극(130, 230, 330, 430)과, 게이트 절연막(135, 235, 335, 435)과, 게이트 스페이서(140, 240, 340, 440)와, 게이트 스페이서(140, 240, 340, 440)에 의해 정의되는 게이트 트렌치(140t, 240t, 340t, 440t)와, 캡핑 패턴(145, 245, 345, 445)을 포함할 수 있다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 제1 핀형 패턴(110), 필드 절연막(105) 및 제2 핀형 패턴(210) 상에 형성될 수 있다. 제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 감쌀 수 있다. 제3 게이트 전극(330)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성되고, 제4 게이트 전극(430)은 제2 핀형 패턴(210) 및 필드 절연막(105) 상에 형성될 수 있다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 전극(130, 230, 330, 430)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제4 게이트 전극(130, 230, 330, 430)은 각각 게이트 트렌치(140t, 240t, 340t, 440t)의 일부를 채울 수 있다.
도 1에서, 제1 게이트 구조체(120)와 제2 게이트 구조체(220) 사이에 배치되는 제3 게이트 구조체(320) 및 제4 게이트 구조체(420)는 2 개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 도 4에서, 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이에, 트랜지스터의 게이트로 사용되는 제4 게이트 구조체(420)만이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이에, 제4 게이트 구조체(420)뿐만 아니라, 제2 핀형 패턴(210) 내에 형성된 트렌치와 트렌치를 채우는 소자 분리막을 포함하는 소자 분리 패턴이 형성될 수도 있다.
제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 측벽 상에 형성될 수 있다. 각각 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 절연막(135, 235)은 각각 제1 및 제2 핀형 패턴(110, 210)과, 필드 절연막(105) 상에 형성될 수 있다. 제3 게이트 절연막(335)은 제1 핀형 패턴(110)과 필드 절연막(105) 상에 형성되고, 제4 게이트 절연막(435)은 제2 핀형 패턴(210)과 필드 절연막(105) 상에 형성될 수 있다.
제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 각각 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및/또는 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 각각 게이트 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면을 따라 연장될 수 있다.
도 3에서 도시된 것과 달리, 제1 내지 제3 게이트 절연막(135, 235, 335)와 제1 핀형 패턴(110) 사이에 계면막(interfacial layer)이 더 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 경우, 계면막은 예를 들어, 실리콘 산화물을 포함할 수 있다. 마찬가지로, 제1, 제2 및 제4 게이트 절연막(135, 235, 435)와 제2 핀형 패턴(210) 사이에 계면막이 더 형성될 수 있다.
제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 각각의 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 내지 제4 캡핑 패턴(145, 245, 345, 445)는 각각 게이트 전극(130, 230, 330, 430) 상에 형성된다. 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 각각 게이트 전극(130, 230, 330, 430)이 형성되고 남은 게이트 트렌치(140t, 240t, 340t, 440t)를 채울 수 있다. 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 각각의 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 2 및 도 3에서, 제1 내지 제4 게이트 절연막(135, 235, 335, 435)은 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)과 제1 내지 제4 게이트 스페이서(140, 240, 340, 440) 사이로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(150)은 제3 게이트 구조체(320)의 적어도 일측에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제4 게이트 구조체(420)의 적어도 일측에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 상에 형성되고, 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210) 상에 형성될 수 있다. 서로 대응되는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 제2 방향(Y1)으로 배열되어 있을 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함되고, 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
하부 층간 절연막(191)은 필드 절연막(105) 상에 형성되고, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 덮을 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 주변에 형성될 수 있다. 하부 층간 절연막(191)은 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 측벽의 적어도 일부를 감쌀 수 있다.
제1 게이트 절연 지지대(160)는 제3 게이트 구조체(320)와 제4 게이트 구조체(420) 사이에 배치될 수 있다. 제1 게이트 절연 지지대(160)는 제3 게이트 구조체의 단변(320b) 및 제4 게이트 구조체의 단변(420b) 사이에 배치될 수 있다. 또한, 제1 게이트 절연 지지대(160)는 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이에 배치될 수 있다. 제1 게이트 절연 지지대(160)는 제1 게이트 구조체의 장변(120a) 및 제2 게이트 구조체의 장변(220a) 사이에 배치될 수 있다. 제1 게이트 절연 지지대(160)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 위치하는 필드 절연막(105) 상에 형성된다. 제1 게이트 절연 지지대(160)는 하부 층간 절연막(191), 제1 내지 제4 게이트 구조체(120, 220, 320, 420)에 의해 정의되는 제1 분리 트렌치(160t) 내에 형성될 수 있다.
제1 게이트 절연 지지대(160)는 제1 방향(X1)으로 길게 연장될 수 있다. 즉, 제1 게이트 절연 지지대(160)는 제1 방향(X1)으로 연장되는 장변(160a)와, 제2 방향(Y1)으로 연장되는 단변(160b)을 포함할 수 있다. 제1 게이트 절연 지지대의 장변(160a)을 포함하는 일측벽은 제3 게이트 구조체(320)와 접하고, 제1 게이트 절연 지지대의 장변(160a)을 포함하는 타측벽은 제4 게이트 구조체(420)와 접할 수 있다. 제3 게이트 구조체(320) 및 제4 게이트 구조체(420)는 제1 게이트 절연 지지대(160)에 의해 분리된다. 제1 게이트 절연 지지대(160)는 제3 게이트 전극(330) 및 제4 게이트 전극(430)을 분리한다.
제1 게이트 절연 지지대(160)의 제1 방향(X1)으로의 폭(W1)은 제3 게이트 구조체(320)의 제1 방향(X1)으로의 폭(W2) 및 제4 게이트 구조체(420)의 제1 방향(X1)으로의 폭(W3)보다 크다. 즉, 제1 게이트 절연 지지대(160)는 서로 마주보는 제3 및 제4 게이트 구조체(320, 420) 사이뿐만 아니라, 제2 방향(Y1)으로 서로 마주보는 제1 및 제2 에피택셜 패턴(150, 250) 사이에도 배치된다. 제1 게이트 절연 지지대(160)를 중심으로 제1 및 제2 에피택셜 패턴(150, 250)은 서로 마주본다. 다르게 설명하면, 제1 게이트 절연 지지대(160)의 일부는 제3 및 제4 게이트 구조체의 장변(320a, 420a)을 포함하는 측벽으로부터 제1 및 제2 게이트 구조체(120, 220)를 향해 연장될 수 있다. 즉, 제1 게이트 절연 지지대(160)는 제3 및 제4 게이트 구조체(320, 420)와 제2 방향(Y1)으로 중첩되지 않는 부분을 포함한다.
제1 게이트 절연 지지대의 상면(160us)은 하부 층간 절연막(191)의 상면과, 제1 내지 제4 게이트 구조체(120, 220, 320, 420)의 상면과 동일 평면에 놓일 수 있다. 좀 더 구체적으로, 제1 게이트 절연 지지대의 상면(160us)은 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)의 상면과 동일 평면에 놓일 수 있다.
제1 게이트 절연 지지대(160)는 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 게이트 절연 지지대(160)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연 지지대(160)는 제1 및 제2 게이트 스페이서(140, 240)와 접할 수 있다. 예를 들어, 제1 게이트 절연 지지대의 단변(160b) 및 제1 게이트 구조체(120) 사이와, 제1 게이트 절연 지지대의 단변(160b) 및 제2 게이트 구조체(220) 사이에, 하부 층간 절연막(191)이 개재되지 않을 수 있다.
제2 방향(Y1)으로의 단면도인 도 5에서, 기판(100)으로부터 제1 게이트 절연 지지대의 바닥면(160bs)까지 높이는 기판(100)으로부터 제3 및 제4 게이트 구조체(320, 420)의 바닥면까지의 높이보다 작거나 같을 수 있다. 예를 들어, 제1 게이트 절연 지지대의 바닥면(160bs)의 적어도 일부는 제3 및 제4 게이트 구조체(320, 420)의 바닥면보다 기판(100)에 더 인접할 수 있다.
또한, 도 2 및 도 5에서, 제1 게이트 절연 지지대의 바닥면(160bs)은 전체적으로 필드 절연막(105)에 의해 정의될 수 있다. 제1 게이트 절연 지지대의 바닥면(160bs)과 필드 절연막(105) 사이에, 하부 층간 절연막(191)과, 제3 및 제4 게이트 스페이서(340, 440)을 연결하는 스페이서가 개재되지 않는다. 예를 들어, 제1 게이트 절연 지지대의 바닥면(160bs)은 제1 및 제2 게이트 구조체(120, 220)의 바닥면과 동일 평면 상에 놓일 수 있다.
덧붙여, 제3 게이트 스페이서(340)는 제3 게이트 구조체의 단변(320b)에 형성되지 않고, 제4 게이트 스페이서(440)는 제4 게이트 구조체의 단변(420b)에 형성되지 않는다. 다르게 설명하면, 제3 게이트 스페이서(340)는 제3 게이트 전극(330)과 제1 게이트 절연 지지대(160) 사이에 형성되지 않고, 제4 게이트 스페이서(440)는 제4 게이트 전극(430)과 제1 게이트 절연 지지대(160) 사이에 형성되지 않는다.
각각의 제3 게이트 절연막(335) 및 제4 게이트 절연막(435)은 제1 게이트 절연 지지대(160)의 측벽을 따라 연장되지 않는다. 즉, 제3 및 제4 게이트 절연막(335, 435)은 각각 제1 게이트 절연 지지대의 장변(160a)을 포함하는 측벽 상에 형성되지 않는다.
상부 층간 절연막(192)은 하부 층간 절연막(191)과, 제1 게이트 절연 지지대(160)와, 제1 내지 제4 게이트 구조체(420) 상에 형성된다.
하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7 및 도 8은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 11 내지 도 16은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지대(160)의 장변을 포함하는 측벽 상에, 제3 게이트 절연막(335) 및 제4 게이트 절연막(435)이 형성될 수 있다. 제3 게이트 전극(330) 및 제1 게이트 절연 지지대(160) 사이와, 제4 게이트 전극(430) 및 제1 게이트 절연 지지대(160) 사이에, 제3 및 제4 게이트 절연막(335, 435)가 개재될 수 있다.
도 3 및 도 4를 이용하여, 제3 게이트 절연막(335)은 제3 게이트 트렌치(340t)의 측벽 및 바닥면과, 제1 게이트 절연 지지대(160)의 측벽을 따라 연장된다. 제4 게이트 절연막(435)은 제4 게이트 트렌치(440t)의 측벽 및 바닥면과, 제1 게이트 절연 지지대(160)의 측벽을 따라 연장된다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 캡핑 패턴(345), 제4 캡핑 패턴(445) 및 제1 게이트 절연 지지대(160)는 통합 구조(integral structure)일 수 있다.
제1 분리 트렌치(160t)가 형성된 후 제1 게이트 절연 지지대(160)가 형성되는 동안, 제3 및 제4 캡핑 패턴(345, 445)은 형성될 수 있다. 제1 게이트 절연 지지대(160)가 형성되는 동안, 제1 및 제2 캡핑 패턴(145, 245)도 형성될 수 있다. 즉, 제1 게이트 절연 지지대(160)는 제1 내지 제4 캡핑 패턴(145, 245, 345, 445)와 동일 레벨에서 형성될 수 있다.
도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 절연 지지대(160) 내에 형성된 에어갭(160g)를 더 포함할 수 있다.
에어갭(160g)은 제1 게이트 절연 지지대(160)에 의해 둘러싸일 수 있다. 에어갭(160g)는 예를 들어, 제1 게이트 절연 지지대(160)의 장변이 연장되는 제1 방향(X1)으로 길게 연장될 수 있지만, 이에 제한되는 것은 아니다.
도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지대(160) 및 제1 게이트 스페이서(140) 사이 및/또는 제1 게이트 절연 지지대(160) 및 제2 게이트 스페이서(240) 사이에 하부 층간 절연막(191)이 개재될 수 있다.
좀 더 구체적으로, 제1 게이트 절연 지지대(160)의 단변 및 제1 게이트 스페이서(140) 사이 및/또는 제1 게이트 절연 지지대(160)의 단변 및 제2 게이트 스페이서(240) 사이에 하부 층간 절연막(191)이 개재될 수 있다.
일 예로, 도 11에서, 제1 게이트 절연 지지대(160) 및 제1 게이트 스페이서(140) 사이에, 하부 층간 절연막(191)이 개재될 수 있다. 하지만, 제1 게이트 절연 지지대(160)는 제2 게이트 스페이서(240)와 접할 수 있다.
다른 예로, 도 12에서, 하부 층간 절연막(191)은 제1 게이트 절연 지지대(160) 및 제1 게이트 스페이서(140) 사이와, 제1 게이트 절연 지지대(160) 및 제2 게이트 스페이서(240) 사이에 개재될 수 있다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지대(160)의 측벽은 제1 게이트 절연 지지대의 상면(160us)에 대해 예각을 갖는 경사면을 포함할 수 있다. 제1 게이트 절연 지지대(160)은 필드 절연막(105)의 상면으로부터 멀어짐에 따라 제1 게이트 절연 지지대(160)의 폭이 증가하는 부분을 포함할 수 있다.
제1 게이트 스페이서(140)의 측벽 및/또는 제2 게이트 스페이서(240)의 측벽은 제1 게이트 절연 지지대의 상면(160us)에 대해 예각을 갖는 부분을 포함할 수 있다. 제1 게이트 절연 지지대(160)와 제1 게이트 구조체(120) 사이 및/또는 제1 게이트 절연 지지대(160)와 제2 게이트 구조체(220) 사이에, 하부 층간 절연막(191)의 일부인 층간 절연막 패턴(191r)이 개재될 수 있다. 필드 절연막(105)의 상면을 기준으로, 층간 절연막 패턴(191r)의 높이는 제1 및 제2 게이트 구조체(120, 220)의 높이보다 작다.
도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지대(160)는 필드 절연막(105) 상에 순차적으로 적층된 제1 하부 게이트 절연 지지대(161)와 제1 상부 게이트 절연 지지대(162)를 포함할 수 있다. 제1 게이트 절연 지지대의 상면은 제1 상부 게이트 절연 지지대(162)에 의해 정의되고, 제1 게이트 절연 지지대의 바닥면(160bs)은 제1 하부 게이트 절연 지지대(161)에 의해 정의될 수 있다.
제1 하부 게이트 절연 지지대(161)는 제1 분리 트렌치(160t)의 하부를 채우고, 제1 상부 게이트 절연 지지대(162)는 제1 하부 게이트 절연 지지대(161)가 채우고 남은 제1 분리 트렌치(160t)를 채울 수 있다. 기판(100)으로부터 제1 및 제2 게이트 전극(130, 230)의 상면까지의 높이는 기판(100)으로부터 제1 상부 게이트 절연 지지대(162)의 바닥면까지의 높이보다 크다.
제1 상부 게이트 절연 지지대(162)는 하부 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함한다. 하지만, 제1 하부 게이트 절연 지지대(161)는 하부 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함할 수도 되고, 식각 선택비를 갖지 않는 물질을 포함할 수도 있다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지대의 바닥면(160bs)의 적어도 일부는 제1 및 제2 게이트 구조체(120, 220)의 바닥면보다 기판(100)에 더 인접할 수 있다.
제1 게이트 절연 지지대(160)를 제1 방향(X1)으로 절단한 단면도에서, 제1 게이트 절연 지지대(160)의 적어도 일부는 제1 및 제2 게이트 구조체(120, 220)의 바닥면보다 낮을 수 있다. 제1 게이트 절연 지지대(160)의 높이와 제1 게이트 구조체(120)의 높이 사이의 차이는 d11일 수 있다.
도 15에서, 제1 게이트 절연 지지대의 바닥면(160bs)은 평평한 면인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 절연 지지대의 바닥면(160bs)은 요철을 포함할 수 있음은 물론이다.
도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 절연 지지대(160)와 필드 절연막(105) 사이에, 필드 절연막(105)의 상면으로부터 돌출된 제1 연결 스페이서(340cs)를 더 포함할 수 있다.
제1 연결 스페이서(340cs)는 제1 게이트 절연 지지대(160) 내로 만입되어 있을 수 있다. 즉, 제1 연결 스페이서(340cs)의 바닥면을 제외하고, 제1 연결 스페이서(340cs)의 측벽 및 상면은 제1 게이트 절연 지지대(160)에 의해 둘러싸일 수 있다.
제1 연결 스페이서(340cs)의 높이(SH2)는 제1 및 제2 게이트 스페이서(140, 240)의 높이(SH1)보다 작다. 제1 연결 스페이서(340cs)의 바닥면과, 제1 및 제2 게이트 스페이서(140, 240)의 바닥면은 필드 절연막(105)과 접할 수 있으므로, 제1 및 제2 게이트 스페이서(140, 240)의 상면은 제1 연결 스페이서(340cs)의 상면보다 높다. 또한, 제1 연결 스페이서(340cs)는 제3 게이트 스페이서(340) 및 제4 게이트 스페이서(440)를 연결한다. 즉, 제1 연결 스페이서(340cs)는 제3 게이트 스페이서(340) 및 제4 게이트 스페이서(440)와 접한다. 제1 연결 스페이서(340cs)는 제3 및 제4 게이트 스페이서(340, 440)과 동일한 물질을 포함한다.
도 17 내지 도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연 지지대(160)와 필드 절연막(105) 사이에, 하부 층간 절연막(191)의 일부가 개재될 수 있다.
좀 더 구체적으로, 제1 게이트 절연 지지대(160)는 제3 및 제4 게이트 구조체(320, 420)와 접하는 제1 부분(160x)와, 제3 및 제4 게이트 구조체(320, 420)와 접하지 않는 제2 부분(160y)을 포함한다.
제1 게이트 절연 지지대의 제1 부분(160x)는 제3 게이트 구조체(320)와 제4 게이트 구조체(420) 사이에 위치한다. 제1 게이트 절연 지지대의 제2 부분(160y)은 인접하는 제1 및 제3 게이트 구조체(120, 320) 사이에 위치하고, 인접하는 제3 게이트 구조체(320) 사이에 위치하고, 인접하는 제2 및 제3 게이트 구조체(220, 320) 사이에 위치할 수 있다.
제1 게이트 절연 지지대의 제2 부분(160y)와 필드 절연막(105) 사이에, 하부 층간 절연막(191)이 개재될 수 있다.
필드 절연막(105)으로부터 제1 게이트 절연 지지대의 제2 부분(160y)의 바닥면까지의 높이(h2)는 필드 절연막(105)으로부터 제1 및 제2 게이트 전극(130, 230)의 상면까지의 높이(h1)보다 작다.
도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제3 게이트 전극(130, 230, 330)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 마찬가지로, 제4 게이트 전극(도 4의 420 참고)도 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
또한, 제1 내지 제4 게이트 전극(130, 230, 330, 430)의 상면은 제1 게이트 절연 지지대(도 2의 160 참고)의 상면과 동일 평면에 놓일 수 있다.
제1 내지 제4 게이트 구조체(120, 220, 320, 420)는 각각 캡핑 패턴(145, 245, 345, 445)를 포함하지 않을 수 있다.
도 21 및 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21 및 도 22를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 패턴(150)과 제2 에피택셜 패턴(250)을 전기적으로 연결하는 도전성 점퍼(jumper)(165)을 더 포함할 수 있다. 도전성 점퍼(165)는 제1 게이트 절연 지지대(160) 상에 형성되고, 제1 게이트 절연 지지대(160)와 교차할 수 있다.
하부 층간 절연막(191) 내에, 제1 에피택셜 패턴(150)과 연결된 제1 하부 컨택(170)과, 제2 에피택셜 패턴(250)과 연결된 제2 하부 컨택(270)이 형성될 수 있다. 제1 하부 컨택(170)은 제1 에피택셜 패턴(150)을 노출시키는 제1 하부 컨택홀(170h)를 채우고, 제2 하부 컨택(270)은 제2 에피택셜 패턴(250)을 노출시키는 제2 하부 컨택홀(270h)를 채울 수 있다. 제1 하부 컨택(170) 및 제2 하부 컨택(270)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치되는 제1 게이트 절연 지지대(160)에 의해 분리될 수 있다.
도전성 점퍼(165)는 제1 게이트 절연 지지대(160)에 의해 분리된 제1 하부 컨택(170) 및 제2 하부 컨택(270)을 연결한다. 도전성 점퍼(165)는 상부 층간 절연막(192) 내에 형성될 수 있다. 상부 층간 절연막(192)은 제1 하부 컨택(170) 및 제2 하부 컨택(270)과, 제1 게이트 절연 지지대(160)를 노출시키는 점퍼홀(jumper hole)(165h)를 포함한다. 점퍼홀(165h)을 형성하는 과정에서, 제1 게이트 절연 지지대(160)의 일부가 리세스될 수 있지만, 이에 제한되는 것은 아니다. 도전성 점퍼(165)는 점퍼홀(165h) 내에 형성될 수 있다. 예를 들어, 도전성 점퍼(165)는 다마신(Damascene) 공정을 이용하여 형성될 수 있다. 도전성 점퍼(165)의 상면과 상부 층간 절연막(192)의 상면은 동일 평면에 놓일 수 있다.
제1 및 제2 하부 컨택(170, 270)과 도전성 점퍼(165)는 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh), 알루미늄(Al), 구리(Cu), 코발트(Co) 및 폴리 실리콘(poly-Si) 중 적어도 하나를 포함할 수 있다.
도 22에서 도시된 것과 달리, 점퍼홀(165h)에 의해 노출된 제1 하부 컨택(170)의 일부 및 제2 하부 컨택(270)의 일부는 리세스될 수 있다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 21 및 도 22를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23 및 도 24를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 상부 층간 절연막(192)은 도전성 점퍼(165)를 덮을 수 있다.
제1 및 제2 하부 컨택(170, 270)를 연결하는 도전성 점퍼(165)를 형성한 후, 도전성 점퍼(165)를 덮는 상부 층간 절연막(192)이 형성될 수 있다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 26 내지 도 30은 각각 도 25의 VI - VI, VII - VII, VIII - VIII, IX - IX 및 X - X를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 25의 제1 영역(R_I)에 관한 설명은 도 1 내지 도 6을 이용하여 설명한 것과 실질적으로 동일하므로, 도 25은 제2 영역(R_II)에 도시된 내용을 중심으로 설명한다.
또한, 도 25의 I - I, II - II, III - III, IV - IV 및 V - V를 따라 절단한 단면도는 도 2 내지 도 24 중 어느 하나와 실질적으로 동일할 수 있다.
도 25 내지 도 30을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 내지 제4 핀형 패턴(110, 210, 510, 610)과, 제1 내지 제6 게이트 구조체(120, 220, 320, 420, 520, 620)와, 제1 게이트 절연 지지대(160)와, 제2 게이트 절연 지지대(560)를 포함한다.
기판(100)은 제1 영역(R_I)과 제2 영역(R_II)을 포함할 수 있다. 제1 영역(R_I)과 제2 영역(R_II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(R_I)은 SRAM 형성 영역이고, 제2 영역(R_II)은 로직 영역 또는 I/O 영역일 수 있다.
제1 영역(R_I)에, 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(120)와, 제2 게이트 구조체(220)와, 제3 게이트 구조체(320)와, 제4 게이트 구조체(420)와, 제1 게이트 절연 지지대(160)이 형성될 수 있다.
제2 영역(R_II)에, 제3 핀형 패턴(510)과, 제4 핀형 패턴(610)과, 제5 게이트 구조체(520)와, 제6 게이트 구조체(620)와, 제2 게이트 절연 지지대(560)가 형성될 수 있다.
제3 및 제4 핀형 패턴(510, 610)은 기판(100)으로부터 돌출되어 있다. 제3 및 제4 핀형 패턴(510, 610)은 필드 절연막(105)에 의해 정의될 수 있다. 제3 및 제4 핀형 패턴(510, 610)은 각각 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제3 및 제4 핀형 패턴(510, 610)은 제1 핀형 패턴(110)과 같이 다양한 반도체 물질을 포함할 수 있다. 하지만, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 및 제4 핀형 패턴(510, 610)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
제5 게이트 구조체(520)는 필드 절연막(105) 상에 제4 방향(Y2)으로 연장될 수 있다. 제5 게이트 구조체(520)는 제3 및 제4 핀형 패턴(510, 610) 상에, 제3 및 제4 핀형 패턴(510, 610)과 교차하도록 형성될 수 있다.
제6 게이트 구조체(620) 및 제7 게이트 구조체(720)는 각각 제5 게이트 구조체(520)와 제3 방향(X2)으로 배열되도록 배치될 수 있다. 제6 게이트 구조체(620) 및 제7 게이트 구조체(720)는 필드 절연막(105) 상에 제4 방향(Y2)으로 연장될 수 있다. 제6 게이트 구조체(620)는 제3 핀형 패턴(510) 상에 제3 핀형 패턴(510)과 교차하도록 형성될 수 있다. 제7 게이트 구조체(720)는 제4 핀형 패턴(610) 상에 제4 핀형 패턴(610)과 교차하도록 형성될 수 있다.
제6 게이트 구조체의 장변(620a) 및 제7 게이트 구조체의 장변(720a)은 각각 제4 방향(Y2)으로 연장되고, 제5 게이트 구조체(520)의 장변과 마주볼 수 있다. 제6 게이트 구조체의 단변(620b) 및 제7 게이트 구조체의 단변(720b)은 제3 방향(X2)으로 연장되고, 서로 간에 마주볼 수 있다.
각각의 제5 내지 제7 게이트 구조체(520, 620, 720는 게이트 전극(530, 630, 730)과, 게이트 절연막(535, 635, 735)과, 게이트 스페이서(540, 640, 740)와, 게이트 스페이서(540, 640, 740)에 의해 정의되는 게이트 트렌치(540t, 640t, 740t)와, 캡핑 패턴(545, 645, 745)을 포함할 수 있다.
제5 게이트 전극(530)은 제3 핀형 패턴(510), 필드 절연막(105) 및 제4 핀형 패턴(610) 상에 형성될 수 있다. 제6 게이트 전극(630)은 제3 핀형 패턴(510) 및 필드 절연막(105) 상에 형성되고, 제7 게이트 전극(730)은 제4 핀형 패턴(610) 및 필드 절연막(105) 상에 형성될 수 있다.
제5 내지 제7 게이트 스페이서(540, 640, 740)는 각각 제5 내지 제7 게이트 전극(530, 630, 730)의 측벽 상에 형성될 수 있다.
제5 게이트 절연막(535)은 제3 및 제4 핀형 패턴(510, 610)과, 필드 절연막(105) 상에 형성될 수 있다. 제6 게이트 절연막(635)은 제3 핀형 패턴(510)과 필드 절연막(105) 상에 형성되고, 제7 게이트 절연막(735)은 제4 핀형 패턴(610)과 필드 절연막(105) 상에 형성될 수 있다.
제5 내지 제7 캡핑 패턴(545, 645, 745)는 각각 게이트 전극(530, 630, 730) 상에 형성된다. 제5 내지 제7 캡핑 패턴(545, 645, 745)은 각각 게이트 전극(530, 630, 730)이 형성되고 남은 게이트 트렌치(540t, 640t, 740t)를 채울 수 있다.
제3 에피택셜 패턴(550)은 제6 게이트 구조체(620)의 적어도 일측에 형성될 수 있다. 제4 에피택셜 패턴(650)은 제7 게이트 구조체(720)의 적어도 일측에 형성될 수 있다. 제3 에피택셜 패턴(550)은 제3 핀형 패턴(510) 상에 형성되고, 제4 에피택셜 패턴(650)은 제4 핀형 패턴(610) 상에 형성될 수 있다. 서로 대응되는 제3 에피택셜 패턴(550) 및 제4 에피택셜 패턴(650)은 제4 방향(Y2)으로 배열되어 있을 수 있다.
제2 연결 스페이서(640cs)는 제6 게이트 구조체(620)와 제7 게이트 구조체(720) 사이에 배치된다. 제2 연결 스페이서(640cs)는 제6 게이트 스페이서(640)와 제7 게이트 스페이서(740)를 연결한다. 제2 연결 스페이서(640cs)는 제2 분리 트렌치(640cst)를 정의한다.
제2 게이트 절연 지지대(560)는 제6 게이트 구조체(620)와 제7 게이트 구조체(720) 사이에 배치될 수 있다. 제2 게이트 절연 지지대(560)는 제6 게이트 구조체의 단변(620b) 및 제7 게이트 구조체의 단변(720b) 사이에 배치될 수 있다.
제2 게이트 절연 지지대(560)는 제2 분리 트렌치(640cst) 내에 형성된다. 제2 게이트 절연 지지대(560)는 제6 게이트 전극(630) 및 제7 게이트 전극(730) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제2 게이트 절연 지지대(560)는 제6 게이트 전극(630) 및 제7 게이트 전극(730)을 분리한다. 제6 게이트 전극(630) 및 제7 게이트 전극(730)은 제2 게이트 절연 지지대(560)와 접할 수 있다.
제6 및 제7 게이트 트렌치(640t, 740t)와 제2 분리 트렌치(640cst)는 제4 방향(Y2)으로 길게 연장된 하나의 연결 트렌치일 수 있다. 또한, 제6 게이트 전극(630), 제7 게이트 전극(730) 및 제2 게이트 절연 지지대(560)는 연결 트렌치 내에 형성될 수 있다. 이로 인해, 제2 게이트 절연 지지대(560)의 제3 방향(X2)으로의 폭(W4)는 제6 게이트 전극(630)의 제3 방향(X2)으로의 폭(W5) 및 제7 게이트 전극(730)의 제3 방향(X2)으로의 폭(W6)과 실질적으로 동일할 수 있다. 또한, 제1 게이트 절연 지지대(560)는 제4 방향(Y2)으로 서로 마주보는 제3 및 제4 에피택셜 패턴(550, 650) 사이에도 배치되지 않는다.
제2 게이트 절연 지지대의 상면(560us)은 하부 층간 절연막(191)의 상면과, 제5 내지 제7 게이트 구조체(520, 620, 720)의 상면과 동일 평면에 놓일 수 있다. 제4 방향(Y2)으로의 단면도인 도 29에서, 기판(100)으로부터 제2 게이트 절연 지지대의 바닥면(560bs)까지 높이는 기판(100)으로부터 제6 및 제7 게이트 구조체(620, 720)의 바닥면까지의 높이보다 작거나 같을 수 있다.
제2 게이트 절연 지지대(560)는 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 25 내지 도 30을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 31을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 에피택셜 패턴(550) 및 제4 에피택셜 패턴(650)과 연결되는 제3 하부 컨택(570)을 더 포함할 수 있다.
제3 하부 컨택(570)은 하부 층간 절연막(191) 내에 형성된 제3 하부 컨택홀(570h) 내에 형성될 수 있다. 제3 하부 컨택(570)은 제3 에피택셜 패턴(550) 및 제4 에피택셜 패턴(650) 사이에 걸쳐 연장될 수 있다.
도 32 및 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 32 및 도 33을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다. 또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 32 및 도 33을 참조하면, 서로 이격된 제5 핀형 패턴(810), 제6 핀형 패턴(820), 제7 핀형 패턴(830), 제8 핀형 패턴(840), 제9 핀형 패턴(850)은 제5 방향(X3)으로 길게 연장되도록 형성된다. 제6 핀형 패턴(820), 제7 핀형 패턴(830)은 제5 핀형 패턴(810), 제8 핀형 패턴(840), 제9 핀형 패턴(850)보다 연장 길이가 짧을 수 있다.
또한, 제1 도전성 라인(861), 제2 도전성 라인(862), 제3 도전성 라인(863), 제4 도전성 라인(864), 제5 도전성 라인(865)은 제6 방향(Y3)으로 길게 연장되고, 제5 내지 제9 핀형 패턴(810, 820, 830, 840, 850)을 교차하도록 형성된다. 구체적으로, 제1 도전성 라인(861)은 제5 핀형 패턴(810)과 제6 핀형 패턴(820)을 완전히 교차하고, 제7 핀형 패턴(830)의 종단과 일부 오버랩될 수 있다. 제3 도전성 라인(863)은 제8 핀형 패턴(840)과 제7 핀형 패턴(830)을 완전히 교차하고, 제6 핀형 패턴(820)의 종단과 일부 오버랩될 수 있다. 제2 도전성 라인(862)은 제5 핀형 패턴(810) 및 제9 핀형 패턴(850)과 완전히 교차한다. 제4 도전성 라인(864)은 제8 핀형 패턴(840)을 교차하도록 형성되고, 제5 도전성 라인(865)는 제9 핀형 패턴(850)을 교차하도록 형성된다.
덧붙여, 제3 게이트 절연 지지대(815)는 제6 방향(Y3)으로 나란하게 형성된 제1 도전성 라인(861)과 제5 도전성 라인(865) 사이에 형성된다. 제4 게이트 절연 지지대(825)는 제6 방향(Y3)으로 나란하게 형성된 제2 도전성 라인(862)과 제3 도전성 라인(863) 사이에 형성된다. 제5 게이트 절연 지지대(835)는 제6 방향(Y3)으로 나란하게 형성된 제1 도전성 라인(861)과 제4 도전성 라인(864) 사이에 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 도전성 라인(861)과 제6 핀형 패턴(820)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 도전성 라인(861)과 제5 핀형 패턴(810)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 도전성 라인(862)과 제5 핀형 패턴(810)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 도전성 라인(863)과 제7 핀형 패턴(830)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 도전성 라인(863)과 제8 핀형 패턴(840)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 도전성 라인(864)과 제8 핀형 패턴(840)이 교차되는 영역 주변에 정의된다. 또한, 제3 풀다운 트랜지스터(PD3)는 제5 도전성 라인(865)과 제9 핀형 패턴(850)이 교차되는 영역 주변에 정의되고, 제3 패스 트랜지스터(PS3)는 제2 도전성 라인(862)과 제9 핀형 패턴(850)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제5 도전성 라인(861~865)과, 제5 내지 제8 핀형 패턴(810, 820, 830, 840, 850)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다. 또한, 다수의 컨택이 형성될 수 있다. 뿐만 아니라, 제3 게이트 절연 지지대(815)에 의해 분리된 컨택들(875, 876)은 제1 연결 점퍼(881)에 의해 연결된다. 제4 게이트 절연 지지대(825)에 의해 분리된 컨택들(871, 874)는 제2 연결 점퍼(882)에 의해 연결된다. 제5 게이트 절연 지지대(835)에 의해 분리된 컨택들(872, 873)은 제3 연결 점퍼(883)에 의해 연결된다. 덧붙여, 제3 내지 제5 게이트 절연 지지대(815, 825, 835)가 형성됨으로써, 소오스/드레인과 연결되지 않고, 소자 분리 영역 상에 배치되는 복수의 더미 컨택(891, 892)이 형성될 수 있다.
도 33의 XI - XI를 따라 절단된 단면도는 도 1의 IV - IV를 따라 절단된 단면도들에 대응될 수 있다.
도 34a 내지 도 38b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34a 내지 도 34c를 참고하면, 기판(100) 상에, 제1 및 제2 핀형 패턴(110, 210)과 교차하는 더미 게이트 구조체(320p)가 형성된다.
제1 및 제2 핀형 패턴(110, 210)은 각각 제1 방향(X1)으로 길게 연장된다. 기판(100) 상의 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 측벽 일부를 덮는다. 더미 게이트 구조체(320p)는 제2 방향(Y1)으로 연장된다. 더미 게이트 구조체(320p)는 더미 게이트 절연막(335p), 더미 게이트 전극(330p) 및 더미 게이트 스페이서(340p)를 포함한다. 게이트 하드 마스크(2001)은 더미 게이트 전극(330p) 상에 형성된다. 더미 게이트 절연막(335p)는 실리콘 산화물을 포함하고, 더미 게이트 전극(330p)은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 35a 및 도 35b를 참고하면, 필드 절연막(105) 상에, 더미 게이트 구조체(320p)의 측벽을 감싸고, 더미 게이트 전극(330p)의 상면을 노출시키는 하부 층간 절연막(191)이 형성된다. 하부 층간 절연막(191)이 형성되는 동안, 게이트 하드 마스크(2001)는 제거될 수 있다.
도 36a 및 도 36b를 참고하면, 하부 층간 절연막(191) 상에, 개구부(51)를 포함하는 마스크 패턴(50)이 형성된다. 개구부(51)는 더미 게이트 구조체(320p)의 일부와 하부 층간 절연막(191)의 일부를 노출시킨다. 개구부(51)에 의해 더미 게이트 전극(330p)의 일부가 노출된다.
개구부(51)의 제1 방향(X1)으로의 폭은 더미 게이트 구조체(320p)의 제1 방향(X1)으로의 폭보다 크다.
도 37a 및 도 37b를 참고하면, 개구부(51)에 의해 노출된 더미 게이트 구조체(320p)와 하부 층간 절연막(191)을 제거하여, 하부 층간 절연막(191) 및 더미 게이트 구조체(320p) 내에 제1 분리 트렌치(160t)가 형성된다.
제1 분리 트렌치(160t)는 하부 층간 절연막(191)과 더미 게이트 구조체(320p)에 걸쳐 형성된다. 제1 분리 트렌치(160t)는 제1 방향(X1)으로 길게 연장될 수 있다. 제1 분리 트렌치(160t)는 필드 절연막(105)의 상면을 노출시킨다. 제1 분리 트렌치(160t)를 형성하는 과정에서, 개구부(51)에 의해 노출되는 더미 게이트 전극(330p)는 모두 제거될 수 있다.
도 38a 및 도 38b를 참고하면, 제1 분리 트렌치(160t) 내에 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 절연 물질을 채워, 제1 게이트 절연 지지대(160)가 형성된다.
제1 게이트 절연 지지대(160)의 상면은 하부 층간 절연막(191)의 상면과, 더미 게이트 전극(330p)의 상면과 동일 평면에 놓일 수 있다.
이어서, 도 7을 참고하면, 더미 게이트 전극(330p) 및 더미 게이트 절연막(335p)를 제거한 후, 제1 및 제2 핀형 패턴(110, 210)과 교차하는 제3 및 제4 게이트 구조체(320, 420)가 형성된다.
도 39a 내지 도 44b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 39a 내지 도 39c를 참고하면, 기판(100) 상에, 제1 및 제2 핀형 패턴(110, 210)과 교차하는 연결 게이트 구조체(420p)가 형성된다. 연결 게이트 구조체(420p)의 측벽은 하부 층간 절연막(191)에 의해 둘러싸여 있다. 연결 게이트 구조체(420p)의 상면은 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다.
제1 및 제2 핀형 패턴(110, 210)은 각각 제1 방향(X1)으로 길게 연장된다. 기판(100) 상의 필드 절연막(105)은 제1 및 제2 핀형 패턴(110, 210)의 측벽 일부를 덮는다. 연결 게이트 구조체(420p)는 제2 방향(Y1)으로 연장된다. 연결 게이트 구조체(420p)는 연결 게이트 절연막(435p), 연결 게이트 전극(430p) 및 연결 게이트 스페이서(440p)를 포함한다. 연결 게이트 절연막(435p), 연결 게이트 전극(430p)는 연결 게이트 스페이서(440p)에 의해 정의되는 연결 게이트 트렌치(440pt) 내에 형성된다.
도 40a 및 도 40b를 참고하면, 연결 게이트 절연막(435p), 연결 게이트 전극(430p)의 일부가 제거될 수 있다. 이를 통해, 연결 게이트 전극(430p)의 상면은 하부 층간 절연막(191)의 상면보다 낮아진다.
하부 층간 절연막(191)의 상면을 기준으로, 연결 게이트 절연막(435p) 및 연결 게이트 전극(430p)는 d만큼 리세스될 수 있다.
도 41a 및 도 41b를 참고하면, 하부 층간 절연막(191) 상에, 개구부(51)를 포함하는 마스크 패턴(50)이 형성된다. 개구부(51)는 연결 게이트 구조체(420p)의 일부와 하부 층간 절연막(191)의 일부를 노출시킨다.
개구부(51)의 제1 방향(X1)으로의 폭은 연결 게이트 구조체(420p)의 제1 방향(X1)으로의 폭보다 크다. 또한, 연결 게이트 절연막(435p) 및 연결 게이트 전극(430p)는 d만큼 리세스되어 있으므로, 하부 층간 절연막(191) 상의 마스크 패턴(50)의 두께(t)는 연결 게이트 전극(430p) 상의 마스크 패턴(50)의 두께(t＋d)보다 작을 수 있다.
도 42a 및 도 42b를 참고하면, 개구부(51)에 의해 노출된 하부 층간 절연막(191) 및 연결 게이트 스페이서(440p)를 제거하여, 필드 절연막(105) 상에 프리(pre) 분리 트렌치(160t)가 형성된다.
도 43a 및 도 43b를 참고하면, 개구부(51)에 의해 노출된 연결 게이트 절연막(435p) 및 연결 게이트 전극(430p)를 제거하여, 제1 분리 트렌치(160t)가 형성된다. 개구부(51)에 의해 노출된 연결 게이트 절연막(435p) 및 연결 게이트 전극(430p)를 제거함으로써, 제1 핀형 패턴(110)과 교차하는 제3 게이트 전극(330)이 형성되고, 제2 핀형 패턴(210)과 교차하는 제4 게이트 전극(430)이 형성된다.
도 44a 및 도 44b를 참고하면, 제1 분리 트렌치(160t) 내에 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 절연 물질을 채워, 제1 게이트 절연 지지대(160)가 형성된다. 제1 게이트 절연 지지대(160)와 함께, 제3 및 제4 캡핑 패턴(345, 445)이 함께 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
120, 220, 320, 420: 게이트 구조체 130, 230, 330, 430: 게이트 전극
150, 250: 에피택셜 패턴 160: 게이트 절연 지지대

Claims (20)

  1. 기판 상에, 서로에 대해 2개의 장변과 2개의 단변을 가지도록 제1 방향으로 연장되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 기판 상에, 서로에 대해 2개의 장변과 2개의 단변을 가지도록 상기 제1 방향으로 연장되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체로, 상기 제2 게이트 구조체의 제1 단변은 상기 제1 게이트 구조체의 제1 단변과 마주보는 제2 게이트 구조체; 및
    상기 제1 게이트 구조체의 상기 제1 단변 및 상기 제2 게이트 구조체의 상기 제1 단변 사이에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 절연 지지대로, 상기 게이트 절연 지지대의 상기 제2 방향으로의 폭은 상기 제1 및 제2 게이트 구조체의 상기 제2 방향으로의 폭보다 큰 게이트 절연 지지대를 포함하고,
    상기 제1 게이트 구조체는 상기 제1 게이트 스페이서에 의해 정의되는 트렌치와, 상기 트렌치의 측벽 및 바닥면을 따라 연장되는 고유전율 절연막을 포함하고,
    상기 고유전율 절연막은 상기 게이트 절연 지지대의 측벽을 따라 비연장되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 절연 지지대 내에 형성된 에어갭을 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 기판으로부터 상기 게이트 절연 지지대의 바닥면까지의 높이는 상기 기판으로부터 제1 게이트 구조체의 가장 낮은 바닥면까지의 높이보다 작거나 같은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 게이트 스페이서에 의해 정의되는 트렌치와, 상기 트렌치의 일부를 채우는 게이트 전극과, 상기 게이트 전극 상에 상기 트렌치를 채우는 캡핑 패턴을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 캡핑 패턴과 상기 게이트 절연 지지대는 통합 구조(integral structure)인 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 상기 게이트 절연 지지대에 의해 서로 분리되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 절연 지지대의 상면은 상기 제1 게이트 구조체의 상면 및 상기 제2 게이트 구조체의 상면과 동일 평면 상에 놓이는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 게이트 스페이서는 상기 제1 게이트 구조체의 상기 제1 단변에 비형성되고, 상기 제2 게이트 스페이서는 상기 제2 게이트 구조체의 상기 제1 단변에 비형성되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 게이트 절연 지지대는 단일 구조(monolithic structure)를 갖도록 연속적인 물질로 형성되는 절연 블록인 반도체 장치.
  10. 기판 상의 필드 절연막;
    상기 필드 절연막 상에, 제1 방향으로 연장되고, 제1 게이트 스페이서를 포함하는 제1 게이트 구조체;
    상기 필드 절연막 상에, 상기 제1 방향으로 연장되고, 제2 게이트 스페이서를 포함하는 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이에, 상기 제1 방향으로 연장되고, 제3 게이트 스페이서를 포함하는 적어도 하나 이상의 제3 게이트 구조체; 및
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이의 상기 필드 절연막 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 장변과, 상기 제1 방향으로 연장되는 단변을 포함하는 게이트 절연 지지대로, 상기 게이트 절연 지지대의 하나의 장변 상의 일측벽은 상기 제3 게이트 구조체와 접하고, 상기 게이트 절연 지지대의 일부는 상기 제3 게이트 구조체의 측벽으로부터 제1 게이트 구조체 및 제2 게이트 구조체를 향해 연장되는 게이트 절연 지지대를 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 게이트 절연 지지대의 바닥면은 전체적으로 상기 필드 절연막에 의해 정의되는 반도체 장치.
  12. 제11 항에 있어서,
    상기 게이트 절연 지지대의 바닥면의 적어도 일부는 상기 제1 및 제2 게이트 구조체의 가장 낮은 바닥면보다 상기 기판에 더 인접하는 반도체 장치.
  13. 제10 항에 있어서,
    상기 게이트 절연 지지대와 상기 필드 절연막 사이에, 상기 필드 절연막의 상면으로부터 돌출된 연결 스페이서를 더 포함하고,
    상기 연결 스페이서의 높이는 제1 및 제2 게이트 스페이서의 높이보다 낮은 반도체 장치.
  14. 제13 항에 있어서,
    상기 연결 스페이서는 상기 제3 게이트 스페이서와 접하는 반도체 장치.
  15. 제10 항에 있어서,
    상기 게이트 절연 지지대는 상기 제3 게이트 구조체와 접하는 제1 부분과, 상기 제3 게이트 구조체와 비접촉하는 제2 부분을 포함하고,
    상기 게이트 절연 지지대의 제2 부분과 상기 필드 절연막 사이에 개재되는 층간 절연막을 더 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 게이트 구조체는 게이트 전극을 포함하고,
    상기 필드 절연막으로부터 상기 게이트 절연 지지대의 제2 부분의 바닥면까지의 높이는, 상기 필드 절연막으로부터 상기 게이트 전극의 상면까지의 높이보다 작은 반도체 장치.
  17. 기판 상의 제1 게이트 구조체로, 상기 제1 게이트 구조체는 서로에 대해 2개의 장변과 2개의 단변을 가지도록 제1 방향으로 연장되는 제1 게이트 구조체;
    기판 상의 제2 게이트 구조체로, 상기 제2 게이트 구조체는 서로에 대해 2개의 장변과 2개의 단변을 가지도록 상기 제1 방향으로 연장되고, 상기 제2 게이트 구조체의 제1 단변은 상기 제1 게이트 구조체의 제1 단변과 마주보는 제2 게이트 구조체;
    상기 기판 상의 제3 게이트 구조체로, 상기 제3 게이트 구조체는 서로에 대해 2개의 장변과 2개의 단변을 가지도록 상기 제1 방향으로 연장되는 제3 게이트 구조체; 및
    상기 제1 게이트 구조체의 상기 제1 단변과 상기 제2 게이트 구조체의 상기 제1 단변 사이에 배치되고 상기 제3 게이트 구조체의 제1 장변과 인접한 절연 블록으로, 상기 절연 블록은 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 절연 블록의 상기 제2 방향으로의 길이는 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 각각의 상기 제2 방향으로의 길이보다 긴 절연 블록을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 절연 블록은 상기 절연 블록의 길이를 따라 연장되는 2개의 장변과 상기 절연 블록의 폭을 따라 연장되는 2개의 단변을 포함하고,
    상기 절연 블록의 제1 장변은 상기 제1 게이트 구조체의 상기 제1 단변과 접촉하고, 상기 절연 블록의 제2 장변은 상기 절연 블록의 상기 제1 장변과 마주보고, 상기 절연 블록의 제1 단변은 상기 제3 게이트 구조체의 상기 제1 장변과 접촉하는 반도체 장치.
  19. 제10 항에 있어서,
    상기 게이트 절연 지지대는 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서와 접촉하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 절연 블록은 단일 구조(monolithic structure)를 갖도록 연속적인 물질로 형성되는 반도체 장치.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102469885B1 (ko) 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
US10504990B2 (en) * 2017-11-21 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation features and methods of fabricating the same
US10629492B2 (en) 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
KR102460847B1 (ko) 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10950296B2 (en) * 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit formed from bit cell
US10879243B2 (en) * 2018-08-13 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10930564B2 (en) * 2018-08-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
DE102019121750B4 (de) 2018-08-31 2023-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgatestrukturschneidverfahren und damit hergestellte halbleitervorrichtung
KR102663192B1 (ko) * 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10825913B2 (en) * 2018-09-27 2020-11-03 Globalfoundries Inc. Methods, apparatus, and manufacturing system for FinFET devices with reduced parasitic capacitance
US11024549B2 (en) * 2018-09-28 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11171143B2 (en) * 2019-10-01 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with dielectric fin in memory cell and method for forming the same
CN110752152B (zh) * 2019-10-17 2021-10-15 上海华力集成电路制造有限公司 鳍式晶体管的多晶硅栅截断的工艺方法
KR20210056811A (ko) 2019-11-11 2021-05-20 고순정 무인 취사 밥솥 장치
US11728223B2 (en) * 2019-12-20 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US11521969B2 (en) * 2020-01-29 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices
DE102020120099B4 (de) 2020-01-29 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung von isolationsstrukturen für halbleitervorrichtungen
US11437287B2 (en) * 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11532479B2 (en) 2020-04-01 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void
KR20220001128A (ko) * 2020-06-29 2022-01-05 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US11545546B2 (en) 2020-06-30 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220116959A (ko) * 2021-02-16 2022-08-23 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20220143444A (ko) * 2021-04-16 2022-10-25 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US20220344460A1 (en) * 2021-04-22 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
US12087776B2 (en) * 2022-01-27 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20240222447A1 (en) * 2022-12-28 2024-07-04 Intel Corporation Gate cut, and source and drain contacts
US20240321872A1 (en) * 2023-03-23 2024-09-26 Intel Corporation Gate link across gate cut in semiconductor devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5660651U (ko) 1979-10-17 1981-05-23
JPS5841900B2 (ja) 1979-10-22 1983-09-16 新明和工業株式会社 異物分離装置
KR100503519B1 (ko) 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
WO2012012538A2 (en) 2010-07-20 2012-01-26 University Of Virginia Patent Foundation Memory cell
DE102010063775B4 (de) 2010-12-21 2019-11-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen
US8455932B2 (en) * 2011-05-06 2013-06-04 International Business Machines Corporation Local interconnect structure self-aligned to gate structure
US9196548B2 (en) 2012-12-28 2015-11-24 Globalfoundries Inc. Methods of using a trench salicide routing layer
US8921136B2 (en) 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
US9515148B2 (en) 2013-11-11 2016-12-06 International Business Machines Corporation Bridging local semiconductor interconnects
KR102178732B1 (ko) 2013-12-20 2020-11-13 삼성전자주식회사 반도체 소자
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102150942B1 (ko) * 2014-12-01 2020-09-03 삼성전자주식회사 핀펫을 구비하는 반도체 장치
KR102193633B1 (ko) * 2014-12-30 2020-12-21 삼성전자주식회사 듀얼 포트 에스램 장치 및 그 제조 방법
KR102495093B1 (ko) * 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법

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