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CN117879590A - 带预加重的lvds输出驱动电路 - Google Patents

带预加重的lvds输出驱动电路 Download PDF

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CN117879590A
CN117879590A CN202311743052.3A CN202311743052A CN117879590A CN 117879590 A CN117879590 A CN 117879590A CN 202311743052 A CN202311743052 A CN 202311743052A CN 117879590 A CN117879590 A CN 117879590A
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CN
China
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transistor
lvds
drain
capacitor
circuit
Prior art date
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Application number
CN202311743052.3A
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申梦园
邵刚
吕俊盛
刘颖
李嘉
孙丹
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Xian Xiangteng Microelectronics Technology Co Ltd
Original Assignee
Xian Xiangteng Microelectronics Technology Co Ltd
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Abstract

本发明属于集成电路领域，涉及一种带预加重的LVDS输出驱动电路，包括差分信号输入端、信号输出端、LVDS输出级电路、LVDS预加重电路以及共模反馈电路；差分信号输入端分别通过LVDS输出级电路以及LVDS预加重电路接入信号输出端；信号输出端通过共模反馈电路分别反馈接入LVDS输出级电路以及LVDS预加重电路。本发明提供了一种能减小电源波动以及在可更高传输速率下实现预加重功能的带预加重的LVDS输出驱动电路。

Description

带预加重的LVDS输出驱动电路
技术领域
本发明属于集成电路领域，涉及一种LVDS输出驱动电路，尤其涉及一种带预加重的LVDS输出驱动电路。
背景技术
目前常规的总线通信协议物理层均为高速串行传输，数据率从Mbps一直到Gbps，传输速率很高。对于此类高速应用，尤其在长距离传输中的高速应用，由于PCB、连接器组成的信道衰减直接影响信道质量，会引起码间干扰从而使信号抖动增加，更有甚者会让眼图闭合，导致通信失败。为增加传输距离，保障通信质量，可在发送端采用预加重技术。预加重技术主要用于增强信号的上升下降边沿的高频分量，以抵消信道引起的高频信号衰减。目前使用最多的预加重技术是利用反相器链及逻辑单元使输入信号在数据切换时产生短暂的脉冲信号，该信号会控制LVDS输出级的电流管从而在数据切换时产生短暂的大电流，加快上升下降沿，从而弥补信号传输过程中引起的高频信号衰减。但由于该结构使用了反相器链路，导致芯片的电源纹波较大，同时反相器在不同工艺角下产生的延迟时间相差较大，难以满足高速传输中预加重的需求。
发明内容
为了解决背景技术中存在的上述技术问题，本发明提供了一种能减小电源波动以及在可更高传输速率下实现预加重功能的带预加重的LVDS输出驱动电路。
为了实现上述目的，本发明采用如下技术方案：
一种带预加重的LVDS输出驱动电路，其特征在于：所述带预加重的LVDS输出驱动电路包括差分信号输入端、信号输出端、LVDS输出级电路、LVDS预加重电路以及共模反馈电路；所述差分信号输入端分别通过LVDS输出级电路以及LVDS预加重电路接入信号输出端；所述信号输出端通过共模反馈电路分别反馈接入LVDS输出级电路以及LVDS预加重电路。
上述LVDS预加重电路包括电源VCC、晶体管PM6、晶体管PM7、电容C1、晶体管PM4、晶体管PM5、晶体管NM3、晶体管NM4、电容C2、电流管I2以及电流管I3；所述电源VCC分别与晶体管PM6以及晶体管PM7相连；所述晶体管PM6与晶体管PM7相连；所述晶体管PM6通过晶体管PM4与晶体管NM3相连；所述晶体管PM7通过晶体管PM5与晶体管NM4相连；所述晶体管PM4通过电容C1与晶体管PM5相连；所述晶体管NM3通过电流管I2接地；所述晶体管NM4通过电流管I3接地；所述晶体管NM3通过电容C2与晶体管NM4相连；所述共模反馈电路分别接入晶体管PM6以及晶体管PM7；所述差分信号输入端分别接入晶体管PM4、晶体管PM5、晶体管NM3以及晶体管NM4；所述信号输出端分别接入晶体管PM4、晶体管PM5、晶体管NM3以及晶体管NM4。
上述LVDS预加重电路还包括电容C3以及电容C4；所述电源VCC通过电容C3接入晶体管PM4；所述电源VCC通过电容C4接入晶体管PM5。
上述LVDS预加重电路还包括电容C5以及电容C6；所述晶体管NM3通过电容C5接地；所述晶体管NM4通过电容C6接地。
上述电源VCC分别与晶体管PM6的源极以及晶体管PM7的源极相连；所述晶体管PM6的栅极与晶体管PM7的栅极相连；所述晶体管PM6的漏极接入晶体管PM4的源极；所述晶体管PM4的栅极与晶体管NM3的栅极相连；所述晶体管PM4的漏极与晶体管NM3的漏极相连；所述晶体管PM7的漏极接入晶体管PM5的源极；所述晶体管PM5的栅极与晶体管NM4的栅极相连；所述晶体管PM5的漏极与晶体管NM4的漏极相连；所述晶体管PM4的源极通过电容C1与晶体管PM5的源极相连；所述晶体管NM3的源极通过电流管I2接地；所述晶体管NM4的源极通过电流管I3接地；所述晶体管NM3的源极通过电容C2与晶体管NM4的源极相连；所述共模反馈电路分别接入晶体管PM6的栅极以及晶体管PM7的栅极；所述差分信号输入端分别接入晶体管PM4的栅极、晶体管PM5的栅极、晶体管NM3的栅极以及晶体管NM4的栅极；所述信号输出端分别接入晶体管PM4的漏极、晶体管PM5的漏极、晶体管NM3的漏极以及晶体管NM4的漏极；所述电源VCC通过电容C3接入晶体管PM4的源极；所述电源VCC通过电容C4接入晶体管PM5的源极；所述晶体管NM3的源极通过电容C5接地；所述晶体管NM4的源极通过电容C6接地。
上述差分信号输入端包括差分信号正向输入端Vip以及差分信号反向输入端Vin；所述信号输出端包括正向信号输出端Vop以及反向信号输出端Von；所述差分信号正向输入端Vip分别接入晶体管PM4的栅极以及晶体管NM3的栅极；所述差分信号反向输入端Vin分别接入晶体管PM5的栅极以及晶体管NM4的栅极；所述正向信号输出端Vop分别接入晶体管PM4的漏极以及晶体管NM3的漏极；所述反向信号输出端Von分别接入晶体管PM5的漏极以及晶体管NM4的漏极。
上述LVDS输出级电路包括电源VCC、晶体管PM3、晶体管PM1、晶体管PM2、晶体管NM1、晶体管NM2以及电流管I1；所述电源VCC通过晶体管PM3分别接入晶体管PM1以及晶体管PM2；所述晶体管PM1通过晶体管NM1以及电流管I1接地；所述晶体管PM2通过晶体管NM2以及电流管I1接地；所述共模反馈电路接入晶体管PM3；所述差分信号正向输入端Vip分别接入晶体管PM1以及晶体管NM1；所述差分信号反向输入端Vin分别接入晶体管PM2以及晶体管NM2；所述正向信号输出端Vop分别接入晶体管PM2以及晶体管NM2；所述反向信号输出端Von分别接入晶体管PM1以及晶体管NM1。
上述电源VCC接入晶体管PM3的源极；所述共模反馈电路接入晶体管PM3的栅极；所述晶体管PM3的漏极分别接入晶体管PM1的源极以及晶体管PM2的源极；所述晶体管PM1的栅极与晶体管NM1的栅极相连；所述晶体管PM1的漏极与晶体管NM1的漏极相连；所述晶体管NM1的源极通过电流管I1接地；所述晶体管PM2的栅极与晶体管NM2的栅极相连；所述晶体管PM2的漏极与晶体管NM2的漏极相连；所述晶体管NM2的源极通过电流管I1接地；所述差分信号正向输入端Vip分别接入晶体管PM1的栅极以及晶体管NM1的栅极；所述差分信号反向输入端Vin分别接入晶体管PM2的栅极以及晶体管NM2的栅极；所述正向信号输出端Vop分别接入晶体管PM2的漏极以及晶体管NM2的漏极；所述反向信号输出端Von分别接入晶体管PM1的漏极以及晶体管NM1的漏极。
上述共模反馈电路包括电阻R1、电阻R2、基准电平VREF输入端以及比较器；所述正向信号输出端Vop通过电阻R1接入比较器的正向输入端；所述反向信号输出端Von通过电阻R2接入比较器的正向输入端；所述基准电平VREF输入端接入比较器的负向输入端；所述比较器的输出端分别接入晶体管PM3的源极、晶体管PM6的栅极以及晶体管PM7的栅极。
本发明的优点是：
本发明提供一种带预加重的LVDS输出驱动电路，包括差分信号输入端、信号输出端、LVDS输出级电路、LVDS预加重电路以及共模反馈电路；差分信号输入端分别通过LVDS输出级电路以及LVDS预加重电路接入信号输出端；信号输出端通过共模反馈电路分别反馈接入LVDS输出级电路以及LVDS预加重电路。本发明中的预加重电路可利用电容特性，在数据转换完成后和数据转换瞬间分别断开和导通预加重尾电流，在数据转换瞬间提供大的电流，完成预加重功能。相对传统反相器链实现的预加重电路结构来说，减小了电源波动，也可更高传输速率下实现预加重功能。
附图说明
图1是本发明所提供的带预加重的LVDS输出驱动电路的整体结构原理图；
图2是本发明所采用的LVDS输出驱动电路的电路结构图；
图3是本发明所采用的LVDS预加重电路的电路结构图。
具体实施方式
参见图1，本发明提供了一种带预加重的LVDS输出驱动电路，包括差分信号输入端、信号输出端、LVDS输出级电路、LVDS预加重电路以及共模反馈电路；差分信号输入端分别通过LVDS输出级电路以及LVDS预加重电路接入信号输出端；信号输出端通过共模反馈电路分别反馈接入LVDS输出级电路以及LVDS预加重电路。LVDS输出级电路用于完成LVDS输出功能，LVDS预加重电路是利用电容特性完成LVDS预加重功能，共模反馈电路用于保证输出共模需求。
参见图3，本发明所采用的LVDS预加重电路包括电源VCC、晶体管PM6、晶体管PM7、电容C1、晶体管PM4、晶体管PM5、晶体管NM3、晶体管NM4、电容C2、电流管I2以及电流管I3；电源VCC分别与晶体管PM6以及晶体管PM7相连；晶体管PM6与晶体管PM7相连；晶体管PM6通过晶体管PM4与晶体管NM3相连；晶体管PM7通过晶体管PM5与晶体管NM4相连；晶体管PM4通过电容C1与晶体管PM5相连；晶体管NM3通过电流管I2接地；晶体管NM4通过电流管I3接地；晶体管NM3通过电容C2与晶体管NM4相连；共模反馈电路分别接入晶体管PM6以及晶体管PM7；差分信号输入端分别接入晶体管PM4、晶体管PM5、晶体管NM3以及晶体管NM4；信号输出端分别接入晶体管PM4、晶体管PM5、晶体管NM3以及晶体管NM4。
参见图3，本发明所采用的LVDS预加重电路是利用电容特性完成预加重功能。利用电容特性，可在数据转换完成后和数据转换瞬间分别断开和导通预加重尾电流。数据转换瞬间，开关电容导通，预加重尾电流开启，提高输出幅度，完成预加重功能；数据转换完成后信号保持DC状态，开关电容关断，预加重尾电流关闭，维持LVDS输出幅度。具体为：当输入的差分信号Vip由低电平转换为高电平，差分信号Vin由高电平转换为低电平时，电容C1以及电容C2两端电压的高低态发生变化，使得电容瞬间导通，且输入电平高低态使得晶体管PM5以及晶体管NM3较晶体管PM4和晶体管NM4导通电阻小，电流自VCC经过晶体管PM6、电容C1与晶体管PM7电流加和后，流经晶体管PM5，通过正向信号输出端Vop流向外部负载RL，而后回到反向信号输出端Von经过晶体管NM3，分别从电流管I2及电容C2、电流管I3到地，该信号叠加至LVDS输出，可加快输出上升下降边沿；随着数据切换，电容导通程度降低，至数据切换完成，进入稳态后，电容断开，此时差分信号Vip为高电平，差分信号Vin为低电平，而电路中晶体管NM3、晶体管NM4、晶体管PM4以及晶体管PM5均在饱和区，电流将分别从Vcc到晶体管PM6、晶体管PM4、晶体管NM3以及经过电流管I1到地，或从Vcc到晶体管PM7、晶体管PM5、晶体管NM4以及电流管I2到地，不叠加至LVDS输出端。反之同理。
此外，为了获得更高级数的预加重，本发明所采用的LVDS预加重电路还包括电容C3、电容C4、电容C5以及电容C6；电源VCC通过电容C3接入晶体管PM4；电源VCC通过电容C4接入晶体管PM5。晶体管NM3通过电容C5接地；晶体管NM4通过电容C6接地。其工作原理为：当输入差分信号Vip由低电平转换为高电平，差分信号Vin由高电平转换为低电平时，由于晶体管PM5的源端电压为Vin+Vth(PM5)，随着差分信号Vin电平由高变低，晶体管PM5源端电压V2也由高变低，电容C4为了维持V2原本的高电平，会瞬间从电源抽取电流上拉；同时由于晶体管NM3的源端电压为Vip-Vth(NM3)，随着差分信号Vip电平由低变高，晶体管NM3源端电压V3也由低变高，电容C5为了维持V3原本的低电平，会瞬间释放到地的电流下拉；电流自VCC将电容C4产生的电流与晶体管PM7及流经晶体管PM6、电容C1的电流加和后流经晶体管PM5，通过正向信号输出端Vop流向外部负载RL，而后回到反向信号输出端Von经过晶体管NM3后，分别从电容C5与电流管I2及电容C2、电流管I3到地，该信号叠加至LVDS输出，可进一步加快输出上升下降边沿；随着数据切换，电容开启程度降低，至数据切换完成，进入稳态后，电容断开，维持电路原本的工作状态。反之同理。
示例性的，电源VCC分别与晶体管PM6的源极以及晶体管PM7的源极相连；晶体管PM6的栅极与晶体管PM7的栅极相连；晶体管PM6的漏极接入晶体管PM4的源极；晶体管PM4的栅极与晶体管NM3的栅极相连；晶体管PM4的漏极与晶体管NM3的漏极相连；晶体管PM7的漏极接入晶体管PM5的源极；晶体管PM5的栅极与晶体管NM4的栅极相连；晶体管PM5的漏极与晶体管NM4的漏极相连；晶体管PM4的源极通过电容C1与晶体管PM5的源极相连；晶体管NM3的源极通过电流管I2接地；晶体管NM4的源极通过电流管I3接地；晶体管NM3的源极通过电容C2与晶体管NM4的源极相连；共模反馈电路分别接入晶体管PM6的栅极以及晶体管PM7的栅极；差分信号输入端分别接入晶体管PM4的栅极、晶体管PM5的栅极、晶体管NM3的栅极以及晶体管NM4的栅极；信号输出端分别接入晶体管PM4的漏极、晶体管PM5的漏极、晶体管NM3的漏极以及晶体管NM4的漏极；电源VCC通过电容C3接入晶体管PM4的源极；电源VCC通过电容C4接入晶体管PM5的源极；晶体管NM3的源极通过电容C5接地；晶体管NM4的源极通过电容C6接地。
差分信号输入端包括差分信号正向输入端Vip以及差分信号反向输入端Vin；信号输出端包括正向信号输出端Vop以及反向信号输出端Von；差分信号正向输入端Vip分别接入晶体管PM4的栅极以及晶体管NM3的栅极；差分信号反向输入端Vin分别接入晶体管PM5的栅极以及晶体管NM4的栅极；正向信号输出端Vop分别接入晶体管PM4的漏极以及晶体管NM3的漏极；反向信号输出端Von分别接入晶体管PM5的漏极以及晶体管NM4的漏极。
参见图2，本发明所采用的LVDS输出级电路是经典的LVDS驱动电路，其包括电源VCC、晶体管PM3、晶体管PM1、晶体管PM2、晶体管NM1、晶体管NM2以及电流管I1；电源VCC通过晶体管PM3分别接入晶体管PM1以及晶体管PM2；晶体管PM1通过晶体管NM1以及电流管I1接地；晶体管PM2通过晶体管NM2以及电流管I1接地；共模反馈电路接入晶体管PM3；差分信号正向输入端Vip分别接入晶体管PM1以及晶体管NM1；差分信号反向输入端Vin分别接入晶体管PM2以及晶体管NM2；正向信号输出端Vop分别接入晶体管PM2以及晶体管NM2；反向信号输出端Von分别接入晶体管PM1以及晶体管NM1。
示例性的，电源VCC接入晶体管PM3的源极；共模反馈电路接入晶体管PM3的栅极；晶体管PM3的漏极分别接入晶体管PM1的源极以及晶体管PM2的源极；晶体管PM1的栅极与晶体管NM1的栅极相连；晶体管PM1的漏极与晶体管NM1的漏极相连；晶体管NM1的源极通过电流管I1接地；晶体管PM2的栅极与晶体管NM2的栅极相连；晶体管PM2的漏极与晶体管NM2的漏极相连；晶体管NM2的源极通过电流管I1接地；差分信号正向输入端Vip分别接入晶体管PM1的栅极以及晶体管NM1的栅极；差分信号反向输入端Vin分别接入晶体管PM2的栅极以及晶体管NM2的栅极；正向信号输出端Vop分别接入晶体管PM2的漏极以及晶体管NM2的漏极；反向信号输出端Von分别接入晶体管PM1的漏极以及晶体管NM1的漏极。参见图2，当输入的差分信号Vip为高电平，差分信号Vin为低电平时，晶体管NM1与晶体管PM2导通，电流自VCC经过晶体管PM3及晶体管PM2，通过正向信号输出端Vop流向外部负载RL，而后回到反向信号输出端Von经过晶体管NM1及电流管I1到GND，此时正向信号输出端Vop的输出为高，反向信号输出端Von的输出为低。反之同理。通过调整电流管I1的大小保证输出幅度，满足LVDS协议。
参见图1，本发明所采用的共模反馈电路包括电阻R1、电阻R2、基准电平VREF输入端以及比较器；正向信号输出端Vop通过电阻R1接入比较器的正向输入端；反向信号输出端Von通过电阻R2接入比较器的正向输入端；基准电平VREF输入端接入比较器的负向输入端；比较器的输出端分别接入晶体管PM3的源极、晶体管PM6的栅极以及晶体管PM7的栅极。将输出共模信号通过电阻R1以及电阻R2取共模后与带隙基准产生的VREF电压比较，产生电压信号调节PMOS电流源大小，从而调整输出共模信号，使其能够稳定在1.2V左右，满足LVDS协议。

Claims (9)

1.一种带预加重的LVDS输出驱动电路，其特征在于：所述带预加重的LVDS输出驱动电路包括差分信号输入端、信号输出端、LVDS输出级电路、LVDS预加重电路以及共模反馈电路；所述差分信号输入端分别通过LVDS输出级电路以及LVDS预加重电路接入信号输出端；所述信号输出端通过共模反馈电路分别反馈接入LVDS输出级电路以及LVDS预加重电路。
2.根据权利要求1所述的带预加重的LVDS输出驱动电路，其特征在于：所述LVDS预加重电路包括电源VCC、晶体管PM6、晶体管PM7、电容C1、晶体管PM4、晶体管PM5、晶体管NM3、晶体管NM4、电容C2、电流管I2以及电流管I3；所述电源VCC分别与晶体管PM6以及晶体管PM7相连；所述晶体管PM6与晶体管PM7相连；所述晶体管PM6通过晶体管PM4与晶体管NM3相连；所述晶体管PM7通过晶体管PM5与晶体管NM4相连；所述晶体管PM4通过电容C1与晶体管PM5相连；所述晶体管NM3通过电流管I2接地；所述晶体管NM4通过电流管I3接地；所述晶体管NM3通过电容C2与晶体管NM4相连；所述共模反馈电路分别接入晶体管PM6以及晶体管PM7；所述差分信号输入端分别接入晶体管PM4、晶体管PM5、晶体管NM3以及晶体管NM4；所述信号输出端分别接入晶体管PM4、晶体管PM5、晶体管NM3以及晶体管NM4。
3.根据权利要求2所述的带预加重的LVDS输出驱动电路，其特征在于：所述LVDS预加重电路还包括电容C3以及电容C4；所述电源VCC通过电容C3接入晶体管PM4；所述电源VCC通过电容C4接入晶体管PM5。
4.根据权利要求3所述的带预加重的LVDS输出驱动电路，其特征在于：所述LVDS预加重电路还包括电容C5以及电容C6；所述晶体管NM3通过电容C5接地；所述晶体管NM4通过电容C6接地。
5.根据权利要求4所述的带预加重的LVDS输出驱动电路，其特征在于：所述电源VCC分别与晶体管PM6的源极以及晶体管PM7的源极相连；所述晶体管PM6的栅极与晶体管PM7的栅极相连；所述晶体管PM6的漏极接入晶体管PM4的源极；所述晶体管PM4的栅极与晶体管NM3的栅极相连；所述晶体管PM4的漏极与晶体管NM3的漏极相连；所述晶体管PM7的漏极接入晶体管PM5的源极；所述晶体管PM5的栅极与晶体管NM4的栅极相连；所述晶体管PM5的漏极与晶体管NM4的漏极相连；所述晶体管PM4的源极通过电容C1与晶体管PM5的源极相连；所述晶体管NM3的源极通过电流管I2接地；所述晶体管NM4的源极通过电流管I3接地；所述晶体管NM3的源极通过电容C2与晶体管NM4的源极相连；所述共模反馈电路分别接入晶体管PM6的栅极以及晶体管PM7的栅极；所述差分信号输入端分别接入晶体管PM4的栅极、晶体管PM5的栅极、晶体管NM3的栅极以及晶体管NM4的栅极；所述信号输出端分别接入晶体管PM4的漏极、晶体管PM5的漏极、晶体管NM3的漏极以及晶体管NM4的漏极；所述电源VCC通过电容C3接入晶体管PM4的源极；所述电源VCC通过电容C4接入晶体管PM5的源极；所述晶体管NM3的源极通过电容C5接地；所述晶体管NM4的源极通过电容C6接地。
6.根据权利要求5所述的带预加重的LVDS输出驱动电路，其特征在于：所述差分信号输入端包括差分信号正向输入端Vip以及差分信号反向输入端Vin；所述信号输出端包括正向信号输出端Vop以及反向信号输出端Von；所述差分信号正向输入端Vip分别接入晶体管PM4的栅极以及晶体管NM3的栅极；所述差分信号反向输入端Vin分别接入晶体管PM5的栅极以及晶体管NM4的栅极；所述正向信号输出端Vop分别接入晶体管PM4的漏极以及晶体管NM3的漏极；所述反向信号输出端Von分别接入晶体管PM5的漏极以及晶体管NM4的漏极。
7.根据权利要求6所述的带预加重的LVDS输出驱动电路，其特征在于：所述LVDS输出级电路包括电源VCC、晶体管PM3、晶体管PM1、晶体管PM2、晶体管NM1、晶体管NM2以及电流管I1；所述电源VCC通过晶体管PM3分别接入晶体管PM1以及晶体管PM2；所述晶体管PM1通过晶体管NM1以及电流管I1接地；所述晶体管PM2通过晶体管NM2以及电流管I1接地；所述共模反馈电路接入晶体管PM3；所述差分信号正向输入端Vip分别接入晶体管PM1以及晶体管NM1；所述差分信号反向输入端Vin分别接入晶体管PM2以及晶体管NM2；所述正向信号输出端Vop分别接入晶体管PM2以及晶体管NM2；所述反向信号输出端Von分别接入晶体管PM1以及晶体管NM1。
8.根据权利要求7所述的带预加重的LVDS输出驱动电路，其特征在于：所述电源VCC接入晶体管PM3的源极；所述共模反馈电路接入晶体管PM3的栅极；所述晶体管PM3的漏极分别接入晶体管PM1的源极以及晶体管PM2的源极；所述晶体管PM1的栅极与晶体管NM1的栅极相连；所述晶体管PM1的漏极与晶体管NM1的漏极相连；所述晶体管NM1的源极通过电流管I1接地；所述晶体管PM2的栅极与晶体管NM2的栅极相连；所述晶体管PM2的漏极与晶体管NM2的漏极相连；所述晶体管NM2的源极通过电流管I1接地；所述差分信号正向输入端Vip分别接入晶体管PM1的栅极以及晶体管NM1的栅极；所述差分信号反向输入端Vin分别接入晶体管PM2的栅极以及晶体管NM2的栅极；所述正向信号输出端Vop分别接入晶体管PM2的漏极以及晶体管NM2的漏极；所述反向信号输出端Von分别接入晶体管PM1的漏极以及晶体管NM1的漏极。
9.根据权利要求8所述的带预加重的LVDS输出驱动电路，其特征在于：所述共模反馈电路包括电阻R1、电阻R2、基准电平VREF输入端以及比较器；所述正向信号输出端Vop通过电阻R1接入比较器的正向输入端；所述反向信号输出端Von通过电阻R2接入比较器的正向输入端；所述基准电平VREF输入端接入比较器的负向输入端；所述比较器的输出端分别接入晶体管PM3的源极、晶体管PM6的栅极以及晶体管PM7的栅极。
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CN118100990A (zh) * 2024-04-26 2024-05-28 成都电科星拓科技有限公司 接收机中前向去加重电路中前向支路输出级驱动方法
CN118101392A (zh) * 2024-04-26 2024-05-28 成都电科星拓科技有限公司 降低通信中后向串扰的方法及后向合成电路
CN118100988A (zh) * 2024-04-25 2024-05-28 成都电科星拓科技有限公司 降低通信中前向串扰的方法及前向合成电路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118100988A (zh) * 2024-04-25 2024-05-28 成都电科星拓科技有限公司 降低通信中前向串扰的方法及前向合成电路
CN118100988B (zh) * 2024-04-25 2024-07-02 成都电科星拓科技有限公司 降低通信中前向串扰的方法及前向合成电路
CN118100990A (zh) * 2024-04-26 2024-05-28 成都电科星拓科技有限公司 接收机中前向去加重电路中前向支路输出级驱动方法
CN118101392A (zh) * 2024-04-26 2024-05-28 成都电科星拓科技有限公司 降低通信中后向串扰的方法及后向合成电路
CN118101392B (zh) * 2024-04-26 2024-07-02 成都电科星拓科技有限公司 降低通信中后向串扰的方法及后向合成电路

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