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CN106788493B - 一种低速发射器电路 - Google Patents

一种低速发射器电路 Download PDF

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CN106788493B CN201611191596.3A CN201611191596A CN106788493B CN 106788493 B CN106788493 B CN 106788493B CN 201611191596 A CN201611191596 A CN 201611191596A CN 106788493 B CN106788493 B CN 106788493B
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Abstract

本发明提供了一种低速发射器电路。所述低速发射器电路包括输入端、第一级驱动单元、第二级驱动单元和输出端，其中，所述第一级驱动单元连接到所述输入端，且其包括第一反向器和第二反向器；所述第二级驱动单元连接到所述输出端，且其包括第一PMOS晶体管和第一NMOS晶体管，其中所述第一PMOS晶体管和所述第一NMOS晶体管的栅极分别通过所述第一反向器和第二反向器进行控制。

Description

一种低速发射器电路
【技术领域】
本发明涉及电子接口系统技术领域，特别地，涉及一种高性能低速发射器电路。
【背景技术】
在电子接口系统中，常用的低速发射器电路主要是由偶数级反向器构成，且驱动能力逐级增大。比如，图1所示的低速发射器电路包括第一级反向器和第二级反向器，其中第一级反向器包括第一PMOS晶体管PM1和第一NMOS晶体管NM1，第二级反向器包括第二PMOS晶体管PM2和第二NMOS晶体管NM1；输入端D_IN接收到的信号经过第一级反向器之后，由第二级反向器去驱动负载电容Cload。
移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)协议的低功率发射器规范对于发射器电路的上升时间tr、下降时间tf和电压转换效率等参数有具体要求。若采用图1所示的低速发射器电路的结构，如果上升时间tr和下降时间tf满足上述规范，则要求所述第二级反向器的第二PMOS晶体管PM2和第二NMOS晶体管NM2的尺寸不能太小，然而，当所述第二级反向器的晶体管尺寸较大时，所述低速发射器电路的电压转换效率又难以满足上述规范的要求。反之，如果把所述第二级反向器的尺寸调小来满足电压转换效率的参数要求时，所述低速发射器电路的上升时间tr和下降时间tf又难以满足上述规范的要求。也即是说，图1所示的低速发射器电路的上升时间tr和下降时间tf与电压转换效率存在矛盾。
而且，图1所示的低速发射器电路还存在一个问题，所述低速发射器电路的输出端D_OUT无法输出高阻态，不满足实际应用的要求。还有一种方案是在低速发射器电路中加入米勒电容来解决上升时间tr和下降时间tf与电压转换效率的矛盾问题，然而其仍然无法解决电路输出高阻态的需求，且由于引入米勒电容会导致低速发射器电路的输出端D_OUT的输出信号存在很大的毛刺，影响电路的可靠性。
有鉴于此，有必要提供一种高性能低速发射器电路，以解决现有技术存在的上述问题。
【发明内容】
本发明的目的在于提供一种可以解决上述问题的高性能低速发射器电路。
本发明首先提供一种低速发射器电路，包括输入端、第一级驱动单元、第二级驱动单元和输出端，其中，所述第一级驱动单元连接到所述输入端，且其包括第一反向器和第二反向器；所述第二级驱动单元连接到所述输出端，且其包括第一PMOS晶体管和第一NMOS晶体管，其中所述第一PMOS晶体管和所述第一NMOS晶体管的栅极分别通过所述第一反向器和第二反向器进行控制；
所述第一反向器包括第二PMOS晶体管和第二NMOS晶体管；所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极相互连接，并连接到所述输入端，所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极相互连接，并连接到所述第一PMOS晶体管的栅极；所述第二PMOS晶体管的源极连接到直流电压，而所述第二NMOS晶体管的源极通过第二下拉控制元件连接到接地端；
所述第二反向器包括第三PMOS晶体管和第三NMOS晶体管；所述第三PMOS晶体管的栅极和所述第三NMOS晶体管的栅极相互连接，并连接到所述输入端；所述第三PMOS晶体管的漏极和所述第三NMOS晶体管的漏极相互连接，并连接到所述第一NMOS晶体管的栅极；所述第三PMOS晶体管的源极还通过第二上拉控制元件连接到所述直流电压，而所述第二NMOS晶体管的源极连接到所述接地端；
所述第二上拉控制元件和所述第二下拉控制元件分别为第五PMOS晶体管和第五NMOS晶体管；所述第五NMOS晶体管的栅极用于接收第一使能信号，且其漏极连接到所述第二NMOS晶体管的源极，而其源极连接到所述接地端；所述第五PMOS晶体管的栅极用于接收第二使能信号，且其漏极连接到所述第三PMOS晶体管的源极，而其源极连接到所述直流电压；所述第一使能信号和所述第二使能信号为相互反向的使能控制信号。
作为在本发明提供的低速发射器电路的一种改进，在一种优选实施例中，还包括电容切换单元，所述电容切换单元包括第一切换开关、第二切换开关和米勒电容；其中，所述第一切换开关和所述第二切换开关相互串联，并连接在所述第一反向器的输出端和所述第二反向器的输出端之间；所述米勒电容的一端连接在所述第一切换开关和所述第二切换开关之间，且其另一端连接到所述输出端。
作为在本发明提供的低速发射器电路的一种改进，在一种优选实施例中，所述第一切换开关和所述第二切换开关的开关状态可以受所述输入端的输入信号控制，且二者相关状态相反。
作为在本发明提供的低速发射器电路的一种改进，在一种优选实施例中，所述米勒电容用于减缓所述第一PMOS晶体管和所述第一NMOS晶体管的栅极的电压转换效率。
作为在本发明提供的低速发射器电路的一种改进，在一种优选实施例中，所述第一PMOS晶体管的源极连接到直流电压，且其漏极连接到所述第一NMOS晶体管的漏极，并且进一步连接到所述输出端；所述第一NMOS晶体管的源极连接到接地端。
作为在本发明提供的低速发射器电路的一种改进，在一种优选实施例中，所述第一PMOS晶体管的栅极还通过第一上拉控制元件连接到所述直流电压，而所述第一NMOS晶体管的栅极通过第一下拉控制元件连接到所述接地端。
作为在本发明提供的低速发射器电路的一种改进，在一种优选实施例中，所述第一上拉控制元件为第四PMOS晶体管，而所述第一下拉控制元件为第四NMOS晶体管；所述第四PMOS晶体管的栅极用于接收第一使能信号，且其源极连接到所述直流电压，而其漏极连接到所述第一PMOS晶体管的栅极；所述第四NMOS晶体管的栅极用于接收第二使能信号，且其源极连接到所述接地端，而其漏极连接到所述第一NMOS晶体管的栅极；所述第一使能信号和所述第二使能信号为相互反向的使能控制信号。
在本发明提供的低速发射器电路中，所述第二级驱动单元的PMOS晶体管和NMOS晶体管分别通过第一级驱动单元的两个相互独立的反向器和进行控制的，因而可以分开地进行上拉和下拉，从而使得所述低速发射器电路输出高阻态成为可能；另外，所述低速发射器电路还通过所述米勒电容来实现当负载电容为0pF时电压转换效率满足要求；并且，所述低速发射器电路还可以通过采用合适的米勒电容并适当增加所述第一切换开关和所述第二切换开关的电阻，引入RC延迟来优化减少所述输出端的输出毛刺。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为一种传统的低速发射器电路的电路结构示意图；
图2为本发明提供的低速发射器电路一种实施例的电路结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图2，其为本发明提供的低速发射器电路一种实施例的电路结构示意图。所述低速发射器电路200主要包括输入端D_IN、第一级驱动单元210、第二级驱动单元220、电容切换单元230和输出端D_OUT。
其中，所述第一级驱动单元210连接到所述输入端D_IN，且其包括第一反向器211和第二反向器212。所述第二级驱动单元220可以作为输出驱动单元，其连接到所述输出端D_OUT，且其包括第一PMOS晶体管221和第一NMOS晶体管222。所述第一PMOS晶体管221的栅极连接到所述第一反向器211的输出端，所述第一NMOS晶体管222的栅极连接到所述第二反向器212的输出端。也即是说，在本实施例中，所述第二级驱动单元220的PMOS晶体管221和NMOS晶体管222是分别通过第一级驱动单元210的两个相互独立的反向器211和212进行控制的，因而可以分开地进行上拉和下拉，从而使得所述低速发射器电路200输出高阻态成为可能。
具体地，所述第一PMOS晶体管221的源极连接到直流电压VDD，且其漏极连接到所述第一NMOS晶体管222的漏极，所述第一NMOS晶体管222的源极连接到接地端VSS。并且，所述第一NMOS晶体管222的漏极还进一步连接到所述低速发射器电路200的输出端D_OUT，且所述输出端D_OUT可以用来连接负载电容Cload。
在本实施例中，所述第一PMOS晶体管221的栅极还通过第一上拉控制元件223连接到所述直流电压VDD，而所述第一NMOS晶体管222的栅极通过第一下拉控制元件224连接到所述接地端VSS。
所述第一反向器211包括第二PMOS晶体管213和第二NMOS晶体管214。其中，所述第二PMOS晶体管213的栅极和所述第二NMOS晶体管214的栅极相互连接，并作为所述第一反向器211的输入端且连接到所述低速发射器电路200的输入端D_IN。所述第二PMOS晶体管213的漏极和所述第二NMOS晶体管214的漏极相互连接，并作为所述第一反向器211的输出端且进一步连接到所述第一PMOS晶体管221的栅极。另外，所述第二PMOS晶体管213的源极连接到所述直流电压VDD，而所述第二NMOS晶体管214的源极通过第二下拉控制元件218连接到接地端VSS。
所述第二反向器212包括第三PMOS晶体管215和第三NMOS晶体管216。其中，所述第三PMOS晶体管215的栅极和所述第三NMOS晶体管216的栅极相互连接，并作为所述第二反向器212的输入端且连接到所述低速发射器电路200的输入端D_IN。所述第三PMOS晶体管215的漏极和所述第三NMOS晶体管216的漏极相互连接，并作为所述第二反向器212的输出端且进一步连接到所述第一NMOS晶体管222的栅极。另外，所述第三PMOS晶体管215的源极还通过第二上拉控制元件217连接到所述直流电压VDD，而所述第二NMOS晶体管214的源极连接到接地端VSS。
在具体实施例中，所述第一上拉控制元件223和所述第二上拉控制元件217可以均为PMOS晶体管，而所述第一下拉控制元件224和所述第二上拉控制元件218可以均为NMOS晶体管。
比如，在图2所示的实施例中，所述第一上拉控制元件223可以为第四PMOS晶体管，而所述第一下拉控制元件224可以为第四NMOS晶体管。其中，所述第四PMOS晶体管223的栅极用于接收第一使能信号EN，且其源极连接到所述直流电压VDD，而其漏极连接到所述第一PMOS晶体管221的栅极。所述第四NMOS晶体管224的栅极用于接收第二使能信号ENb，且其源极连接到所述接地端VSS，而其漏极连接到所述第一NMOS晶体管222的栅极。在具体实施例中，所述第一使能信号EN和所述第二使能信号ENb可以为相互反向的使能控制信号。
相类似地，所述第二上拉控制元件217和所述第二下拉控制元件218可以分别为第五PMOS晶体管和第五NMOS晶体管。其中，所述第五PMOS晶体管217的栅极用于接收所述第二使能信号ENb，且其漏极连接到所述第三PMOS晶体管215的源极，而其源极连接到所述直流电压VDD。所述第五NMOS晶体管218的栅极用于接收所述第一使能信号EN，且其漏极连接到所述第二NMOS晶体管214的源极，而其源极连接到所述接地端VSS。
当所述低速发射器电路200不使时，为使得所述输出端D_OUT可以输出高阻态，所述第一使能信号EN和所述第二使能信号ENb可以分别设置为高电平和低电平，即EN＝L且ENb＝H；此时，所述第二下拉控制元件218关断，所述第二上拉控制元件217关断，而所述第一上拉控制元件223和所述第二下拉控制元件224均闭合，此时所述第一上拉控制元件223可以上拉所述第一PMOS晶体管221，而所述第一下拉控制元件224可以下拉所述第一NMOS晶体管222，在这种情况下，所述输出端D_OUT的输出变为高阻态。
所述电容切换单元230包括第一切换开关S1、第二切换开关S2和米勒电容Cc。其中，所述第一切换开关S1和所述第二切换开关S2相互串联，并连接在所述第一反向器211的输出端和所述第二反向器212的输出端之间。所述米勒电容Cc的一端连接在所述第一切换开关S1和所述第二切换开关S2之间，且其另一端连接到所述低速发射器电路200的输出端D_OUT。
在本实施例中，所述第一切换开关S1和所述第二切换开关S2的开关状态可以受所述输入端D_IN的输入信号控制，且二者相关状态相反。比如，当所述输入端D_IN的输入信号高电平时，所述第一切换开关S1闭合而所述第二切换开关S2断开，此时所述米勒电容Cc连接到所述第一反向器211的输出端(即连接到所述第一PMOS晶体管221的栅极)；而当所述输入端D_IN的输入信号低电平时，所述第一切换开关S1断开而所述第二切换开关S2闭合，此时所述米勒电容Cc连接到所述第二反向器212的输出端(即连接到所述第一NMOS晶体管222的栅极)。所述米勒电容Cc主要是用于减缓所述第一PMOS晶体管221和所述第一NMOS晶体管222的栅极的电压转换效率(Slew Rate)，从而实现当所述负载电容Cload为0pF时，所述低速发射器电路200的电压转换效率满足要求。
需要注意的是，虽然采用电容值较大的米勒电容Cc对于在所述负载电容Cload为0pF改善所述电压转换效率是有帮助的，但是当所述米勒电容Cc的电容值太大时，通过所述米勒电容Cc耦合到所述输出端D_OUT的毛刺也会增加。所以，在具体实现上，为降低毛刺对输出信号的影响，所述米勒电容Cc的电容值不能太大，另外，还可以通过适当增加所述第一切换开关S1和所述第二切换开关S2的电阻，引入电阻电容(RC)延迟来优化减少所述输出端D_OUT的输出毛刺。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (7)

1.一种低速发射器电路，其特征在于，包括输入端、第一级驱动单元、第二级驱动单元和输出端，其中，所述第一级驱动单元连接到所述输入端，且其包括第一反向器和第二反向器；所述第二级驱动单元连接到所述输出端，且其包括第一PMOS晶体管和第一NMOS晶体管，其中所述第一PMOS晶体管和所述第一NMOS晶体管的栅极分别通过所述第一反向器和第二反向器进行控制；
所述第一反向器包括第二PMOS晶体管和第二NMOS晶体管；所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极相互连接，并连接到所述输入端，所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极相互连接，并连接到所述第一PMOS晶体管的栅极；所述第二PMOS晶体管的源极连接到直流电压，而所述第二NMOS晶体管的源极通过第二下拉控制元件连接到接地端；
所述第二反向器包括第三PMOS晶体管和第三NMOS晶体管；所述第三PMOS晶体管的栅极和所述第三NMOS晶体管的栅极相互连接，并连接到所述输入端；所述第三PMOS晶体管的漏极和所述第三NMOS晶体管的漏极相互连接，并连接到所述第一NMOS晶体管的栅极；所述第三PMOS晶体管的源极还通过第二上拉控制元件连接到所述直流电压，而所述第二NMOS晶体管的源极连接到所述接地端；
所述第二上拉控制元件和所述第二下拉控制元件分别为第五PMOS晶体管和第五NMOS晶体管；所述第五NMOS晶体管的栅极用于接收第一使能信号，且其漏极连接到所述第二NMOS晶体管的源极，而其源极连接到所述接地端；所述第五PMOS晶体管的栅极用于接收第二使能信号，且其漏极连接到所述第三PMOS晶体管的源极，而其源极连接到所述直流电压；所述第一使能信号和所述第二使能信号为相互反向的使能控制信号。
2.根据权利要求1所述的低速发射器电路，其特征在于，还包括电容切换单元，所述电容切换单元包括第一切换开关、第二切换开关和米勒电容；其中，所述第一切换开关和所述第二切换开关相互串联，并连接在所述第一反向器的输出端和所述第二反向器的输出端之间；所述米勒电容的一端连接在所述第一切换开关和所述第二切换开关之间，且其另一端连接到所述输出端。
3.根据权利要求2所述的低速发射器电路，其特征在于，所述第一切换开关和所述第二切换开关的开关状态可以受所述输入端的输入信号控制，且二者相关状态相反。
4.根据权利要求3所述的低速发射器电路，其特征在于，所述米勒电容用于减缓所述第一PMOS晶体管和所述第一NMOS晶体管的栅极的电压转换效率。
5.根据权利要求1所述的低速发射器电路，其特征在于，所述第一PMOS晶体管的源极连接到直流电压，且其漏极连接到所述第一NMOS晶体管的漏极，并且进一步连接到所述输出端；所述第一NMOS晶体管的源极连接到接地端。
6.根据权利要求5所述的低速发射器电路，其特征在于，所述第一PMOS晶体管的栅极还通过第一上拉控制元件连接到所述直流电压，而所述第一NMOS晶体管的栅极通过第一下拉控制元件连接到所述接地端。
7.根据权利要求6所述的低速发射器电路，其特征在于，所述第一上拉控制元件为第四PMOS晶体管，而所述第一下拉控制元件为第四NMOS晶体管；所述第四PMOS晶体管的栅极用于接收第一使能信号，且其源极连接到所述直流电压，而其漏极连接到所述第一PMOS晶体管的栅极；所述第四NMOS晶体管的栅极用于接收第二使能信号，且其源极连接到所述接地端，而其漏极连接到所述第一NMOS晶体管的栅极；所述第一使能信号和所述第二使能信号为相互反向的使能控制信号。
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GR01 Patent grant
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Application publication date: 20170531

Assignee: Shandong industry research information and Artificial Intelligence Integration Research Institute Co.,Ltd.

Assignor: HUNAN GOKE MICROELECTRONICS Co.,Ltd.

Contract record no.: X2021430000001

Denomination of invention: A low speed transmitter circuit

Granted publication date: 20191210

License type: Common License

Record date: 20210115

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