CN116318056A - 一种利用源隔离加固和极性加固的抗辐射Latch电路、及模块 - Google Patents

Abstract

本发明涉及集成电路设计技术领域，更具体的，涉及一种利用源隔离加固和极性加固的抗辐射Latch电路，以及基于该抗辐射Latch电路封装的模块。本发明的存储节点X1、X2、X5、X6均由NMOS晶体管包围，形成极性加固，使得X1、X2、X5、X6有效避免发生翻转。本发明使用了源隔离技术，使X0、X3、X4、X7节点上也仅产生“1‑0”和“0‑0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性。本发明构建了C单元，其结构简单还有良好的抗辐射能力，可在多节点受到轰击时配合作用保证Q的正确输出。本发明的抗辐射Latch电路具备完全的抗TNU、DNU、SNU能力，并有较低的延迟、较低的功耗以及较小的面积。

Description

一种利用源隔离加固和极性加固的抗辐射Latch电路、及模块

技术领域

本发明涉及集成电路设计技术领域，更具体的，涉及一种利用源隔离加固和极性加固的抗辐射Latch电路(可简称为TNURH latch单元)，以及基于该抗辐射Latch电路封装的模块。

背景技术

随着金属氧化物半导体(CMOS)技术的快速发展，现代集成电路越来越容易受到软错误引起的可靠性问题的影响。软误差是一种瞬态误差，主要是由中子、质子、重离子、α粒子、电子等撞击引起的。

在纳米级CMOS技术中，一个撞击粒子可以无效地改变存储单元中单个节点的逻辑状态，导致单节点翻转(SNU)。然而，在高度集成的纳米CMOS技术中，由于电荷共享，高能撞击粒子可以同时改变相邻的双节点甚至三节点的逻辑状态，导致多节点翻转(MNU)，包括双节点翻转(DNU)和三节点翻转(TNU)。显然，仅针对SNU的辐射加固已经不足以满足要求高可靠性的安全关键航空航天应用。

为了提高单元抵抗多节点翻转的能力，现有技术中主要包括以下几种方案：

1)如图1所示的以DICE结构为基础的结构单元(简称为RH latch单元)，共有6个内部节点，并对部分节点采用了极性加固技术，具有抗双节点翻转能力，采用快速数据通道降低传输延时，但是该电路的功耗较大。

2)如图2所示的能够同时耐双节点翻转锁存器(简称为HRDNUT单元)、如图3所示的能够同时耐三节点翻转的锁存器(简称为TNU-latch单元)。其中，HRDNUT采用了晶体管堆叠技术降低功耗，在锁存器单元工作的情况下，单元受粒子轰击后的恢复功能与以前的设计相比具有明显的优势，且该电路的功耗较小，但单元的延迟较大；TNU-latch也是采用了晶体管堆叠技术，因为在发生错误后，没有节点保持高阻状态，因此无需额外的输出电路来保存数据，但是该单元使用了大量晶体管保证锁存器单元抗单粒子三节点翻转的性能，因此面积开销较大，且单元的延迟也相对较大。

3)如图4所示的一种抗辐射极性加固锁存器(简称为RHPDL单元)，单元内部存储节点采用全NMOS晶体管或全PMOS晶体管包围，减少了敏感节点数量，提高了电路稳定性，使得电路具有抗双节点翻转能力，采用快速数据通道，传输延时较低，但功耗相对较大。

发明内容

基于此，有必要针对现有的锁存器不能在抗节点翻转能力、功耗指标、面积开销、延迟指标达到较佳匹配的问题，提供一种利用源隔离加固和极性加固的抗辐射Latch电路、及模块。

本发明采用以下技术方案实现：

第一方面，本发明提供了一种利用源隔离加固和极性加固的抗辐射Latch电路，包括上拉管部、下拉管部、反相器一、反相器二、传输管部、C单元部、传输门。

上拉管部包括12个PMOS管P1～P12、4个NMOS管N1～N4，用于上拉存储节点X0、X1、X2、X3、X4、X5、X6、X7。下拉管部包括7个NMOS管N5～N12，用于下拉存储节点X0、X1、X2、X3、X4、X5、X6、X7。其中，X1、X2、X5、X6均被NMOS晶体管包围，形成极性加固。P1和P9、P4和P10、P5和P11、P8和P12形成源隔离加固。

反相器一包括1个NMOS晶体管N20、1个PMOS晶体管P20，用于将时钟信号CLK反相为时钟信号NCK。反相器二包括1个NMOS晶体管N21、1个PMOS晶体管P21，用于将输入信号D反相为输入信号DN。传输管部包括7个NMOS晶体管N23～N30，均连接时钟信号CLK。其中，X0、X2、X4、X6对应通过N23、N25、N27、N29与D相连，X1、X3、X5、X7对应通过N24、N26、N28、N30与DN相连。

C单元部包括C单元一、C单元二、C单元三。所述C单元一包括2个PMOS晶体管P13～P14、2个NMOS晶体管N13～N14，用于依据X3、X5输出中间信号n1。所述C单元二包括2个PMOS晶体管P15～P16、2个NMOS晶体管N15～N16，用于依据X7、X1输出中间信号n2。所述C单元三包括3个PMOS晶体管P17～P19、3个NMOS晶体管N17～N19，用于依据n1、n2、CLK、NCK输出输出信号Q。

传输门包括1个NMOS晶体管N22、1个PMOS晶体管P22，用于依据CLK、NCK进行打开或关闭。所述CLK＝1时，传输门打开，所述抗辐射Latch电路为透明模式，D经过传输门直接输出Q。所述CLK＝0时，传输门关闭，所述抗辐射Latch电路为保持模式，D、DN对应存入X0、X1、X2、X3、X4、X5、X6、X7，并经过C单元部输出Q。

该种利用源隔离加固和极性加固的抗辐射Latch电路的实现根据本公开的实施例的方法或过程。

第二方面，本发明公开了一种抗辐射Latch模块，采用如第一方面公开的抗辐射Latch电路封装而成。

该种抗辐射Latch模块的实现根据本公开的实施例的方法或过程。

与现有技术相比，本发明具备如下有益效果：

1，本发明的存储节点X1、X2、X5、X6均由NMOS晶体管包围，形成极性加固，这样即使空间粒子轰击敏感节点NMOS管，在X1、X2、X5、X6上仅产生“1-0”和“0-0”的负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得X1、X2、X5、X6有效避免发生翻转。

2，本发明使用了源隔离技术，使X0、X3、X4、X7节点上也仅产生“1-0”和“0-0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性；若是其他非关键节点受到粒子的轰击，那么整个电路更加不易受到影响。

3，本发明构建了C单元，其结构简单还有良好的抗辐射能力；当输入相同时，相当于反相器，输出为输入的反相；输入不相同时，输出保持上一个值不变，可在多节点受到轰击时配合作用保证Q的正确输出。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本发明背景技术中提到的RH latch单元的电路结构图；

图2为本发明背景技术中提到的HRDNUT单元的电路结构图；

图3为本发明背景技术中提到的TNU-latch单元的电路结构图；

图4为本发明背景技术中提到的RHPDL单元的电路结构图；

图5为本发明实施例1中提供的TNURH latch单元的电路结构图；

图6为图5的TNURH latch单元的抗单节点轰击时序波形图；

图7为图5的TNURH latch单元的抗双节点轰击时序波形图；

图8为图5的TNURH latch单元的抗三节点轰击时序波形图；

图9为图5的TNURH latch单元与其他四种锁存器的延迟时间对比图；

图10为图5的TNURH latch单元与其他四种锁存器的静态功耗的对比图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

实施例1

参看图5，为本实施例1提供的TNURH latch单元的电路结构图。总的来说，TNURHlatch单元包括30个NMOS管、22个PMOS管。30个NMOS晶体管依次记为N1～N30，22个PMOS晶体管依次记为P1～P22。

输入信号D与N24的源极、N26的源极、N28的源极、N30的源极、N22的漏极、P22的漏极、P21的栅极、N21的栅极连接。输入信号DN为D的反相信号，DN与N23的源极、N25的源极、N27的源极、N29的源极、P21的漏极、N21的漏极连接。时钟信号CLK与N23～N30的栅极、P19的栅极、P20的栅极、N20的栅极、N22的栅极连接。时钟信号NCK为CLK的反相信号，NCK与N17的栅极、P22的栅极、P20的漏极、N20的漏极连接。输出信号Q与N22的源极、P22的源极、P19的漏极、N17的漏极连接。

N23～N30的漏极分别与N5～N12的漏极连接。P1～P8、P13、P15、P17、P20、P21的源极与VDD相连；N5～N12、N14、N16、N19、N20、N21的源极接地GND。

P1的漏极与P9的源极连接，P1的栅极与N1的栅极、P3的栅极、P10的漏极、N8的漏极相连。P2的漏极与N1的漏极连接，P2的栅极与P4的栅极、N8的栅极、N2的源极、N7的漏极、P13的栅极、N13的栅极相连。P3的漏极与N2的漏极连接。P4的漏极与P10的源极连接。P9的栅极与N5的栅极、N7的栅极、N1的源极、N6的漏极、P16的栅极、N16的栅极连接。N2的栅极与P10的栅极、N6的栅极、P9的漏极、N5的漏极相连。

P5的漏极与P11的源极连接。P5的栅极与N3的栅极、P7的栅极、P12的漏极、N12的漏极、P15的栅极、N15的栅极相连。P6的漏极与晶体管N3的漏极连接。P6的栅极与P8的栅极、N12的栅极、N4的源极、N11的漏极相连。P7的漏极与N4的漏极连接，P8的漏极与P12的源极连接。P11的栅极与N9的栅极、N11的栅极、N3的源极、N10的漏极、P14的栅极、N14的栅极连接。N4的栅极与P12的栅极、N10的栅极、P11的漏极、N9的漏极相连。

P13的漏极与P14的源极相连。N13的源极与N14的漏极相连。P14的漏极与N13的漏极、P17的栅极、N18的栅极相连。P15的漏极与P16的源极相连。N15的源极与N16的漏极相连，P16的漏极与N15的漏极、P18的栅极、N19的栅极相连。

从功能上划分，TNURH latch单元包括上拉管部、下拉管部、反相器一、反相器二、传输管部、C单元部、传输门。

其中，12个PMOS晶体管P1～P12、4个NMOS晶体管N1～N4作为上拉管，构成上拉管部，上拉存储节点X0、X1、X2、X3、X4、X5、X6、X7。7个NMOS晶体管N5～N12作为下拉管，构成下拉管部，下拉存储节点X0、X1、X2、X3、X4、X5、X6、X7。

具体的，P1、P2、P3、P4、P5、P6、P7、P8的源极连接VDD；N5、N6、N7、N8、N9、N10、N11、N12的源极接地GND。

X0连接N2的栅极、N6的栅极、P10的栅极、P9的漏极、N5的漏极；

X1连接P9的栅极、N5的栅极、N1的漏极、N6的漏极；

X2连接P2的栅极、P4的栅极、N8的栅极、N2的漏极、N7的漏极；

X3连接P1的栅极、P3的栅极、N1的栅极、N7的栅极、P10的漏极、N8的漏极；

X4连接N4的栅极、P12的栅极、N10的栅极、P11的漏极、N9的漏极；

X5连接P11的栅极、N9的栅极、N3的漏极、N10的漏极；

X6连接P6的栅极、P8的栅极、N12的栅极、N4的漏极、N11的漏极；

X7连接P5的栅极、P7的栅极、N3的栅极、N11的栅极、P12的漏极、N12的漏极。

X1、X2、X5、X6均被NMOS晶体管包围，形成极性加固，更具体的被称为N型极性加固结构。根据极性加固原理，空间粒子轰击敏感节点NMOS管，在X1、X2、X5、X6上仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得X1、X2、X5、X6有效避免发生翻转。

P1和P9堆叠，即最上层的PMOS晶体管使用浅沟道隔离技术与下面的PMOS晶体管进行隔离，形成源隔离加固。P4和P10、P5和P11、P8和P12也同理形成源隔离加固。在X0、X3、X4、X7上只会产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得X0、X3、X4、X7有效避免发生翻转。

1个NMOS晶体管N20、1个PMOS晶体管P20构成反相器一，用于将时钟信号CLK反相为时钟信号NCK。1个NMOS晶体管N21、1个PMOS晶体管P21构成反相器二，用于将输入信号D反相为输入信号DN。

具体的，P20的源极连接VDD，栅极连接CLK，漏极连接NCK；N20的源极接地GND，栅极连接P20的栅极，漏极连接P20的漏极。P21的源极连接VDD，栅极连接D，漏极连接DN；N21的源极接地GND，栅极连接P21的栅极，漏极连接P21的漏极。

7个NMOS晶体管N23～N30构成传输管部。N23～N30均连接时钟信号CLK。X0、X2、X4、X6对应通过N23、N25、N27、N29与D相连，X1、X3、X5、X7对应通过N24、N26、N28、N30与DN相连。

具体的，N23、N24、N25、N26、N27、N28、N29、N30的栅极连接CLK；N23的漏极连接X0，源极连接DN；N24的漏极连接X1，源极连接D；N25的漏极连接X2，源极连接DN；N26的漏极连接X3，源极连接D；N27的漏极连接X4，源极连接DN；N28的漏极连接X5，源极连接D；N29的漏极连接X6，源极连接DN；N30的漏极连接X7，源极连接D。

C单元部包括三个C单元。其中，2个PMOS晶体管P13～P14、2个NMOS晶体管N13～N14构成C单元一(简称为CE1)，用于依据X3、X5输出中间信号n1。2个PMOS晶体管P15～P16、2个NMOS晶体管N15～N16构成C单元二(简称为CE2)，用于依据X7、X1输出中间信号n2。3个PMOS晶体管P17～P19、3个NMOS晶体管N17～N19构成C单元三(简称为CE3)，用于依据n1、n2、CLK、NCK输出输出信号Q(也可称为输出节点)。

当C单元的输入值相同时，CE作为逆变器。但是，当C单元的输入值发生变化时，它的输出可以暂时保持之前的值(进入高阻抗状态)。这意味着，如果C单元输入的值的变化是由错误引起的，C单元可以拦截这个错误。需要说明白的是，CE3是由CLK、NCK控制。

具体的，P13的源极连接VDD，栅极连接X3；P14的源极连接P13的漏极，栅极连接X5，漏极连接n1；N13的漏极连接P14的漏极，栅极连接X3；N14的源极接地GND，栅极连接X5，漏极连接N13的源极。

P15的源极连接VDD，栅极连接X7；P16的源极连接P15的漏极，栅极连接X1，漏极连接n2；N15的漏极连接P16的漏极，栅极连接X7；N16的源极接地GND，栅极连接X1，漏极连接N15的源极。

P17的源极连接VDD，栅极连接n1；P18的源极连接P17的漏极，栅极连接n2；P19的源极连接P18的漏极，栅极连接CLK；N17的漏极连接P19的漏极，栅极连接NCK；N18的漏极连接N17的源极，栅极连接n1；N19的源极接地GND，栅极连接n2，漏极连接N18的源极。

1个NMOS晶体管N22、1个PMOS晶体管P22构成传输门，用于依据CLK、NCK进行打开或关闭：

具体的，N22的栅极连接CLK，漏极连接D，源极连接Q；P22的栅极连接NCK，漏极连接N22的源极，源极连接N22的漏极。

所述CLK＝1时，传输门打开，所述抗辐射Latch电路为透明模式，D经过传输门直接输出Q：因此此时P19、N17是关闭的。若以D＝1为例，当X1＝X3＝X5＝X7＝1，X0＝X2＝X4＝X6＝0时，P9、P1、P3、P11、P5、P7被打开，N5、N1、N7、N9、N3、N11被关闭，因此，反馈回路迅速建立，可以闩锁这些内部节点，使得内部存储节点保持这些存储值不变，除非输入D下降到底(即0)。

所述CLK＝0时，传输门关闭，所述抗辐射Latch电路为保持模式，D、DN对应存入X0、X1、X2、X3、X4、X5、X6、X7，并经过C单元部输出Q：N23～N30关闭，传输管部不再写入数值，所以内部各节点保持之前的存储值不变，从D到Q的路径中断。C单元部启用，对应的存储值通过C单元部输出到Q，因此，Q上的锁存值将被保留，直到下一个透明模式发生。

轰击就发生在保持模式(CLK＝0、NCK＝1，此时CE3中P19、N20打开)下。总的来说，在存储节点受到轰击时，TNURH latch单元或使存储节点恢复，或即使部分存储节点不能恢复、也通过C单元部的作用进行容错(主要是CE1、CE2进行容错)，保证Q的正确输出。

本实施例1中，所有MOS晶体管的栅长均为65nm，所有的PMOS晶体管的栅宽均为140nm，N5、N8、N9、N12、N14、N16的栅宽为280nm，其他NMOS管的栅宽均为140nm。需要说明的是，当X1＝1或X2＝1时，使用堆叠晶体管降低了节点X1或X2的电压，会引起阈值损失；为了降低泄漏电流，N5、N8的尺寸要增加到最小尺寸(140nm)的两倍，以抵消阈值损失，即提供更强的下拉驱动能力。

对于TNURH latch单元抗翻转的能力，以存储数据X1＝X3＝X5＝X7＝1、X0＝X2＝X4＝X6＝0为例：P9、P1、P3、P11、P5、P7被打开，N5、N1、N7、N9、N3、N11被关闭。

(1)如图6所示，对X0、X1、X2、X3、X4、X5、X6、X7分别单独进行轰击，均可实现恢复，因此可保证Q的正确输出。说明TNURH latch单元具备抗SNU的能力。

以X1受到轰击为例，X1发生“1”到“0”的翻转，P9打开，N5关闭；因为P1关闭，所以X0保持0，而X2、X3、X4、X5、X6、X7不受X1节点的影响也保持自身的值不变，所以P2、N1仍然打开，N6还是关闭，X1又会被P2、N1上拉回1，所以最终所有节点的值都保持正确。其余情况类似不再赘述。

(2)如图7所示，对X0、X1、X2、X3、X4、X5、X6、X7中任两点进行轰击：

由于传输管部左右是一样的，因此只需考虑三种情况，

情况1：传输管部左右各有一个存储节点受到轰击，都可以通过其他节点调节恢复，因此不会影响Q的正确输出。

以<X1,X5>受到轰击为例，X1、X5发生“1”到“0”的翻转，P9、P11打开，N5、N9关闭；因为P1、P5是关闭的，所以X0、X4保持0，而X2、X3、X4、X6、X7不受X1节点的影响也保持自身的值不变，所以P2、N1、P6、N3仍然打开，N6、N10还是关闭，X1点又会被P2、N1上拉回1，X5点又会被P6、N3上拉回1，所以最终所有节点的值都保持正确。其余情况类似不再赘述。

情况2：两个轰击节点都发生在传输管部的左边或者都发生在传输管部的右边，虽然会造成部分节点翻转，但不会影响另一部分节点的存储值。而且由于CE1、CE2进行了错误拦截，将错误的值掩盖，CE1和CE2输出n1、n2还是正确的，因此Q可以保持输出正确。

以<X1,X3>受到轰击为例，X1、X3发生“1”到“0”的翻转，P1、P3、P9打开，N1、N5、N7关闭，X0会被P1和P9上拉到1，X0变成1会使得N2、N6打开，P10关闭，X2会被P3和N2上拉到1,X2变为1会使得P2、P4关闭，N8打开，最终X1、X3无法通过上拉管拉回1，导致X0、X1、X2、X3四个节点的存储值全部翻转无法恢复，但是X4、X5、X6、X7不受影响保持自身正确的的存储值。

由于C单元在输入相同时，相当于反相器，输出为输入的反相；在输入不相同时，输出保持上一个值不变。具体的，CE1的输入X3和CE2的输入X1都发生了翻转，但因为X5、X7是保持正确的存储值，因此使得CE1和CE2的输入不相同，所以CE1、CE2的输出均保持上一个值不变，也就是说，n1和n2保持不变，因此Q也保证了正确输出。其余情况类似不再赘述。

当然，还有一种特殊情况3：传输管部内有一个节点受到轰击、输出节点Q受到轰击，传输管部内部可以通过其他节点的调节作用使得那一个被轰击的节点恢复正确，内部存储节点值全部正确，因此可以保持Q输出正确。

以<X1,Q>受到轰击为例，X1、Q发生“1”到“0”的翻转，相当于内部发生了X1的单节点翻转，由上面的分析可知内部发生了X1的单节点翻转是可以恢复的，且内部各存储节点的存储值均可保持正确，那就可以保证C单元部的输入都是正确的，所以最终输出Q也可以保证正确。其余情况类似不再赘述。

对图7中的情况进行汇总，具体见表一：

表一双节点被轰击后的情况

表一的情况虽然未穷举，但已经能说明TNURH latch单元具备抗DNU的能力。

(3)如图8所示，对X0、X1、X2、X3、X4、X5、X6、X7中任三点进行轰击。

分三种情况考虑：

情况1：传输管部内有三个节点被轰击，虽然会造成部分节点翻转，但不会影响另一部分节点的存储值，再经过C单元部的错误拦截即可保证输出Q正确。

以<X1,X3,X5>受到轰击为例，X1、X3、X5发生“1”到“0”的翻转，P1、P3、P9、P11打开，N1、N5、N7、N9关闭，X0会被P1、P9上拉到1。X0变成1会使得N2、N6打开，P10关闭，X2会被P3、N2上拉到1。X2变为1会使得P2、P4关闭，N8打开，最终X1、X3无法通过上拉管拉回1，导致X0、X1、X2、X3四个节点的存储值全部翻转无法恢复。但X4、X6、X7不受影响保持原来自身正确的存储值，因此X5点又会被P6、N3上拉回1，所以X4、X5、X6、X7可以保持正确的值。

CE1的输入X3和CE2的输入X1都发生了翻转，但因为X5、X7保持正确的存储值，因此使得CE1和CE2的输入不相同，所以CE1、CE2的输出均保持上一个值不变，那n1、n2也保持不变，因此Q也保证正确输出。其余情况类似不再赘述。

情况2：传输管部内部两个节点(传输管部左右各一个)被轰击和输出节点Q被轰击，由于传输管部内部的调节作用可以使得内部存储节点的值全部保持正确，因此可以保持输出Q也正确。

以<X1,X5,Q>受到轰击为例，X1、X5、Q发生“1”到“0”的翻转，P9、P11打开，N5、N9关闭。因为P1、P5是关闭的，所以X0、X4保持0，而X2、X3、X4、X6、X7不受X1节点的影响也保持自身的值不变，所以P2、N1、P6、N3仍然打开，N6、N10还是关闭，X1点又会被P2、N1上拉回1，X5点又会被P6、N3上拉回1，所以最终所有内部存储节点的值都保持正确。那么C单元部的输入都是正确的，所以最终输出Q也可以保证正确。其余情况类似不再赘述。

情况3：传输管部内部两个节点(都发生在传输管部的同一侧)被轰击和输出节点Q被轰击，虽然会造成部分节点翻转，但不会影响另一部分节点的存储值，再经过C单元部的错误拦截即可保证输出Q正确。

以<X1,X3,Q>,受到轰击为例，X1、X3、Q发生“1”到“0”的翻转，P1、P3、P9打开，N1、N5、N7关闭，X0会被P1、P9上拉到1。X0变成1会使得N2、N6打开，P10关闭，X2会被P3和N2上拉到1。X2变为1会使得P2、P4关闭，N8打开，最终X1、X3无法通过上拉管拉回1，导致X0、X1、X2、X3四个节点的存储值全部翻转无法恢复，但是X4、X5、X6、X7不受影响保持自身正确的的存储值。

CE1的输入X3和CE2的输入X1都发生了翻转，但因为X5、X7是保持正确的存储值，因此使得CE1和CE2的输入不相同，所以CE1、CE2的输出均保持上一个值不变，那n1、n2也保持不变，因此输出Q也保证正确输出。其余情况类似不再赘述。

对图8中的情况进行汇总，具体见表二：

表二三节点被轰击后的情况

表二的情况虽然未穷举，但已经能说明TNURH latch单元具备抗TNU的能力。

此外，发明人还对TNURH latch单元与背景技术提出的4种锁存器进行仿真对比。

首先，参看表三，为抗翻转能力对比表。

表三抗翻转能力对比表

很明显，只有TNU-latch和TNURH latch才具备完全的抗TNU/DNU/SNU能力。但TNU-latch共需要80个MOS管进行搭建，而TNURH latch只需要52个MOS管，面积开销明显减小了。

然后，参看图9，TNURH latch单元的延迟与RH latch、RHPDL相同，略小于HRDNUT，明显小于TNU-latch。说明TNURH latch单元在具备完全的抗TNU/DNU/SNU能力的情况下，也具有低延迟的优势。

再参看图10，TNURH latch单元的功耗是5个单元中最低的。说明TNURH latch单元在具备完全的抗TNU/DNU/SNU能力的情况下，也具有低功耗的优势。

实施例2

本实施例2公开了一种抗辐射Latch模块，其采用实施例1的抗辐射Latch电路封装而成。封装成模块的模式，更易于上述抗辐射Latch电路的推广与应用。

抗辐射Latch模块的引脚包括5个引脚：第一引脚、第二引脚、第三引脚、第四引脚、第五引脚。

第一引脚用于连接VDD。具体的，第一引脚连接P1、P2、P3、P4、P5、P6、P7、P8、P13、P15、P17、P20、P21的源极。

第二引脚用于接地GND。具体的，第二引脚连接N5、N6、N7、N8、N9、N10、N11、N12、N14、N16、N19、N20、N21的源极。

第三引脚用于输入时钟信号CLK。具体的，第三引脚连接P19、P20、N20、N22、N23、N24、N25、N26、N27、N28、N29、N30的栅极。

第四引脚用于输入输入信号D。具体的，第四引脚连接P21、N21的栅极；第四引脚连接N22、P22的漏极；第四引脚连接N24、N26、N28、N30的源极。

第五引脚用于输出输出信号Q。具体的，第五引脚连接N22、P22的源极；第五引脚连接P19、N17的漏极。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，包括：

上拉管部，其包括12个PMOS管P1～P12、4个NMOS管N1～N4，用于上拉存储节点X0、X1、X2、X3、X4、X5、X6、X7；

下拉管部，其包括7个NMOS管N5～N12，用于下拉存储节点X0、X1、X2、X3、X4、X5、X6、X7；

其中，X1、X2、X5、X6均被NMOS晶体管包围，形成极性加固；P1和P9、P4和P10、P5和P11、P8和P12形成源隔离加固；

反相器一，其包括1个NMOS晶体管N20、1个PMOS晶体管P20，用于将时钟信号CLK反相为时钟信号NCK；

反相器二，其包括1个NMOS晶体管N21、1个PMOS晶体管P21，用于将输入信号D反相为输入信号DN；

传输管部，其包括7个NMOS晶体管N23～N30，均连接时钟信号CLK；其中，X0、X2、X4、X6对应通过N23、N25、N27、N29与D相连，X1、X3、X5、X7对应通过N24、N26、N28、N30与DN相连；

C单元部，其包括C单元一、C单元二、C单元三；所述C单元一包括2个PMOS晶体管P13～P14、2个NMOS晶体管N13～N14，用于依据X3、X5输出中间信号n1；所述C单元二包括2个PMOS晶体管P15～P16、2个NMOS晶体管N15～N16，用于依据X7、X1输出中间信号n2；所述C单元三包括3个PMOS晶体管P17～P19、3个NMOS晶体管N17～N19，用于依据n1、n2、CLK、NCK输出输出信号Q；以及

传输门，其包括1个NMOS晶体管N22、1个PMOS晶体管P22，用于依据CLK、NCK进行打开或关闭；所述CLK＝1时，传输门打开，所述抗辐射Latch电路为透明模式，D经过传输门直接输出Q；所述CLK＝0时，传输门关闭，所述抗辐射Latch电路为保持模式，D、DN对应存入X0、X1、X2、X3、X4、X5、X6、X7，并经过C单元部输出Q。

2.根据权利要求1所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，P1、P2、P3、P4、P5、P6、P7、P8的源极连接VDD；N5、N6、N7、N8、N9、N10、N11、N12的源极接地GND；

X0连接N2的栅极、N6的栅极、P10的栅极、P9的漏极、N5的漏极；

X1连接P9的栅极、N5的栅极、N1的漏极、N6的漏极；

X2连接P2的栅极、P4的栅极、N8的栅极、N2的漏极、N7的漏极；

X3连接P1的栅极、P3的栅极、N1的栅极、N7的栅极、P10的漏极、N8的漏极；

X4连接N4的栅极、P12的栅极、N10的栅极、P11的漏极、N9的漏极；

X5连接P11的栅极、N9的栅极、N3的漏极、N10的漏极；

X6连接P6的栅极、P8的栅极、N12的栅极、N4的漏极、N11的漏极；

X7连接P5的栅极、P7的栅极、N3的栅极、N11的栅极、P12的漏极、N12的漏极。

3.根据权利要求2所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，P20的源极连接VDD，栅极连接CLK，漏极连接NCK；

N20的源极接地GND，栅极连接P20的栅极，漏极连接P20的漏极。

4.根据权利要求3所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，P21的源极连接VDD，栅极连接D，漏极连接DN；

N21的源极接地GND，栅极连接P21的栅极，漏极连接P21的漏极。

5.根据权利要求4所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，N23、N24、N25、N26、N27、N28、N29、N30的栅极连接CLK；N23的漏极连接X0，源极连接DN；N24的漏极连接X1，源极连接D；N25的漏极连接X2，源极连接DN；N26的漏极连接X3，源极连接D；N27的漏极连接X4，源极连接DN；N28的漏极连接X5，源极连接D；N29的漏极连接X6，源极连接DN；N30的漏极连接X7，源极连接D。

6.根据权利要求4所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，P13的源极连接VDD，栅极连接X3；P14的源极连接P13的漏极，栅极连接X5，漏极连接n1；N13的漏极连接P14的漏极，栅极连接X3；N14的源极接地GND，栅极连接X5，漏极连接N13的源极；

P15的源极连接VDD，栅极连接X7；P16的源极连接P15的漏极，栅极连接X1，漏极连接n2；N15的漏极连接P16的漏极，栅极连接X7；N16的源极接地GND，栅极连接X1，漏极连接N15的源极；

P17的源极连接VDD，栅极连接n1；P18的源极连接P17的漏极，栅极连接n2；P19的源极连接P18的漏极，栅极连接CLK，漏极连接Q；N17的漏极连接P19的漏极，栅极连接NCK；N18的漏极连接N17的源极，栅极连接n1；N19的源极接地GND，栅极连接n2，漏极连接N18的源极。

7.根据权利要求6所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，N22的栅极连接CLK，漏极连接D，源极连接Q；

P22的栅极连接NCK，漏极连接N22的源极，源极连接N22的漏极。

8.根据权利要求1所述的利用源隔离加固和极性加固的抗辐射Latch电路，其特征在于，所有MOS晶体管的栅长均为65nm，所有的PMOS晶体管的栅宽均为140nm，N5、N8、N9、N12、N14、N16的栅宽为280nm，其他NMOS管的栅宽均为140nm。

9.一种抗辐射Latch模块，其特征在于，采用如权利要求1-8任一所述的抗辐射Latch电路封装而成。

10.根据权利要求9所述的抗辐射Latch模块，其特征在于，所述抗辐射Latch模块的引脚包括：

第一引脚，其用于连接VDD；

第二引脚，其用于接地GND；

第三引脚，其用于输入时钟信号CLK；

第四引脚，其用于输入输入信号D；以及

第五引脚，其用于输出输出信号Q。

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