CN108134597B - 一种三个内部节点翻转完全免疫的锁存器 - Google Patents

Abstract

本发明提供一种三个内部节点翻转完全免疫的锁存器，通过八对PN晶体管对构建一个存储模块，实现可靠的数据存储反馈环，再将该存储模块反馈至四输入C单元，不但实现了对双节点翻转的完全容忍，而且实现了三个内部节点翻转的完全容忍(免疫)功能。另一方面，由于使用了较少数目的晶体管和高速通路技术并在输出级插入传输门从而避免电流竞争，降低了电路面积开销、延时开销和功耗开销。本发明能够有效适用于高可靠性需求的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的领域。

Description

一种三个内部节点翻转完全免疫的锁存器

技术领域

本发明属于集成电路抗多节点翻转加固容错设计技术领域，具体涉及一种三个内部节点翻转完全免疫的锁存器。

背景技术

随着半导体技术的迅猛发展，集成电路的制造工艺已从超深亚微米级进入纳米尺度。由于电源电压和结点电容的降低，电路节点中存储的电荷量也越来越少。当中子或者质子等高能粒子撞击存储单元的一个敏感节点时，引起电路节点的逻辑状态发生翻转所需要的电荷量(临界电荷)也随之降低。软错误是集成电路发生失效的重要成因。在强辐射环境中，在电荷共享机制下，粒子撞击电路节点所诱发的多节点翻转是一种典型的软错误。由粒子撞击造成的多节点翻转越发不可忽视。

锁存器是一种对脉冲电平敏感的存储单元电路，可以在特定输入脉冲电平作用下改变状态。有统计数据表明，在纳米工艺下，尤其在强辐射环境中，多节点翻转已经成为影响锁存器电路可靠性设计的主要问题。对于长时间工作于高能粒子和宇宙射线大量存在的强辐射环境中的锁存器电路，仅进行单粒子翻转加固设计是不够充分的，必须要对其进行多节点翻转加固设计。

目前针对锁存器的抗多节点翻转加固设计主要存在以下问题：一是不能有效容忍双节点翻转，亦即存在脆弱的节点对，当该节点对中的每个节点均发生翻转，锁存器的输出将保持为错误的逻辑值；二是不能完全容忍锁存器内部三个节点的同时翻转，即存在脆弱的节点序列，当其中三个节点同时发生翻转时，锁存器输出端会输出错误的逻辑值；三是能够容忍多节点翻转的锁存器的开销(如面积、功耗等)较大。

发明内容

为了克服现有抗多节点翻转加固锁存器结构存在的不足，本发明提供一种能够容忍三节点翻转的锁存器电路设计方案，通过八对相互反馈的PN晶体管构建高可靠性数据存储模块，并在输出级使用四输入的C单元实现三节点翻转的免疫功能。同时，使用高速通路降低锁存器延迟开销，并在锁存器输出端减少电流竞争，从而节省部分电路功耗。本发明提出的锁存器可广泛应用于对可靠性和开销要求较高的各个领域。

本发明是通过以下技术方案实现的：

一种三个内部节点翻转完全免疫的锁存器，包括：一个由8对PN晶体管构建的存储模块、一个C单元以及六个传输门；存储模块设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端以及第一信号输出端、第二信号输出端、第三信号输出端、第四信号输出端；C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端。

其中，六个传输门分别为具有相同时钟的：第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门。

第一传输门的信号输入端、第二传输门的信号输入端、第三传输门的信号输入端、第四传输门的信号输入端以及第五传输门的信号输入端相连接，连接点作为锁存器的数据输入端。

第一传输门的信号输出端与存储模块的第一信号输入端相连接；第二传输门的信号输出端与存储模块的第二信号输入端相连接；第三传输门的信号输出端与存储模块的第三信号输入端相连接；第四传输门的信号输出端与存储模块的第四信号输入端相连接。

存储模块的第一信号输出端与C单元的第一信号输入端相连接；存储模块的第二信号输出端与C单元的第二信号输入端相连接；存储模块的第三信号输出端与C单元的第三信号输入端相连接；存储模块的第四信号输出端与C单元的第四信号输入端相连接。C单元的信号输出端与第六传输门的信号输入端相连接。

第五传输门的信号输出端与第六传输门的信号输出端相连接，连接点作为锁存器的数据输出端。

本发明相对于现有技术的有益效果在于：

(1)通过八组PN晶体管对构建一个存储模块，实现可靠的数据存储反馈环，再将该存储模块反馈至四输入C单元，不但实现了对双节点翻转的完全容忍，而且实现了三个内部节点翻转的完全容忍(免疫)功能。

(2)延迟和面积等开销较低。通过高速通路降低延迟，提高电路性能；在输出级使用传输门减少输出端电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。

附图说明

图1为实施例1提供的一种三个内部节点翻转完全免疫的锁存器电路原理图。

图2为存储模块(MCell)的电路原理图。

图3为四输入C单元的电路原理图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。

实施例1：

如图1所示，一种三个内部节点翻转完全免疫的锁存器，包括：一个由8对PN晶体管构建的存储模块MCell、一个C单元以及六个传输门；存储模块MCell设有第一信号输入端I2、第二信号输入端I4、第三信号输入端I6、第四信号输入端I8以及第一信号输出端I1、第二信号输出端I3、第三信号输出端I5、第四信号输出端I7；C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端。其中，六个传输门分别为具有相同时钟的：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6。

第一传输门TG1的信号输入端、第二传输门TG2的信号输入端、第三传输门TG3的信号输入端、第四传输门TG4的信号输入端以及第五传输门TG5的信号输入端相连接，连接点作为锁存器的数据输入端。

第一传输门TG1的信号输出端与存储模块MCell的第一信号输入端I2相连接；第二传输门TG2的信号输出端与存储模块MCell的第二信号输入端I4相连接；第三传输门TG3的信号输出端与存储模块MCell的第三信号输入端I6相连接；第四传输门TG4的信号输出端与存储模块MCell的第四信号输入端I8相连接。

存储模块MCell的第一信号输出端I1与C单元的第一信号输入端相连接；存储模块MCell的第二信号输出端I3与C单元的第二信号输入端相连接；存储模块MCell的第三信号输出端I5与C单元的第三信号输入端相连接；存储模块MCell的第四信号输出端I7与C单元的第四信号输入端相连接。

C单元的信号输出端与第六传输门TG6的信号输入端相连接。

第五传输门TG5的信号输出端与第六传输门TG6的信号输出端相连接，连接点作为锁存器的数据输出端。

如图2所示，存储模块MCell的具体结构如下：包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8。

其中：

第一PMOS管P1的漏极、第一NMOS管N1的漏极、第八PMOS管P8的栅极以及第二NMOS管N2的栅极相连接，连接点作为存储模块MCell的第一信号输出端I1。

第二PMOS管P2的漏极、第二NMOS管N2的漏极、第一PMOS管P1的栅极以及第三NMOS管N3的栅极相连接，连接点作为存储模块MCell的第一信号输入端I2。

第三PMOS管P3的漏极、第三NMOS管N3的漏极、第二PMOS管P2的栅极以及第四NMOS管N4的栅极相连接，连接点作为存储模块MCell的第二信号输出端I3。

第四PMOS管P4的漏极、第四NMOS管N4的漏极、第三PMOS管P3的栅极以及第五NMOS管N5的栅极相连接，连接点作为存储模块MCell的第二信号输入端I4。

第五PMOS管P5的漏极、第五NMOS管N5的漏极、第四PMOS管P4的栅极以及第六NMOS管N6的栅极相连接，连接点作为存储模块MCell的第三信号输出端I5。

第六PMOS管P6的漏极、第六NMOS管N6的漏极、第五PMOS管P5的栅极以及第七NMOS管N7的栅极相连接，连接点作为存储模块MCell的第三信号输入端I6。

第七PMOS管P7的漏极、第七NMOS管N7的漏极、第六PMOS管P6的栅极以及第八NMOS管N8的栅极相连接，连接点作为存储模块MCell的第四信号输出端I7。

第八PMOS管P8的漏极、第八NMOS管N8的漏极、第七PMOS管P7的栅极以及第一NMOS管N1的栅极相连接，连接点作为存储模块MCell的第四信号输入端I8。

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8的源极和衬底均连接电源VDD。

第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8的源极和衬底均接地GND。

如图3所示，C单元CE的具体结构如下：包括：四个PMOS管和四个NMOS管组成；其中，四个PMOS管分别为第九PMOS管MP1、第十PMOS管MP2、第十一PMOS管MP3、第十二PMOS管MP4，四个NMOS管分别为第九NMOS管MN1、第十NMOS管MN2、第十一NMOS管MN3、第十二NMOS管MN4组成；其中：

第十二PMOS管MP4的栅极与第十二NMOS管MN4的栅极相连接，连接点为C单元的第一信号输入端；第十一PMOS管MP3的栅极与第十一NMOS管MN3的栅极相连接，连接点为C单元的第二信号输入端；第十PMOS管MP2的栅极与第十NMOS管MN2的栅极相连接，连接点为C单元的第三信号输入端；第九PMOS管MP1的栅极与第九NMOS管MN1的栅极相连接，连接点为C单元的第四信号输入端；第十二PMOS管MP4的漏极与第九NMOS管MN1的漏极相连接，连接点为C单元的信号输出端；第九PMOS管MP1的漏极与第十PMOS管MP2的源极相连接；第十PMOS管MP2的漏极与第十一PMOS管MP3的源极相连接；第十一PMOS管MP3的漏极与第十二PMOS管MP4的源极相连接；第九NMOS管MN1的源极与第十NMOS管MN2的漏极相连接；第十NMOS管MN2的源极与第十一NMOS管MN3的漏极相连接；第十一NMOS管MN3的源极与第十二NMOS管MN4的漏极相连接；第九PMOS管MP1的源极、第九PMOS管MP1的衬底、第十PMOS管MP2的衬底、第十一PMOS管MP3的衬底、第十二PMOS管MP4的衬底均连接电源VDD；第九NMOS管MN1的衬底、第十NMOS管MN2的衬底、第十一NMOS管MN3的衬底、第十二NMOS管MN4的衬底、第十二NMOS管MN4的源极均接地。

表1C单元的真值表

上述表1为C单元的真值表。由该表可知，当第一信号输入端I1、第二信号输入端I3、第三信号输入端I5和第四信号输入端I7逻辑值相同时，信号输出端将输出与输入相反的逻辑值，此时C单元表现为反相器；当第一信号输入端I1、第二信号输入端I3、第三信号输入端I5和第四信号输入端I7逻辑值不同时，信号输出端进入保持状态，输出先前状态下的逻辑值。由此可见，C单元可以用来屏蔽节点的逻辑值翻转，亦即避免输入端I1、I3、I5、I7中部分逻辑值的翻转而传播至输出端。

下面对本发明所提出的锁存器的正常工作原理进行说明。当CLK为高电平，CLKB为低电平时，该结构工作在透明模式下。此时，传输门TG1、TG2、TG3、TG4、TG5导通。以D＝1为例，即D＝I2＝I4＝I6＝I8＝Q＝1。此时MCell中的NMOS晶体管N1、N3、N5、N7导通，因此I1＝I3＝I5＝I7＝0，C单元的输入被确定，因此C单元将输出1。另一方面，TG6关闭，TG5导通，D可直接传输到Q，Q并不是由C单元的输出端来驱动，因此减少了锁存器输出端的电流竞争，从而节省电路功耗。当CLK为低电平，CLKB为高电平时，该结构工作在锁存模式下。此时，TG1、TG2、TG3、TG4、TG5关闭，TG6导通，因此Q仅由C单元的输出端来驱动。另一方面，由于MCell的偶数节点向奇数节点反馈数据，并且奇数节点向偶数节点反馈数据，因此形成若干个数据反馈环，以保证MCell能够有效锁存数据。又由于MCell的四组输出被反馈到C单元的四组输入，因此Q也能够锁存正确的数据。

下面对本发明所提出的锁存器的容错工作原理进行说明。在此以存储1(即锁存模式下Q＝I2＝I4＝I6＝I8＝1，I1＝I3＝I5＝I7＝0)为例进行具体说明。当存储0，情况类似，限于篇幅，在此从略。首先讨论单节点翻转的情形，关键节点序列为{I1、I2、I3、I4、I5、I6、I7、I8、Q}。在前8个节点中，奇数节点逻辑值相同，偶数节点逻辑值相同，奇数节点与偶数节点逻辑值不同。在此以I5发生单节点翻转为例。发生翻转前，I4＝1，发生翻转后，I5由原值0暂时变为1将导致P4关闭，但I4的值不变，因此N5导通，从而使I5自恢复。另一方面，I5翻转为1时，I7没有受到影响，故P6导通，I6＝1(强1)。同时，N6暂时导通，I6＝0(弱0)。但是I6的强1能够中和弱0，因此I6仍然正确。同理，针对其他节点均能得到类似的容错机制。但对于Q发生单节点翻转而言，因为MCell未受到影响，因此Q能够自恢复。总之，该锁存器的任何节点都能够从单节点中自恢复。亦即，该锁存器是单节点翻转在线自恢复的。

接下来讨论双节点翻转的情形，在锁存模式下由于任意两个节点的数据状态都可能会发生翻转，存在两种可能情况：(1)MCell发生双节点翻转；(2)MCell中一个节点和Q同时发生翻转。

针对(1)的情形，MCell的关键节点序列为{I1、I2、I3、I4、I5、I6、I7、I8}，从而有发生双节点翻转的情形共计C82＝28种。若将相邻两个节点之间的距离以N·L表示，则MCell中任意两个节点之间的距离只可能为1L、2L、3L、4L，因为MCell中的节点是循环的，如I1到I6的距离实际是I6循环到I1的距离并非5L而为3L。另一方面，从版图角度，节点间的距离越远，发生双节点翻转的概率就越小甚至可以忽略不计。由此可选取4种示范性双节点翻转节点对序列{<I1、I2>、<I1、I3>、<I1、I4>、<I1、I5>}。显然，序列中相应两个节点之间的距离分别为1L、2L、3L、4L，并且锁存器中所有其他节点对都分别与上述4种节点对中的一种是类似的。下面对上述示范性双节点翻转节点对序列{<I1、I2>、<I1、I3>、<I1、I4>、<I1、I5>}的容错原理分别进行讨论分析：针对<I1、I2>翻转的情况，下面进行分析：<I1、I2>发生翻转前，全部奇数节点(如I1，I3)的值为0，全部偶数节点(如I2，I4)的值为1，奇数NMOS管(如N1，N3)全部导通，偶数PMOS管(如P2，P4)全部导通，其他MOS管不导通。在<I1、I2>发生翻转时，即I1暂时从0翻转为1，I2暂时从1翻转为0，N2和P1暂时导通，其他节点没有受到影响。I8输出1，N1导通，因此I1自恢复。I2由原值1翻转为0时并不会影响I3的值，故I3仍为0，P2导通，因此I2自恢复。由此可见，MCell能够从该DNU(即双节点翻转)中自恢复，因此C单元的输入全部正确，显然Q仍然保持正确的值，即该锁存器能够从该DNU中自恢复。同理，针对<I1、I4>或<I1、I5>翻转的情况，MCell仍然能够从DNU中自恢复，因此即该锁存器能够从上述DNU中自恢复。

针对<I1、I3>翻转的情况，下面进行分析：<I1、I3>发生翻转前，I1＝I3＝0。在<I1、I3>发生DNU时，即I1和I3从0翻转为1，故N2和N4均导通，I2翻转为0，故P1导通。因I8的原值1不会受到影响，因此N1导通，此时I1将进入不定状态并且不会影响到I8。又由于<I1、I3>发生翻转时，I5的原值0并未受到影响，P4一直导通，由上所述N4也导通，因此I4的值不定并且不会影响到I5，即I5一直不会受到影响。由此可见，C单元的输入并未全部受到影响，显然Q仍然保持正确的值，即该锁存器能够容忍该DNU。

针对(2)的情形，因MCell单节点自恢复，Q随后也自恢复。即针对(2)的情形该锁存器能够从DNU中自恢复。

最后讨论内部三节点翻转的情形。在锁存模式下由于任意三个内部节点的数据状态都可能会发生翻转，经分析可知共计包含三种情况。

第一种情况，三个节点均为C单元的输入，C单元的输入关键节点序列为{I1、I3、I5、I7}，从而有发生三节点翻转的情形共计C43＝4种，亦即{<I1、I3、I5>、<I1、I3、I7>、<I1、I5、I7>、<I3、I5、I7>}。下面以<I1、I3、I5>发生翻转为例，进行分析：当I1、I3、I5由原值0翻转为1，I7和I8不会受到影响，这是因为即使I6由原值1翻转为0，I1由原值0翻转为1都不会将错误传播到I7和I8。当I1翻转为1时，N2导通，故I2＝0。由于I3也翻转，故P2无法导通，I2就保持为错误的值0，此时P1导通，又因为I8＝1，N1也导通，故I1进入不定值。当I3翻转为1时，N4导通，故I4＝0。由于I5也翻转，故P4无法导通，I4就保持为错误的值0，此时P3导通，故I3保持为错误的值1。当I5翻转为1时，N6导通，由于I7＝0不受影响，P6也会导通，故I6进入不定值。总之，C单元的输入并没有全部发生翻转，因此C单元的信号输出端的逻辑状态将保持不变，即该锁存器能够容忍上述三节点翻转。针对<I1、I3、I7>、<I1、I5、I7>和<I3、I5、I7>发生翻转的情况，与上述类似，在此从略。

第二种情况，三个节点均非C单元的输入，非C单元输入的关键节点序列为{I2、I4、I6、I8}，从而有发生三节点翻转的情形共计C43＝4种，亦即{<I2、I4、I6>、<I2、I4、I8>、<I2、I6、I8>、<I4、I6、I8>}。下面以<I2、I4、I6>发生翻转为例，进行分析：当I2、I4、I6由原值1翻转为0，I7和I8不会受到影响，这是因为即使I6由原值1翻转为0，I2导致I1由原值0翻转为1都不会将错误传播到I7和I8。经分析可知，当I2、I4、I6翻转为0，I1和I6将进入不定值，并且I2、I3、I4、I5将均发生翻转不能自恢复。但是，C单元的输入并没有全部发生翻转，因此C单元的信号输出端的逻辑状态将保持不变，即该锁存器能够容忍上述三节点翻转。针对<I2、I4、I8>、<I2、I6、I8>和<I4、I6、I8>发生翻转的情况，与上述类似，在此从略。

第三种情况，三个节点中既有C单元的输入也有非C单元的输入，又分为两种情况：(A)三个节点中有两个奇数节点和一个偶数节点，共有C42×4＝24种情况；(B)三个节点中有一个奇数节点和两个偶数节点，共有C42×4＝24种情况。

对于(A)的情况，下面以<I1、I2、I3>发生翻转为例，进行分析：当I1、I2、I3分别由原值0、1、0翻转为1、0、1，I5、I6、I7和I8不会受到影响，这是因为即使I4由原值1翻转为0，I1由原值0翻转为1都不会将错误传播到I5和I8，因此也不会将错误传播到I6、I7。经分析可知，当I1、I2、I3发生翻转，I1和I4将进入不定值，并且I2、I3将均发生翻转不能自恢复。但是，C单元的输入并没有全部发生翻转，因此C单元的信号输出端的逻辑状态将保持不变，即该锁存器能够容忍上述三节点翻转。针对其他三节点发生翻转的情况，与上述类似，在此从略。

对于(B)的情况，下面以<I2、I4、I5>发生翻转为例，进行分析：当I2、I4、I5分别由原值1、1、0翻转为0、0、1，I7和I8不会受到影响，这是因为即使I5导致I6由原值1翻转为0，I2导致I1由原值0翻转为1都不会将错误传播到I7和I8。经分析可知，当I2、I4、I5发生翻转，I1和I6将进入不定值，并且I2、I3、I4、I5将均发生翻转不能自恢复。但是，C单元的输入并没有全部发生翻转，因此C单元的信号输出端的逻辑状态将保持不变，即该锁存器能够容忍上述三节点翻转。针对其他三节点发生翻转的情况，与上述类似，在此从略。

综上所述，本发明提供了辐射环境中辐射粒子撞击锁存器电路引发的多节点(主要是双节点和三节点)翻转的在线自恢复解决方案，由此提高了锁存器电路的可靠性。与此同时，由于分别使用较少数目的晶体管和高速通路技术并在输出级插入传输门从而避免电流竞争，降低了电路面积开销、延时开销和功耗开销。该发明能够有效适用于高可靠性需求的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的领域。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种三个内部节点翻转完全免疫的锁存器，其特征在于，包括：一个由8对PN晶体管构建的存储模块（MCell）、一个C单元以及六个传输门；所述存储模块（MCell）设有第一信号输入端（I2）、第二信号输入端（I4）、第三信号输入端（I6）、第四信号输入端（I8）以及第一信号输出端（I1）、第二信号输出端（I3）、第三信号输出端（I5）、第四信号输出端（I7）；所述C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端；

其中，所述六个传输门分别为具有相同时钟的：第一传输门（TG1）、第二传输门（TG2）、第三传输门（TG3）、第四传输门（TG4）、第五传输门（TG5）、第六传输门（TG6）；

所述第一传输门（TG1）的信号输入端、所述第二传输门（TG2）的信号输入端、所述第三传输门（TG3）的信号输入端、所述第四传输门（TG4）的信号输入端以及所述第五传输门（TG5）的信号输入端相连接，连接点作为所述锁存器的数据输入端；

所述第一传输门（TG1）的信号输出端与所述存储模块（MCell）的第一信号输入端（I2）相连接；所述第二传输门（TG2）的信号输出端与所述存储模块（MCell）的第二信号输入端（I4）相连接；所述第三传输门（TG3）的信号输出端与所述存储模块（MCell）的第三信号输入端（I6）相连接；所述第四传输门（TG4）的信号输出端与所述存储模块（MCell）的第四信号输入端（I8）相连接；

所述存储模块（MCell）的第一信号输出端（I1）与所述C单元的第一信号输入端相连接；所述存储模块（MCell）的第二信号输出端（I3）与所述C单元的第二信号输入端相连接；所述存储模块（MCell）的第三信号输出端（I5）与所述C单元的第三信号输入端相连接；所述存储模块（MCell）的第四信号输出端（I7）与所述C单元的第四信号输入端相连接；

所述C单元的信号输出端与所述第六传输门（TG6）的信号输入端相连接；

所述第五传输门（TG5）的信号输出端与所述第六传输门（TG6）的信号输出端相连接，连接点作为所述锁存器的数据输出端；

所述存储模块（MCell）包括：第一PMOS管（P1）、第二PMOS管（P2）、第三PMOS管（P3）、第四PMOS管（P4）、第五PMOS管（P5）、第六PMOS管（P6）、第七PMOS管（P7）、第八PMOS管（P8），第一NMOS管（N1）、第二NMOS管（N2）、第三NMOS管（N3）、第四NMOS管（N4）、第五NMOS管（N5）、第六NMOS管（N6）、第七NMOS管（N7）、第八NMOS管（N8）；其中：

第一PMOS管（P1）的漏极、第一NMOS管（N1）的漏极、第八PMOS管（P8）的栅极以及第二NMOS管（N2）的栅极相连接，连接点作为所述存储模块（MCell）的第一信号输出端（I1）；

第二PMOS管（P2）的漏极、第二NMOS管（N2）的漏极、第一PMOS管（P1）的栅极以及第三NMOS管（N3）的栅极相连接，连接点作为所述存储模块（MCell）的第一信号输入端（I2）；

第三PMOS管（P3）的漏极、第三NMOS管（N3）的漏极、第二PMOS管（P2）的栅极以及第四NMOS管（N4）的栅极相连接，连接点作为所述存储模块（MCell）的第二信号输出端（I3）；

第四PMOS管（P4）的漏极、第四NMOS管（N4）的漏极、第三PMOS管（P3）的栅极以及第五NMOS管（N5）的栅极相连接，连接点作为所述存储模块（MCell）的第二信号输入端（I4）；

第五PMOS管（P5）的漏极、第五NMOS管（N5）的漏极、第四PMOS管（P4）的栅极以及第六NMOS管（N6）的栅极相连接，连接点作为所述存储模块（MCell）的第三信号输出端（I5）；

第六PMOS管（P6）的漏极、第六NMOS管（N6）的漏极、第五PMOS管（P5）的栅极以及第七NMOS管（N7）的栅极相连接，连接点作为所述存储模块（MCell）的第三信号输入端（I6）；

第七PMOS管（P7）的漏极、第七NMOS管（N7）的漏极、第六PMOS管（P6）的栅极以及第八NMOS管（N8）的栅极相连接，连接点作为所述存储模块（MCell）的第四信号输出端（I7）；

第八PMOS管（P8）的漏极、第八NMOS管（N8）的漏极、第七PMOS管（P7）的栅极以及第一NMOS管（N1）的栅极相连接，连接点作为所述存储模块（MCell）的第四信号输入端（I8）；

第一PMOS管（P1）、第二PMOS管（P2）、第三PMOS管（P3）、第四PMOS管（P4）、第五PMOS管（P5）、第六PMOS管（P6）、第七PMOS管（P7）、第八PMOS管（P8）的源极和衬底均连接电源（VDD）；

第一NMOS管（N1）、第二NMOS管（N2）、第三NMOS管（N3）、第四NMOS管（N4）、第五NMOS管（N5）、第六NMOS管（N6）、第七NMOS管（N7）、第八NMOS管（N8）的源极和衬底均接地（GND）。

2.根据权利要求1所述的一种三个内部节点翻转完全免疫的锁存器，其特征在于：

所述C单元由四个PMOS管和四个NMOS管组成；其中，四个PMOS管分别为第九PMOS管（MP1）、第十PMOS管（MP2）、第十一PMOS管（MP3）、第十二PMOS管（MP4），四个NMOS管分别为第九NMOS管（MN1）、第十NMOS管（MN2）、第十一NMOS管（MN3）、第十二NMOS管（MN4）组成；其中：

第十二PMOS管（MP4）的栅极与第十二NMOS管（MN4）的栅极相连接，连接点为C单元的第一信号输入端；第十一PMOS管（MP3）的栅极与第十一NMOS管（MN3）的栅极相连接，连接点为C单元的第二信号输入端；第十PMOS管（MP2）的栅极与第十NMOS管（MN2）的栅极相连接，连接点为C单元的第三信号输入端；第九PMOS管（MP1）的栅极与第九NMOS管（MN1）的栅极相连接，连接点为C单元的第四信号输入端；第十二PMOS管（MP4）的漏极与第九NMOS管（MN1）的漏极相连接，连接点为C单元的信号输出端；

第九PMOS管（MP1）的漏极与第十PMOS管（MP2）的源极相连接；第十PMOS管（MP2）的漏极与第十一PMOS管（MP3）的源极相连接；第十一PMOS管（MP3）的漏极与第十二PMOS管（MP4）的源极相连接；第九NMOS管（MN1）的源极与第十NMOS管（MN2）的漏极相连接；第十NMOS管（MN2）的源极与第十一NMOS管（MN3）的漏极相连接；第十一NMOS管（MN3）的源极与第十二NMOS管（MN4）的漏极相连接；第九PMOS管（MP1）的源极、第九PMOS管（MP1）的衬底、第十PMOS管（MP2）的衬底、第十一PMOS管（MP3）的衬底、第十二PMOS管（MP4）的衬底均连接电源（VDD）；第九NMOS管（MN1）的衬底、第十NMOS管（MN2）的衬底、第十一NMOS管（MN3）的衬底、第十二NMOS管（MN4）的衬底、第十二NMOS管（MN4）的源极均接地。

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