CN108259033B - 一种辐射加固的高性能dice锁存器 - Google Patents
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Abstract
本发明公开了一种辐射加固的高性能DICE锁存器，在传统DICE锁存器基础上增加4个PMOS晶体管，利用源隔离技术来提高锁存器的抗多节点翻转的能力。相比MDICE锁存器结构，面积、延迟和功耗都有减少，尤其存储‘1’时延迟有很大地减小。相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了一定的折中。
Description
技术领域
本发明涉及集成电路设计领域，尤其是一种可以提高存储速度、降低锁存器功耗和提高锁存器抗单粒子多节点翻转的能力的单元电路结构，是一种基于双互锁存储单元(Dualinterlocked storage cell，DICE)辐射加固的高性能DICE锁存器。
背景技术
随着特征尺寸和电源电压的降低，电路对辐照越来越敏感，单粒子效应(Single-Event Effect，SEE)成为不可避免的问题，使得组合电路中SEE辐射加固技术的发展非常紧迫。单粒子翻转(Single-Event Upset，SEU)是一种SEE形式，它是软错误，非破坏性的。当重离子颗粒入射到半导体材料上时，过量电荷将被离子化，并且这些过量电荷将被器件电极收集，导致单元数据被转换或电路节点的逻辑状态异常地改变，导致集成电路系统中的软错误。随着半导体器件尺寸等比例缩小，集成电路单粒子效应己成为影响空间电子系统可靠性最重要的问题之一，并引起国内外广泛关注。
现有技术中主要包括以下两种解决方案：
1)如图1所示是T Calin、M Nicolaidis和R Velazco在1996年提出的一种Upsethardened memory design for submicron CMOS technology(DICE)的锁存器，由于双重节点的反馈，传统DICE结构有着不错的抗SEU的性能。然而，晶体管之间最小间距的减少会导致多个节点收集电荷发生翻转，传统DICE抗多节点翻转的能力并不好。
2)如图2所示是Hu Jianguo、Duan Zhikui和Qin Junrui在2014年提出的一种Multiple nodes upset tolerance DICE latch based on on-state transistor(MDICE)的锁存器，它是在传统的DICE结构上增加了6个开启的晶体管，其中3个PMOS晶体管和3个NMOS晶体管。仿真效果显示该结构拥有良好的抗多节点翻转能力，相比传统的DICE结构提高了一些，但是其功耗大。此外，该结构存储数据‘1’时延迟很大。
发明内容
本发明的目的是提供一种辐射加固的高性能DICE锁存器，可以提高存储速度、降低锁存器功耗，提高锁存器抗单粒子多节点翻转的能力。
本发明的目的是通过以下技术方案实现的：
一种辐射加固的高性能DICE锁存器，包括：六个NMOS晶体管和十个PMOS晶体管；六个NMOS晶体管依次记为N1～N4以及NC1～NC2；十个PMOS晶体管依次即为 P1～P8以及PC1～PC2；其中，PMOS晶体管P5、P6、P7及P8分别对应的将P1、P2、 P3及P4与VDD隔离开；其中：
VDD和PMOS晶体管P5、P6、P7及P8的源极电连接；PMOS晶体管P5的漏极与 PMOS晶体管P1的源极电连接；PMOS晶体管P6的漏极与PMOS晶体管P2的源极电连接；PMOS晶体管P7的漏极与PMOS晶体管P3的源极电连接；PMOS晶体管P8的漏极与 PMOS晶体管P4的源极电连接；
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极，以及PMOS晶体管P2、P6及 NMOS晶体管N4的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管PC1的源极电连接；
PMOS晶体管PC1的漏极，与NMOS晶体管NC1的漏极，以及PMOS晶体管P3、P7 及NMOS晶体管N1的栅极电连接；
PMOS晶体管P3的漏极，与NMOS晶体管N3的漏极，以及PMOS晶体管P4、P8及 NMOS晶体管N2的栅极电连接；
PMOS晶体管P4的漏极与PMOS晶体管PC2的源极电连接；
PMOS晶体管PC2的漏极，与NMOS晶体管NC2的漏极，以及PMOS晶体管P1、P5 及NMOS晶体管N3的栅极电连接；
NMOS晶体管NC1的源极与NMOS晶体管N2的漏极电连接；
NMOS晶体管NC2的源极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N1、N2、N3及N4的源极与GND电连接。
由上述本发明提供的技术方案可以看出，基于传统的DICE锁存器结构，能够在牺牲较少面积和功耗的情况下提高抗多节点翻转的能力，相比锁存器加固结构MDICE，大幅度降低了延迟。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的现有技术中传统的DICE锁存器的结构示意图；
图2为本发明背景技术提供的现有技术中MDICE锁存器的结构示意图；
图3为本发明实施例所提供的一种辐射加固的高性能DICE锁存器的结构示意图；
图4为现有技术传统DICE锁存器、MDICE锁存器和本发明实施例所提供的辐射加固的高性能DICE锁存器的时序波形图、锁存器存储数据‘1’延迟时间对比仿真图(仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V)；
图5为本发明实施例所提供的辐射加固的高性能DICE锁存器在TCAD软件中NMOS-NMOS模型和俯视示意图(仿真条件为：VDD：1.2V)；
图6为本发明实施例所提供的辐射加固的高性能DICE锁存器在TCAD软件中PMOS-NMOS模型和俯视示意图(仿真条件为：VDD：1.2V)；
图7为本发明实施例所提供的辐射加固的高性能DICE锁存器在TCAD软件中PMOS-PMOS模型和俯视示意图(仿真条件为：VDD：1.2V)；
图8为本发明实施例所提供的传统DICE在入射粒子角度为0°和60°以及LET＝60MeV- cm2/mg的条件下轰击NMOS-NMOS模型中N1漏端的波形仿真图(仿真条件为：VDD：1.2V)；
图9为本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和 60°以及LET＝60MeV-cm2/mg的条件下轰击NMOS-NMOS模型中N1漏端的波形仿真图 (仿真条件为：VDD：1.2V)；
图10为本发明实施例所提供的传统DICE在入射粒子角度为0°和60°以及LET＝60MeV-cm2/mg的条件下轰击PMOS-NMOS模型中P3漏端的波形仿真图(仿真条件为： VDD：1.2V)；
图11为本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和 60°以及LET＝60MeV-cm2/mg的条件下轰击PMOS-NMOS模型中P3漏端的波形仿真图(仿真条件为：VDD：1.2V)；
图12为本发明实施例所提供的传统DICE在入射粒子角度为0°和60°以及LET＝60MeV-cm2/mg的条件下轰击PMOS-PMOS模型中P3漏端的波形仿真图(仿真条件为： VDD：1.2V)；
图13为本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和 60°以及LET＝60MeV-cm2/mg的条件下轰击PMOS-PMOS模型中P3漏端的波形仿真图(仿真条件为：VDD：1.2V)。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种辐射加固的高性能DICE锁存器，如图3所示，其主要包括：两个反相器(Inv1和Inv2)、两个传输门(TG1和TG2)、六个NMOS晶体管和十个PMOS晶体管；六个NMOS晶体管依次记为N1～N4以及NC1～NC2；十个PMOS晶体管依次即为 P1～P8以及PC1～PC2；在传统的DICE锁存器上增加了4个PMOS晶体管，即PMOS晶体管P5、P6、P7及P8分别对应的将P1、P2、P3及P4与VDD隔离开；其中：
VDD和PMOS晶体管P5、P6、P7及P8的源极电连接；PMOS晶体管P5的漏极与 PMOS晶体管P1的源极电连接；PMOS晶体管P6的漏极与PMOS晶体管P2的源极电连接；PMOS晶体管P7的漏极与PMOS晶体管P3的源极电连接；PMOS晶体管P8的漏极与 PMOS晶体管P4的源极电连接；上述结构方式，使PMOS晶体管P1、P2、P3和P4的源极与VDD隔离开，在牺牲很少的面积、延迟和功耗的情况下，提高锁存器抗多节点翻转的能力。相比MDICE锁存器结构，面积、延迟和功耗都有减少，尤其存储‘1’时延迟有很大地减小。相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了一定的折中。
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极，以及PMOS晶体管P2、P6及 NMOS晶体管N4的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管PC1的源极电连接；
PMOS晶体管PC1的漏极，与NMOS晶体管NC1的漏极，以及PMOS晶体管P3、P7 及NMOS晶体管N1的栅极电连接；
PMOS晶体管P3的漏极，与NMOS晶体管N3的漏极，以及PMOS晶体管P4、P8及 NMOS晶体管N2的栅极电连接；
PMOS晶体管P4的漏极与PMOS晶体管PC2的源极电连接；
PMOS晶体管PC2的漏极，与NMOS晶体管NC2的漏极，以及PMOS晶体管P1、P5 及NMOS晶体管N3的栅极电连接；
NMOS晶体管NC1的源极与NMOS晶体管N2的漏极电连接；
NMOS晶体管NC2的源极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N1、N2、N3及N4的源极与GND电连接。
此外，信号D通过两个传输门TG1和TG2分别独立连接到PMOS晶体管PC1的漏极与NMOS晶体管NC1的漏极之间的节点n2，以及PMOS晶体管PC2的漏极与NMOS晶体管NC2的漏极之间的节点n4；控制信号CLK通过反相器Inv1产生信号CLKN，信号CLK和 CLKN控制着两个传输门，并连接PMOS晶体管PC1与PC2、以及NMOS晶体管NC1与 NC2晶体管的栅极；反相器Inv2连接在PMOS晶体管P3的漏极与NMOS晶体管N3的漏极之间的节点n3，以及端口Q2之间。
在本发明实施例所提供的辐射加固的高性能DICE锁存器的原理如下：在保持阶段， CLK信号和CLKN信号分别为高电平和低电平，传输门关闭，晶体管PC1、PC2、NC1和 NC2都打开，电路内部保持初始的状态。当在存储数据阶段，CLK信号和CLKN信号分别为低电平和高电平，传输门打开，晶体管PC1、PC2、NC1和NC2都关闭，通过传输门将 D信号传输到节n2和n4节点，从而将D信号存入电路中。相比MDICE存储器，其电路中由于支路上开启的晶体管产生的阈值损失，导致例如存储数据‘1’时，n1节点达不到低电平无法快速的打开P2，存储速度很慢，D信号到Q信号的延迟很大，而本发明提出的辐射加固的高性能DICE锁存器不存在这种弊端，和传统DICE锁存器的存储速度相当，传统的 DICE锁存器延迟为50ps，MDICE锁存器延迟为361ps，本发明提出的辐射加固的高性能 DICE锁存器延迟为54ps，比MDICE锁存器的存储数据‘1’的速度快307ps。同时，由于本发明在传统DICE锁存器上增加的4个PMOS晶体管，锁存器的抗多节点翻转的能力提高了很多。
当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到高能粒子轰击，由于通过晶体管P5、P6、P7和P8实现了源隔离技术，使得抗单粒子翻转性能大大提高；此外，通过仿真结果显示，该电路结构能很好的抑制NMOS-NMOS、PMOS-NMOS 和PMOS-PMOS之间的电荷共享，相比传统的DICE锁存器，抗多节点翻转的能力也提高了很多。
由此可见，本发明实施例能够提高锁存器抗多节点翻转的能力，相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了折中。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图4 至图13，将本发明实施例所提供的辐射加固的高性能DICE锁存器的性能，与传统的DICE 锁存器进行对比；其具体内容如下：
(1)如图4所示，为现有技术中传统DICE锁存器、MDICE锁存器和本发明实施例所提供的辐射加固的高性能DICE锁存器的时序波形图、电路存储数据‘1’延迟时间对比的仿真图。由图4可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，存储数据达到电源电压的90％，瞬态仿真的结果显示，MDICE锁存器存储数据‘1’时速度很慢；辐射加固的高性能DICE锁存器存储数据‘1’时的速度和传统的DICE锁存器差不多，如图4 所示本发明实施例所提供的辐射加固的高性能DICE锁存器和传统DICE曲线基本吻合，比MDICE锁存器快307ps。
(2)如表1所示，为现有技术传统DICE锁存器、MDICE锁存器和本发明实施例所提供的辐射加固的高性能DICE锁存器的面积、功耗和时间延迟仿真对比结果(以传统DICE 为基准)；仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V。由表1可以看出：本发明实施所提供的辐射加固的高性能DICE锁存器能够在增加较少面积，还有功耗和时间延迟的情况下，提高锁存器抗多节点翻转的能力。
表1面积、功耗和时间延迟仿真对比结果(以传统DICE为基准)
(3)如图5、6、7所示，分别为本发明实施例所提供的辐射加固的高性能DICE锁存器的三种研究方案在TCAD软件中晶体管的模型和俯视示意图，x-z平面平行于单元表面，y轴垂直于单元表面。图5为在TCAD中搭建的NMOS-NMOS模型，是为了研究锁存器电路中NMOS与NMOS之间的电荷共享。在n1＝1，n2＝0，n3＝1，n4＝0的假设下，将晶体管N1和N3搭建在TCAD中，其他晶体管使用SPICE模型模拟，粒子轰击在晶体管N1 的漏端。图6为在TCAD中搭建的PMOS-NMOS模型，是为了研究锁存器电路中PMOS与 NMOS之间的电荷共享。在n1＝0，n2＝1，n3＝0，n4＝1的假设下，将晶体管N2和P3搭建在TCAD中，其他晶体管使用SPICE模型模拟，粒子轰击在晶体管P3的漏端。图7为在 TCAD中搭建的PMOS-PMOS模型，是为了研究锁存器电路中PMOS与PMOS之间的电荷共享。在n1＝0，n2＝1，n3＝0，n4＝1的假设下，将晶体管P1和P3搭建在TCAD中，其他晶体管使用SPICE模型模拟，粒子轰击在晶体管P3的漏端。
(4)如图8、9所示，分别为在图5中NMOS-NMOS模型下传统的DICE锁存器和本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和60°时晶体管N1 的漏端受高能粒子轰击时的波形仿真图，其横坐标表示时间，其单位为ns，其纵坐标表示电压，其单位为V。由图8、9可以看出：VDD等于1.2V的仿真条件下，仿真的结果显示，本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和60°时具有较好的抗单粒子翻转能力，当LET＝60MeV-cm2/mg，存储单元的数据不发生翻转。
(5)如图10、11所示，分别为在图6中PMOS-NMOS模型下传统的DICE锁存器和本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和60°时晶体管 P3的漏端受高能粒子轰击时的波形仿真图，其横坐标表示时间，其单位为ns，其纵坐标表示电压，其单位为V。由图10、11可以看出：VDD等于1.2V的仿真条件下，仿真的结果显示，本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和60°时具有较好的抗单粒子翻转能力，当LET＝60MeV-cm2/mg，存储单元的数据不发生翻转。
(6)如图12、13所示，分别为在图7中PMOS-PMOS模型下传统的DICE锁存器和本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和60°时晶体管 P3的漏端受高能粒子轰击时的波形仿真图，其横坐标表示时间，其单位为ns，其纵坐标表示电压，其单位为V。由图12、13可以看出：VDD等于1.2V的仿真条件下，仿真的结果显示，本发明实施例所提供的辐射加固的高性能DICE锁存器在入射粒子角度为0°和60°时具有较好的抗单粒子翻转能力，当LET＝60MeV-cm2/mg，存储单元的数据不发生翻转。
综上所述，本发明提供了一种辐射加固的高性能DICE锁存器，可以在牺牲较小单元面积、功耗和时间延迟的情况下，很大提高锁存器抗多节点翻转的能力。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (2)
1.一种辐射加固的高性能DICE锁存器，其特征在于，包括：六个NMOS晶体管和十个PMOS晶体管；六个NMOS晶体管依次记为N1～N4以及NC1～NC2；十个PMOS晶体管依次即为P1～P8以及PC1～PC2；其中，PMOS晶体管P5、P6、P7及P8分别对应的将P1、P2、P3及P4与VDD隔离开；其中：
VDD和PMOS晶体管P5、P6、P7及P8的源极电连接；PMOS晶体管P5的漏极与PMOS晶体管P1的源极电连接；PMOS晶体管P6的漏极与PMOS晶体管P2的源极电连接；PMOS晶体管P7的漏极与PMOS晶体管P3的源极电连接；PMOS晶体管P8的漏极与PMOS晶体管P4的源极电连接；
PMOS晶体管P1的漏极，与NMOS晶体管N1的漏极，以及PMOS晶体管P2、P6及NMOS晶体管N4的栅极电连接；
PMOS晶体管P2的漏极与PMOS晶体管PC1的源极电连接；
PMOS晶体管PC1的漏极，与NMOS晶体管NC1的漏极，以及PMOS晶体管P3、P7及NMOS晶体管N1的栅极电连接；
PMOS晶体管P3的漏极，与NMOS晶体管N3的漏极，以及PMOS晶体管P4、P8及NMOS晶体管N2的栅极电连接；
PMOS晶体管P4的漏极与PMOS晶体管PC2的源极电连接；
PMOS晶体管PC2的漏极，与NMOS晶体管NC2的漏极，以及PMOS晶体管P1、P5及NMOS晶体管N3的栅极电连接；
NMOS晶体管NC1的源极与NMOS晶体管N2的漏极电连接；
NMOS晶体管NC2的源极与NMOS晶体管N4的漏极电连接；
NMOS晶体管N1、N2、N3及N4的源极与GND电连接；
控制信号CLK通过反相器Inv1产生信号CLKN，信号CLKN连接PMOS晶体管PC1与PC2的栅极，控制信号CLK连接NMOS晶体管NC1与NC2晶体管的栅极；反相器Inv2连接在PMOS晶体管P3的漏极与NMOS晶体管N3的漏极之间的节点n3，以及端口Q2之间。
2.根据权利要求1所述的一种辐射加固的高性能DICE锁存器，其特征在于，还包括：两个反相器Inv1和Inv2，以及两个传输门TG1和TG2；
信号D通过两个传输门TG1和TG2分别独立连接到PMOS晶体管PC1的漏极与NMOS晶体管NC1的漏极之间的节点n2，以及PMOS晶体管PC2的漏极与NMOS晶体管NC2的漏极之间的节点n4；
信号CLK和CLKN控制着两个传输门。
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Also Published As
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