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CN103915355B - 封装结构的形成方法 - Google Patents

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CN103915355B
CN103915355B CN201310653445.5A CN201310653445A CN103915355B CN 103915355 B CN103915355 B CN 103915355B CN 201310653445 A CN201310653445 A CN 201310653445A CN 103915355 B CN103915355 B CN 103915355B
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semiconductor chip
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陶玉娟
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Tongfu Microelectronics Co Ltd
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Abstract

一种封装结构的形成方法，包括：提供预封面板，预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，集成单元内具有至少一个半导体芯片，半导体芯片表面上具有若干焊盘，所述焊盘上具有第一金属凸块；提供线路载板，线路载板包括第一表面和与相对的第二表面，线路载板上具有若干呈矩阵排布的承载单元，承载单元的第一表面具有若干输入焊盘，承载单元的第二表面具有若干输出焊盘，输入焊盘和输出焊盘通过互连结构相连；将所述预封面板倒装在线路载板的第一表面上，将第一金属凸块与输入焊盘焊接在一起。本发明的方法提高了封装的效率。

Description

封装结构的形成方法
技术领域
本发明涉及半导体封装领域，特别涉及一种封装结构的形成方法。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化，便携式，超薄化，多媒体化以及满足大众需求的低成本方向发展，传统的单一芯片的封装技术已无法满足日渐新颖化的市场需求，具备轻、薄、短、小的产品特性和高密度以及低成本的封装技术已成为市场研究的主流。在目前各式各样的封装技术中，其中以POP（package on package）和PIP（package inpackage）封装技术为典型的代表。
以POP封装技术为例，通过将半导体芯片堆叠在线路载板上，从而减小整个封装结构的体积和封装厚度。
现有的POP封装技术形成封装结构时封装效率较低。
发明内容
本发明解决的问题是怎样提高封装结构的封装效率。
为解决上述问题，本发明提供一种封装结构的形成方法，包括：提供预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第一金属凸块；提供线路载板，所述线路载板包括第一表面和与第一表面相对的第二表面，所述线路载板上具有若干呈矩阵排布的承载单元，承载单元的第一表面具有若干输入焊盘，承载单元的第二表面具有若干输出焊盘，输入焊盘和输出焊盘通过承载单元中的互连结构相连；将所述预封面板倒装在线路载板的第一表面上，使封装面板内的集成单元与线路载板上的承载单元对应，将预封面板上的第一金属凸块与承载单元第一表面上的输入焊盘焊接在一起，形成若干矩阵排布的封装单元；形成填充满承载单元的第一表面和预封面板之间空间的填充层；在承载单元的第二表面的输出焊盘上形成第二金属凸块；沿封装单元进行切割，形成若干分立的封装结构。
可选的，所述预封面板的形成过程为：提供载板，所述载板上具有胶合层，所述胶合层包括若干呈矩阵排布的粘合区；提供若干半导体芯片，所述半导体芯片的表面上具有焊盘；将至少一个半导体芯片的具有焊盘的一面贴于所述胶合层的每个粘合区上；形成第一塑封层将若干半导体芯片塑封在一起；去除所述载板和胶合层，暴露出半导体芯片上的焊盘；在所述焊盘上形成第一金属凸块，形成若干呈矩阵排布的集成单元。
可选的，在去除所述载板和胶合层后，在第一塑封层上形成线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成第一金属凸块。
可选的，所述预封面板的集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，将无源器件具有焊盘的一面贴于胶合层上
可选的，所述线路整合层的输入端还与无源器件的焊盘相连接。
可选的，所述线路载板为印刷线路板、BT树脂基板或硅基板中的一种。
可选的，在所述预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔。
可选的，在线路载板的相邻的承载单元之间的部分区域形成若干分立的贯穿线路载板厚度的第二槽孔。
可选的，所述第一金属凸块为焊球或焊料柱，或者所述第一金属凸块包括金属柱和位于金属柱上的焊球。
可选的，还包括，形成塑封所述预封面板、线路载板和填充层的第二塑封层，所述第二塑封层暴露线路载板的输出焊盘上的第二金属凸块。
本发明还提供了一种封装结构，包括：线路载板，所述线路载板包括第一表面和与第一表面相对的第二表面，所述线路载板上具有若干呈矩阵排布的承载单元，承载单元的第一表面具有若干输入焊盘，承载单元的第二表面具有若干输出焊盘，输入焊盘和输出焊盘通过承载单元中的互连结构相连；预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第一金属凸块；预封面板倒装在线路载板的第一表面上，使封装面板内的集成单元与线路载板上的承载单元对应，预封面板上的第一金属凸块与承载单元第一表面上的输入焊盘焊接在一起，构成若干矩阵排布的封装单元；填充承载单元的第一表面和预封面板之间空间的填充层；位于承载单元的第二表面的输出焊盘上的第二金属凸块。
可选的，所述第一金属凸块为焊球或焊料柱，或者所述第一金属凸块包括金属柱和位于金属柱上的焊球。
可选的，每个集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，无源器件位于半导体芯片一侧，第一塑封层暴露出无源器件上的焊盘。
可选的，还包括：位于第一塑封层上将每个集成单元中的半导体芯片的焊盘和相邻的无源器件的焊盘相连接的第一再布线金属层，所述第一金属凸块位于第一再布线金属层上。
可选的，每个集成单元中的半导体芯片的数量大于一个时，在第一塑封层上还具有将集成单元中的相邻半导体芯片的焊盘连接的第二再布线金属层。
可选的，每个集成单元中的半导体芯片的数量大于一个时，所述半导体芯片的种类相同或不相同
可选的，所述线路载板为印刷线路板、BT树脂基板或硅基板中的一种。
可选的，所述预封面板的相邻集成单元之间的部分第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔，所述填充层还填充所述第一槽孔。
可选的，在线路载板的相邻的承载单元之间的部分区域形成若干分立的贯穿线路载板厚度的第二槽孔，所述填充层还填充所述第一槽孔。
可选的，还包括，塑封所述预封面板、线路载板和填充层的第二塑封层，所述第二塑封层暴露线路载板的输出焊盘上的第二金属凸块。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的封装结构的形成方法，在形成具有若干半导体芯片的预封面板后，将所述预封面板倒装在线路载板的第一表面上，将预封面板中的半导体芯片上的第一金属凸块与线路载板的第一表面上的输入焊盘焊接在一起，然后在线路载板的第一表面和预封面板之间空间填充填充层，然后在线路载板的第二表面上的输出焊盘上形成第二金属凸块，从而实现多个半导体芯片与线路载板的一起封装，可以通过切割去除相邻半导体芯片之间的第一塑封层、绝缘层、填充层和线路载板的相邻线路区域之间的外围区域，可以形成若干独立的封装结构，相比于现有的单个半导体芯片与相应的线路载板的封装，本发明的封装结构的形成方法提高了封装的效率。
进一步，通过将多个半导体芯片和无源器件封装在一起，通过金属层将半导体芯片的焊盘与无源器件的焊盘连接在一起，实现多个半导体芯片和无源器件与线路载板的一体封装，提高了封装的效率，并满足系统级的封装需求。
进一步，在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，一方面，第一槽孔能释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，后续在将预封面板倒装在线路载板上，将集成单元中的半导体芯片上的第一金属凸块与线路载板的承载单元第一表面上的输入焊盘焊接在一起，然后形成填充满线路载板的第一表面和预封面板之间空间的填充层时，由于预封面板中的第一槽孔与线路载板的第一表面和预封面板之间的空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，后续形成填充层时，填充层可以填充满第一槽孔，填充层与第一槽孔构成类似“插销”的结构，从而将预封面板和线路载板两部分进行锁定，防止预封面板和线路载板向相反的方向发生形变时，造成焊接处不良的问题。
进一步，在线路载板的相邻的承载单元之间的部分区域（切割区域）形成若干分立的贯穿线路载板厚度的第二槽孔，一方面，第二槽孔的存在，在将预封面板倒装在线路载板上，将预封面板的集成单元中的半导体芯片上的第一金属凸块与线路载板的承载单元第一表面上的输入焊盘焊接在一起时，第二槽孔与线路载板的第一表面和预封面板之间的空间是相通的，当在线路载板的第一表面和预封面板之间的空间填充填充层时，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；另一方面，所述第二槽孔与相邻的承载区域的位置是固定的（或者与承载区域上的输入焊盘的位置是固定的，所述第二槽孔可以作为将预封面板倒装在线路载板上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在线路载板上，实现预封面板上的第一金属凸块与线路载板上的输入焊盘的准确焊接；再一方面，所述第二槽孔是位于相邻承载区域之间的线路载板内（切割区域），不会占据额外的面积。
附图说明
图1～图11为本发明实施例封装结构的形成过程的结构示意图。
具体实施方式
现有的POP封装技术是将单个半导体芯片堆叠在线路载板上，封装效率较低。
为此，本发明提供了一种封装结构的形成方法，形成预封面板，预封面板中封装有多个半导体芯片，通过金属凸块将预封面板上的半导体芯片和线路载板的输入焊盘连接在一起，实现多个半导体芯片与线路载板的一体封装，提高了封装效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图11为本发明实施例封装结构的形成过程的结构示意图。
首先，请参考图1和图2，提供晶圆21，所述晶圆21上形成有若干半导体芯片200；切割所述晶圆21，形成若干分立的半导体芯片200。
所述半导体芯片200内具有集成电路（图中未示出），所述半导体芯片200的表面具有若干焊盘201，半导体芯片200表面的焊盘201与半导体芯片内的集成电路电连接，所述焊盘201作为半导体芯片200内的集成电路与外部电连接的端口。后续将若干分立的半导体芯片200封装在一起，形成预封面板。
需要说明是，所述焊盘201可以为通过半导体芯片200上形成的再布线金属层引出的焊盘。
接着，请参考图3，通过第一塑封层205将若干半导体芯片200封装在一起，第一塑封层205暴露出半导体芯片200上的焊盘201。
本实施例中，还可以将无源器件204与半导体芯片200通过第一塑封层205封装在一起，所述无源器件204的表面具有焊盘。所述无源器件204可以为电感、电容或电阻的一种或几种。
将若干半导体芯片200和无源器件204封装的具体过程为：提供载板300，所述载板300上具有胶合层301，所述胶合层301包括若干呈矩阵排布的粘合区；将至少一个半导体芯片200的具有焊盘201的一面贴于所述胶合层301的每个粘合区上，将无源器件204的具有焊盘的一面贴于所述胶合层301的粘合区上，无源器件204位于半导体芯片200一侧；形成第一塑封层205，将若干半导体芯片200和无源器件204塑封在一起；在形成第一塑封层205后，去除（剥离）所述载板300和胶合层301，暴露出半导体芯片200上的焊盘201以及无源器件204上的焊盘。
通过第一塑封层205将若干半导体芯片200封装在一起，形成预封面板，每个预封面板具有若干矩阵排布的集成单元（图中未标示），每个集成单元的位置与粘合层301上的粘合区的位置对应，所述胶合层301上的每个粘合区上粘贴的半导体芯片为预封面板中的每个集成单元中的集成的半导体芯片。所述预封面板的相邻集成单元之间区域为分割区域。
胶合层301的每个粘合区上具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。相应的预封面板中的每个集成单元中具有至少一个半导体芯片200，半导体芯片200的数量大于1个时，半导体芯片200的种类可以相同或不相同。
所述载板300可以为玻璃基板、硅基板或金属基板。
所述胶合层301可选用的材质有多种，在本发明一个优选的实施例中，胶合层301采用UV胶。UV胶是一种能对特殊波长的紫外光照射产生反应的胶合材料。UV胶根据紫外光照射后粘性的变化可分为两种，一种是UV固化胶，即材料中的光引发剂或光敏剂在紫外线的照射下吸收紫外光后产生活性自由基或阳离子，引发单体聚合、交联和接支化学反应，使紫外光固化胶在数秒钟内由液态转化为固态，从而将与其接触的物体表面粘合；另一种是UV胶是在未经过紫外线照射时粘性很高，而经过紫外光照射后材料内的交联化学键被打断导致粘性大幅下降或消失。这里的胶合层301所采用的UV胶即是后者。在本发明的其他实施例中，所述胶合层301还可以采用其他的胶带材料，比如热降解胶。
在载板300上形成胶合层301的方法可以例如是通过旋涂或印刷等方法将胶合层301涂覆在载板300上。这样的方法在半导体制造领域中已为本领域技术人员所熟知，在此不再赘述。
所述第一塑封层205的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第一塑封层205还可以为其他合适的塑封材料。
所述第一塑封层205的形成工艺为注塑工艺（injection molding）、转塑工艺（transfer molding）或印刷工艺。所述第一塑封层205还可以采用其他的工艺。
接着，请参考图4，在预封面板的每个集成单元中的半导体芯片200的焊盘201上形成第一金属凸块203，所述第一金属凸块203作为集成单元的一部分。
在去除所述载板和胶合层后，在第一塑封层上形成线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成第一金属凸块。
本实施例中，集成单元中具有无源器件204，在形成第一金属凸块203之前，在第一塑封层205上形成线路整合层207，所述线路整合层207将半导体芯片200的部分焊盘201与相邻的无源器件204的焊盘连接在一起，然后在线路整合层207上形成第一金属凸块203。本实施例中所述线路整合层207为单层金属层仅作为示例，在本发明的其他实施例中，可以线路整合层采用其他形式的线路形式。
所述第一金属凸块203可以为焊球或焊料柱。在本发明的其他实施例中，所述第一金属凸块包括金属柱和位于金属柱上的焊球。所述金属柱的材料为铝、镍、钨、铂、铜、钛、铬、钽、锡合金、金或银，所述焊球的材料为锡或锡合金，锡合金可以为锡银、锡铅、锡银铜、锡银锌、锡锌、锡铋铟、锡铟、锡金、锡铜、锡锌铟或者锡银锑中的一种或者多种。
本实施例中，所述第一金属凸块203的形成过程为：形成覆盖所述第一塑封层205、半导体芯片200、焊盘201和第一再布线金属层207的绝缘层208，所述绝缘层208中具有暴露部分焊盘201和第一再布线金属层207的部分表面的第一开口；在所述绝缘层208上以及第一开口的侧壁和底部形成导电金属层；在所述导电金属层上形成光刻胶掩膜，所述光刻胶掩膜中具有暴露第一开口上的导电金属层的第二开口；采用电镀工艺在所述第二开口中填充焊料层；去除所述光刻胶掩膜；刻蚀去除焊料层两侧的导电金属层，在焊料层的底部形成凸下金属层202；对焊料层进行回流，形成第一金属凸块203。
在本发明的其他实施例中，还可以在绝缘层上形成与焊盘和金属层相连的再布线金属层，然后在再布线金属层上形成金属凸块，通过形成再布线金属层，可以使得焊盘引出的连接点再分布。
在焊盘201上形成第一金属凸块203后，整个预封面板形成，所述预封面板包括第一塑封层205，第一塑封层205内具有呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，半导体芯片200表面上具有若干焊盘201，第一塑封层暴露出半导体芯片上的焊盘201，所述焊盘201上具有第一金属凸块203。所述预封面板中还可以集成无源器件204，实现半导体芯片200与无源器件204的系统级封装。
通过将多个半导体芯片200和无源器件204封装在一起，形成预封面板，后续可以将预封面板倒装在线路载板上，使封装面板内的集成单元与线路载板上的承载单元对应，将半导体芯片200的焊盘201和第一再布线金属层207上的第一金属凸块203与线路载板上的输入焊盘焊接在一起，本发明的封装结构的形成方法实现多个半导体芯片200和无源器件与线路载板的一体封装，提高了封装的效率。
在本发明的其他实施例中，在形成预封面板后，还可以在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，本实施例中，所述第一槽孔还贯穿对应的相邻第一金属凸块之间的绝缘层。第一槽孔的存在，一方面，所述第一槽孔能释放预封面板中积聚的应力，减小预封面板的翘曲效应；另一方面，后续在将预封面板倒装在线路载板上，将集成单元中的半导体芯片上的第一金属凸块与线路载板的承载单元第一表面上的输入焊盘焊接在一起，然后形成填充满线路载板的第一表面和预封面板之间空间的填充层时，由于预封面板中的第一槽孔与线路载板的第一表面和预封面板之间的空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；再一方面，所述第一槽孔位于相邻集成单元之间的第一塑封层内不会占据额外的空间；再一方面，后续形成填充层时，填充层可以填充满第一槽孔，填充层与第一槽孔构成类似“插销”的结构，从而将预封面板和线路载板两部分进行锁定，防止预封面板和线路载板向相反的方向发生形变时，造成焊接处不良的问题。所述第一槽孔可以通过冲孔或钻孔工艺或冲压工艺形成。在本发明的其他实施例中，当前述采用网板印刷或注塑工艺形成第一塑封层时，将印刷网板或注塑模板的部分结构覆盖需要形成第一槽孔的地方，第一塑封层形成后，在移除印刷网板或注塑模板，可以直接在预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔，后续通过刻蚀或者曝光去除第一槽孔上覆盖的绝缘层。
参考图5，提供线路载板100，所述线路载板包括第一表面11和与第一表面11相对的第二表面12，所述线路载板100上具有若干呈矩阵排布的承载单元（图中未标示），承载单元的第一表面11具有若干输入焊盘101，承载单元的第二表面12具有若干输出焊盘102，输入焊盘101和输出焊盘102通过承载单元中的互连结构103相连，线路载板100的相邻承载单元之间的区域为切割区域。
所述线路载板100上具有若干矩阵排布的承载单元，所述承载单元与预封面板上矩阵排布的集成单元相对应，后续进行封装时，将预封面板倒装在线路载板上，使得预封面板的每个集成单元为与线路载板的每个承载单元的上方，将每个集成单元上的金属凸块与对应的承载单元上的输入焊盘焊接在一起，从而实现预封面板上的每个集成单元中的半导体芯片200上的第一金属凸块203与线路载板100的承载单元中的输入焊盘101的对准焊接。
所述线路载板100可以为印刷线路板、BT（Bismaleimide Triazine）树脂基板或硅基板中的一种。
所述线路载板100可以为单层或多层堆叠结构，相应的所述互连结构103也可以为单层或多层堆叠结构。所述互连结构103为多层堆叠结构时，所述互连结构103包括多层金属层和将相邻层的金属层互连的金属插塞。
还包括：在线路载板100的相邻的承载单元之间的部分区域（切割区域）形成若干分立的贯穿线路载板厚度的第二槽孔（图中未示出）。一方面，第二槽孔的存在，后续在将预封面板倒装在线路载板上，将预封面板的集成单元中的半导体芯片上的第一金属凸块与线路载板的承载单元第一表面上的输入焊盘焊接在一起后，当在线路载板的第一表面和预封面板之间的空间填充填充层时，由于第二槽孔与线路载板的第一表面和预封面板之间的空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷；另一方面，所述第二槽孔与相邻的承载区域的位置是固定的（或者与承载区域上的输入焊盘的位置是固定的），所述第二槽孔可以作为将预封面板倒装在线路载板上时的对准标记，通过检测该对准标记，可以很精确的将预封面板倒装在线路载板上，实现预封面板上的第一金属凸块与线路载板上的输入焊盘的准确焊接；再一方面，所述第二槽孔是位于相邻承载区域之间的线路载板内（切割区域），不会占据额外的面积。所述第二槽孔的形成可以通过冲孔或钻孔工艺或冲压工艺形成。所述第二槽孔也可以通过刻蚀工艺形成。
接着，请参考图6和图7，将所述预封面板倒装在线路载板100的第一表面11上，使封装面板内的集成单元与线路载板上的承载单元对应，将与预封面板的集成单元中的半导体芯片200上的第一金属凸块203与线路载板100的承载单元第一表面11上的输入焊盘101焊接在一起，形成若干矩阵排布的封装单元，封装单元包括一个集成单元和与该集成单元对应的承载单元。
本发明实施例中，将所述预封面板倒装在线路载板100的第一表面11上，使得半导体芯片200的焊盘201和第一再布线金属层207上的第一金属凸块203与线路载板100的第一表面11上的输入焊盘101相接触后，通过回流工艺，将第一金属凸块203与线路载板100的第一表面11上的输入焊盘101焊接在一起。
接着，请参考图8，形成填充满线路载板100的第一表面11和预封面板之间空间的填充层209。
所述填充层209的材料可以为流动性较高、颗粒较小、黏度较低的树脂，比如环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂。所述填充层209还可以为其他合适的材料。
所述填充层209的形成工艺为注塑工艺（injection molding）或转塑工艺（transfer molding）或其他合适的工艺。由于第一金属凸块203的垫高作用，使得预封面板与引脚103的第一表面11之间空间的距离增大，从而提高了塑封材料的流动性，防止形成的填充层209中产生空隙等缺陷。
在本发明的其他实施例中，所述预封面板中形成有贯穿相邻集成单元之间的第一塑封层和绝缘层厚度的第一槽孔时，由于第一槽孔与线路载板100的第一表面和预封面板之间空间是相通的，更有利于填充材料的流动，防止形成的填充层中产生空隙缺陷。
接着，请参考图9，在线路载板100的承载单元的第二表面12的输出焊盘102上形成第二金属凸块210。
所述第二金属凸块210为焊球。所述第二金属凸块210的形成工艺为网板印刷和回流工艺。所述第二金属凸块210的形成工艺也可以采用电镀和回流工艺。在本发明的其他实施例中，所述金属凸块包括金属柱和位于金属柱顶部表面的焊球。
本发明的实施例中，通过线路载板100实现了半导体芯片上的焊盘输出点的再分布，减小了半导体芯片上的焊盘输出点的密度。所述第二金属凸块210的尺寸大于第一金属凸块203的尺寸。
在本发明的其他实施例中，还包括：还包括，形成塑封所述预封面板、线路载板和填充层的第二塑封层，所述第二塑封层暴露出承载单元的第二表面的输出焊盘上的第二金属凸块。
本发明的封装结构的形成方法，在形成具有若干半导体芯片200的预封面板后，将所述预封面板倒装在线路载板100的第一表面11上，将半导体芯片200上的第一金属凸块203与线路载板100的第一表面11上的输入焊盘101焊接在一起，然后在线路载板100的第一表面11和预封面板之间空间填充填充层209，然后在线路载板100的第二表面12上的输出焊盘102上形成第二金属凸块210，从而实现多个半导体芯片200与线路载板的一起封装，后续可以通过切割去除相邻半导体芯片200之间的第一塑封层205、绝缘层208、填充层209和线路载板的相邻线路区域之间的外围区域，可以形成若干独立的封装结构，相比于现有的单个半导体芯片与相应的线路载板的封装，本发明的封装结构的形成方法提高了封装的效率。
在本发明的另一实施例中，请参考10，预封面板的相邻集成单元之间的部分第一塑封层205和绝缘层208内形成若干分立的贯穿第一塑封层厚度的第一槽孔211，在将预封面板倒装在线路载板100上，将集成单元中的半导体芯片100上的第一金属凸块203与线路载板100的承载单元第一表面上的输入焊盘101焊接在一起，然后形成填充满线路载板100的第一表面11和预封面板之间空间的填充层209时，由于预封面板中的第一槽孔211与线路载板100的第一表面11和预封面板之间的空间是相通的，有利于填充材料填充时的排气，增强了填充材料的流动性，从而防止在填充层中产生空隙缺陷。本实施例中，在形成填充层209时，所述填充层209还填充满所述第一槽孔211。在本发明的其他实施例中，填充层可以不填充或部分填充所述第一槽孔。在形成填充层后，在线路载板100的输出焊盘102上形成第二金属凸块210。
在本发明的另一实施例中，在线路载板的相邻的承载单元之间的部分区域（切割区域）形成若干分立的贯穿线路载板厚度的第二槽孔时，由于第二槽孔与线路载板的第一表面和预封面板之间空间是相通的，更有利于填充材料的流动，防止形成的填充层中产生空隙缺陷。在形成填充层后，在线路载板的输出焊盘上形成第二金属凸块。
最后，请结合参考图9和图11，沿封装单元进行切割，形成若干分立的封装结构13。
通过切割相邻集成单元之间的第一塑封层205、填充层209以及相邻承载单元之间的线路载板100，形成若干分立的封装结构13。本发明实施例中，在切割相邻集成单元之间的第一塑封层205后，同时切割绝缘层208。
每个分立的封装结构13包括：半导体芯片200，所述半导体芯片200上具有若干焊盘201，第一塑封层205将半导体芯片200密封，第一塑封层205暴露出半导体芯片的焊盘201表面，半导体芯片200倒装在线路载板100上，所述线路载板100包括第一表面11和与第一表面11相对的第二表面12，线路载板100的第一表面11上具有输入焊盘101，第二表面12上具有输出焊盘102，半导体芯片200上的焊盘201通过第一金属凸块203与线路载板100上的输入焊盘101相连接；线路载板100的第一表面11与半导体芯片200的焊盘201之间空间填充有填充层；线路载板100的输出焊盘102上具有第二金属凸块210。所述分立的封装结构13中还可以包括无源器件204，无源器件204密封在第一塑封层205中，无源器件204的焊盘与半导体芯片200的焊盘201通过第一再布线金属层207相连接。第一塑封层205和填充层209之间还可以具有绝缘层208，绝缘层208中具有暴露第一再布线金属层207表面的开口，所述开口内和部分绝缘层上具有凸下金属层202，凸下金属层202与第一金属凸块203相连接。
本发明实施例还提供了一种封装结构，请参考图9，包括：线路载板100，所述线路载板100包括第一表面11和与第一表面11相对的第二表面12，所述线路载板100上具有若干呈矩阵排布的承载单元，承载单元的第一表面11具有若干输入焊盘101，承载单元的第二表面12具有若干输出焊盘102，输入焊盘101和输出焊盘102通过承载单元中的互连结构103相连；预封面板，所述预封面板包括第一塑封层205，第一塑封层205内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片200，所述半导体芯片200表面上具有若干焊盘201，第一塑封层205暴露出半导体芯片200上的焊盘201，所述焊盘201上具有第一金属凸块203，预封面板倒装在线路载板100的第一表面上，使封装面板内的集成单元与线路载板100上的承载单元对应，预封面板上的第一金属凸块203与线路载板100的承载单元上的输入焊盘101焊接在一起，集成单元与对应的承载单元构成封装单元，若干封装单元呈矩阵排布；填充满线路载板100的第一表面11和预封面板之间空间的填充层209；位于线路载板100的承载单元的第二表面12的输出焊盘102上的第二金属凸块210。
具体的，在第一塑封层205上形成有线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接，第一金属凸块203位于输出端上。
本实施例中，集成单元中具有无源器件204，在形成第一金属凸块203之前，在第一塑封层205上形成线路整合层207，所述线路整合层207将半导体芯片200的部分焊盘201与相邻的无源器件204的焊盘连接在一起，然后在线路整合层207上形成第一金属凸块203。本实施例中所述线路整合层207为单层金属层仅作为示例，在本发明的其他实施例中，可以线路整合层采用其他形式的线路形式。
在本发明的其他实施例中，每个集成单元中的半导体芯片的数量大于一个时，在第一塑封层上还具有将集成单元中的相邻半导体芯片的焊盘连接的第二再布线金属层，第一金属凸块位于第二再布线金属层上。
每个集成单元中的半导体芯片的数量大于一个时，所述半导体芯片的种类相同或不相同
所述第一金属凸块203为焊球或焊料柱，或者所述第一金属凸块包括金属柱和位于金属柱上的焊球。
所述线路载板100为印刷线路板、BT树脂基板或硅基板中的一种
所述线路载板100为单层或多层堆叠结构，所述互连结构103为单层或多层堆叠结构。
所述第二金属凸块210为焊球，或者所述第二金属凸块210包括金属柱和位于金属柱上的焊球。
所述第二金属凸块210的尺寸大于第一金属凸块203的尺寸。
还包括，覆盖所述第一塑封层205的绝缘层208，所述绝缘层208中具有暴露第一再布线金属层207的开口，位于开口内和部分绝缘层208上的凸下金属层202，凸下金属层202将第一金属凸块203与第一再布线金属层207连接。
在本发明的其他实施例中，所述预封面板的相邻半导体芯片之间的第一塑封层内形成有若干分立的贯穿第一塑封层厚度的第一槽孔210（参考图10）。所述填充层还可以填充所述第一槽孔。
在本发明的其他实施例中，在线路载板的相邻的承载单元之间的部分区域形成若干分立的贯穿线路载板厚度的第二槽孔。填充层还可以填充第二槽孔。
在本发明的其他实施例中，还包括，塑封所述预封面板、线路载板和填充层的第二塑封层，所述第二塑封层暴露出线路载板的输出焊盘上的第二金属凸块。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种封装结构的形成方法，其特征在于，包括：
提供预封面板，所述预封面板包括第一塑封层，第一塑封层内具有若干呈矩阵排布的集成单元，每个集成单元内具有至少一个半导体芯片，所述半导体芯片表面上具有若干焊盘，第一塑封层暴露出半导体芯片上的焊盘，所述焊盘上具有第一金属凸块；
在所述预封面板的相邻集成单元之间的部分第一塑封层内形成若干分立的贯穿第一塑封层厚度的第一槽孔；
提供线路载板，所述线路载板包括第一表面和与第一表面相对的第二表面，所述线路载板上具有若干呈矩阵排布的承载单元，承载单元的第一表面具有若干输入焊盘，承载单元的第二表面具有若干输出焊盘，输入焊盘和输出焊盘通过承载单元中的互连结构相连；
将所述预封面板倒装在线路载板的第一表面上，使封装面板内的集成单元与线路载板上的承载单元对应，将预封面板上的第一金属凸块与承载单元第一表面上的输入焊盘焊接在一起，形成若干矩阵排布的封装单元；
形成填充满承载单元的第一表面和预封面板之间空间的填充层，所述填充层还填充所述第一槽孔；
在承载单元的第二表面的输出焊盘上形成第二金属凸块；
沿封装单元进行切割，形成若干分立的封装结构。
2.如权利要求1所述的封装结构的形成方法，其特征在于，所述预封面板的形成过程为：提供载板，所述载板上具有胶合层，所述胶合层包括若干呈矩阵排布的粘合区；提供若干半导体芯片，所述半导体芯片的表面上具有焊盘；将至少一个半导体芯片的具有焊盘的一面贴于所述胶合层的每个粘合区上；形成第一塑封层将若干半导体芯片塑封在一起；去除所述载板和胶合层，暴露出半导体芯片上的焊盘；在所述焊盘上形成第一金属凸块，
形成若干呈矩阵排布的集成单元。
3.如权利要求2所述的封装结构的形成方法，其特征在于，在去除所述载板和胶合层后，在第一塑封层上形成线路整合层，所述线路整合层包括输入端、输出端和将输入端和输出端相连的多层线路，所述输入端与半导体芯片的焊盘相连接；在所述输出端上形成第一金属凸块。
4.如权利要求3所述的封装结构的形成方法，其特征在于，所述预封面板的集成单元中还具有若干无源器件，所述无源器件的表面具有焊盘，将无源器件具有焊盘的一面贴于胶合层上。
5.如权利要求4所述的封装结构的形成方法，其特征在于，所述线路整合层的输入端还与无源器件的焊盘相连接。
6.如权利要求1所述的封装结构的形成方法，其特征在于，所述线路载板为印刷线路板、BT树脂基板或硅基板中的一种。
7.如权利要求1所述的封装结构的形成方法，其特征在于，在线路载板的相邻的承载单元之间的部分区域形成若干分立的贯穿线路载板厚度的第二槽孔，所述填充层还填充所述第一槽孔。
8.如权利要求1所述的封装结构的形成方法，其特征在于，所述第一金属凸块为焊球或焊料柱或焊料柱，或者所述第一金属凸块包括金属柱和位于金属柱上的焊球。
9.如权利要求1所述的封装结构的形成方法，其特征在于，还包括，形成塑封所述预封面板、线路载板和填充层的第二塑封层，所述第二塑封层暴露线路载板的输出焊盘上的第二金属凸块。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11036262B1 (en) 2008-01-14 2021-06-15 Micro Mobio Corporation Radio frequency power amplifier with adjacent channel leakage correction circuit
US10938360B1 (en) 2011-10-26 2021-03-02 Micro Mobio Corporation Multimode multiband wireless device with broadband power amplifier
CN103745958B (zh) * 2013-12-05 2016-08-17 南通富士通微电子股份有限公司 封装结构
CN103915355B (zh) 2013-12-05 2017-01-25 通富微电子股份有限公司 封装结构的形成方法
CN104835747A (zh) * 2015-04-02 2015-08-12 苏州晶方半导体科技股份有限公司 一种芯片封装方法
CN108346587A (zh) 2017-01-25 2018-07-31 新加坡有限公司 芯片封装器件及封装方法
WO2018182658A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A die interconnect substrate, an electrical device, and a method for forming a die interconnect substrate
CN108364917A (zh) * 2018-02-02 2018-08-03 华天科技（昆山）电子有限公司 半导体封装结构及其封装方法
KR102528016B1 (ko) 2018-10-05 2023-05-02 삼성전자주식회사 솔더 부재 실장 방법 및 시스템
US11515617B1 (en) 2019-04-03 2022-11-29 Micro Mobio Corporation Radio frequency active antenna system in a package
CN110517959B (zh) * 2019-07-25 2022-04-12 南通通富微电子有限公司 封装结构的形成方法
CN110534443B (zh) * 2019-07-26 2021-04-13 南通通富微电子有限公司 封装结构的形成方法
CN110534442B (zh) * 2019-07-26 2023-03-14 通富微电子股份有限公司 封装结构的形成方法
WO2021017896A1 (en) * 2019-07-26 2021-02-04 Tongfu Microelectronics Co., Ltd. Packaging structure and fabrication method thereof
CN110518002B (zh) * 2019-07-26 2023-04-07 通富微电子股份有限公司 封装结构的形成方法
CN110534444B (zh) * 2019-07-26 2021-04-13 南通通富微电子有限公司 封装结构的形成方法
CN112992699B (zh) * 2021-02-01 2024-03-22 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备
CN113299564A (zh) * 2021-05-21 2021-08-24 广东佛智芯微电子技术研究有限公司 一种板级扇出柔性封装基板的封装结构及其制备方法
CN118173454B (zh) * 2024-05-14 2024-07-23 日月新半导体(威海)有限公司 一种3d半导体封装及其制造方法
CN118414071A (zh) * 2024-06-25 2024-07-30 荣耀终端有限公司 芯片封装结构、电子设备和芯片封装结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276763A (zh) * 2007-03-26 2008-10-01 国家半导体公司 具有集成热沉的集成电路装置
CN102163603A (zh) * 2011-01-30 2011-08-24 南通富士通微电子股份有限公司 系统级扇出晶圆封装结构
CN102244012A (zh) * 2010-05-13 2011-11-16 新科金朋有限公司 半导体器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3248149B2 (ja) * 1995-11-21 2002-01-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP2001072473A (ja) * 1999-08-31 2001-03-21 Sumitomo Metal Electronics Devices Inc セラミック基板の製造方法
TW444258B (en) 2000-05-04 2001-07-01 Orient Semiconductor Elect Ltd Manufacturing method of printed bump on semiconductor wafer or substrate
JP2004087895A (ja) * 2002-08-28 2004-03-18 Ibiden Co Ltd パッケージ部品およびその製造方法
US7838975B2 (en) 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US8409926B2 (en) 2010-03-09 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer around semiconductor die
US9953907B2 (en) * 2013-01-29 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. PoP device
US8877554B2 (en) * 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
CN103915355B (zh) 2013-12-05 2017-01-25 通富微电子股份有限公司 封装结构的形成方法
CN103745958B (zh) 2013-12-05 2016-08-17 南通富士通微电子股份有限公司 封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276763A (zh) * 2007-03-26 2008-10-01 国家半导体公司 具有集成热沉的集成电路装置
CN102244012A (zh) * 2010-05-13 2011-11-16 新科金朋有限公司 半导体器件及其制造方法
CN102163603A (zh) * 2011-01-30 2011-08-24 南通富士通微电子股份有限公司 系统级扇出晶圆封装结构

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Publication number Publication date
US9397070B2 (en) 2016-07-19
CN103915355A (zh) 2014-07-09
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