[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN103839808B - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN103839808B
CN103839808B CN201210475097.2A CN201210475097A CN103839808B CN 103839808 B CN103839808 B CN 103839808B CN 201210475097 A CN201210475097 A CN 201210475097A CN 103839808 B CN103839808 B CN 103839808B
Authority
CN
China
Prior art keywords
grid
layer
false grid
device manufacturing
semi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210475097.2A
Other languages
English (en)
Other versions
CN103839808A (zh
Inventor
崔虎山
钟汇才
项金娟
赵超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruili Flat Core Microelectronics Guangzhou Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210475097.2A priority Critical patent/CN103839808B/zh
Publication of CN103839808A publication Critical patent/CN103839808A/zh
Application granted granted Critical
Publication of CN103839808B publication Critical patent/CN103839808B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Weting (AREA)

Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成假栅极绝缘层、刻蚀停止层和假栅极层构成的假栅极堆叠；在假栅极堆叠两侧的衬底上形成栅极侧墙；去除假栅极层，直至暴露刻蚀停止层；去除刻蚀停止层，直至暴露假栅极绝缘层；去除假栅极绝缘层，直至暴露衬底，形成栅极沟槽。依照本发明的半导体器件制造方法，利用非氧化硅的假栅极绝缘层与氧化硅的刻蚀停止层的层叠结构，分步采用不同刻蚀液刻蚀假栅极，从而避免了衬底特别是沟道区受到不必要的侵蚀，提高了器件的性能和可靠性。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体结构制造方法，特别是涉及一种能在后栅工艺器件有效避免沟道和衬底被侵蚀的半导体器件、特别是半导体中间结构的制造方法。
背景技术
MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(profile)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。
在上述后栅工艺中，为了在刻蚀去除假栅极时降低对于沟道区的损伤，业界普遍采用了垫氧化层作为假栅极绝缘层或界面层，例如热氧化物，诸如氧化硅。通常采用化学氧化(例如含臭氧的去离子水浸泡)或者快速热氧化(RTO)来制造较薄的假栅极绝缘层，例如仅1～3nm厚。在后续去除多晶硅等材质的假栅极时，例如采用TMAH湿法刻蚀Si或者等离子体刻蚀，该假栅极绝缘层或界面层可以保护衬底特别是沟道区不受损伤。之后，为了在栅极沟槽中生长高k材料的栅极绝缘层，需要去除该假栅极绝缘层或界面层。鉴于该界面层通常为热氧化物，因此可选的刻蚀液是HF基溶液，诸如稀释的氢氟酸(dHF)或者稀释的缓释刻蚀液(dBOE，为NH4F与HF的混合溶液)。
然而，在某些情形下，例如对于NMOS器件而言，在后栅工艺中去除上述假栅极绝缘层时，与沟道接触的源漏扩展区域(如LDD结构)会被严重侵蚀。一种可能的解释是当器件结构浸入诸如dHF的电解质溶液中时，在PN结处发生了电化学腐蚀机制。由电解的法拉第定律可知，由侵蚀导致的物质损失m可以表示为m＝(Q/F)*(M/z)，其中m为损失的材料的质量，Q为穿过该材料的总电荷，F为法拉第常数-96.485C/mol，M为材料的摩尔质量，z为材料离子的化合价(每个离子所传输的电子数)。由于材料的摩尔量n＝m/M，所以n＝(Q/F)*(1/z)。在恒定侵蚀电流的情形下，Q＝I*t，而在可变侵蚀电流的情形下，Q为I*dτ在0至t蚀刻的积分，因此材料的损失量(侵蚀量)n直接与处理时间t或者τ相关。因此，不论如何缩减dHF/dBOE的处理时间，上述电化学侵蚀现象总是存在的。这大大影响了器件性能以及产能。
此外，在暗场和亮场条件下，硅自身在水性氟化物溶液中也可以被刻蚀，这通常是由于光-电化学刻蚀机制。在光强度较低的暗场条件下，SiF4+2F-->SiF6 2-。而在光强度较大的亮场条件下，HSiF3+H2O->SiF3OH+H2-(+HF)->SiF4+H2O-(2F-)->SiF6 2-。有意思的是，在采用稀释氯化氢(dHCl)溶液刻蚀时基本没观察到Si损失，而在采用dHF刻蚀时观察到明显的Si损失。因此，基本上可以说，HF基溶液是后栅工艺中去除假栅极绝缘层工艺期间造成衬底(沟道，Si区域)损失的根本原因。
综上所述，由于上述电化学侵蚀现象，PN结较容易受到氟基溶液的侵蚀。而单个的P或N结则由于暗场和亮场照明条件下的光-电化学刻蚀而同样受到氟基溶液的侵蚀。换言之，后栅工艺中去除假栅极绝缘层的现有技术难以避免衬底受到侵蚀。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的半导体器件及其制造方法，能避免使用氟基溶液来去除假栅极绝缘层，从而避免衬底受到侵蚀。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成假栅极绝缘层、刻蚀停止层和假栅极层构成的假栅极堆叠；在假栅极堆叠两侧的衬底上形成栅极侧墙；去除假栅极层，直至暴露刻蚀停止层；去除刻蚀停止层，直至暴露假栅极绝缘层；去除假栅极绝缘层，直至暴露衬底，形成栅极沟槽。
其中，形成假栅极绝缘层之前还采用HF基溶液清洗衬底表面。
其中，栅极侧墙为多层结构，包括第一栅极侧墙、栅极侧墙间隔层、第二栅极侧墙。
其中，假栅极绝缘层不与HF反应。
其中，假栅极绝缘层包括高k材料。
其中，刻蚀停止层包括氧化硅。
其中，采用CVD法制备氧化硅。
其中，采用稀释的缓释刻蚀剂腐蚀去除刻蚀停止层。
其中，假栅极层包括硅，采用TMAH湿法腐蚀去除假栅极层。
其中，采用非HF酸溶液来腐蚀去除假栅极绝缘层。
依照本发明的半导体器件制造方法，利用非氧化硅的假栅极绝缘层与氧化硅的刻蚀停止层的层叠结构，分步采用不同刻蚀液刻蚀假栅极，从而避免了衬底特别是沟道区受到不必要的侵蚀，提高了器件的性能和可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图5为依照本发明的半导体器件制造方法各步骤的示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效避免衬底受到侵蚀的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下参照图1～图5各个步骤的示意图，来详细描述本发明的技术方案。
参照图1的剖视图，在衬底上形成假栅极绝缘层和假栅极层构成的假栅极堆叠。
提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。在形成假栅极绝缘层之前，优选地，采用氟基溶液-诸如稀释HF(dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除假栅极绝缘层与衬底之间可能存在的氧化物，例如氧化硅薄层。
随后，采用MBE、ALD等工艺，在衬底1上沉积假栅极绝缘层2，其材质是不与HF基腐蚀液反应的绝缘材料，也即除了氧化硅之外，例如可以是高k材料，包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1- xTiO3(BST))。
采用CVD工艺，例如LPCVD、PECVD、HDPCVD等，在假栅极绝缘层2上沉积刻蚀停止层3，用于在稍后湿法刻蚀假栅极时控制刻蚀停止点。其材质为氧化物，例如氧化硅。刻蚀停止层3的厚度不能太厚，以避免稍后的栅极侧墙对于HF基腐蚀液具有太高的抗蚀性，此外过厚的刻蚀停止层可能使得栅极侧墙在深刻蚀时脱离。其厚度优选地为11～5nm。
之后，采用CVD、PVD等常用工艺，例如LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，形成假栅极层4，其材质可以是多晶硅、非晶硅、SiGe、Si:C等，优选地为多晶硅、非晶硅。随后采用常用的光刻/刻蚀工艺来图案化假栅极绝缘层2、刻蚀停止层3和假栅极层4，从而构成假栅极堆叠2/3/4。优选地，以假栅极堆叠为掩模，进行低剂量、低能量的第一次源漏掺杂离子注入，在假栅极堆叠两侧的衬底1中形成轻掺杂的源漏延伸区1SL和1DL。此外，还可以进行倾斜离子注入，形成晕状源漏掺杂区(Halo区，未示出)。
参照图2，在假栅极堆叠两侧的衬底上形成栅极侧墙。通过CVD、PVD等常用工艺，例如LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，形成栅极侧墙5。优选地，栅极侧墙5为多层结构，并且其与假栅极堆叠相接触的部分(5A)为氧化硅之外的材质。在本发明的一个实施例中，栅极侧墙5至少包括三层层叠结构，分别为内侧的与假栅极堆叠接触的第一栅极侧墙5A、第一栅极侧墙5A外侧的L型(具有纵向的第一部分以及横向的第二部分)的栅极侧墙间隔层5B、以及栅极侧墙间隔层5B外侧和之上的第二栅极侧墙5C(其位于栅极侧墙间隔层5B的纵向第一部分的外侧，并且位于栅极侧墙间隔层5B的横向第二部分上)。层5A的材质不同于氧化硅，并且与假栅绝缘层2具有较高的刻蚀选择性，例如是氮化硅或者非晶碳。栅极侧墙间隔层5B例如是CVD法制备的氧化硅，以便提供与其他相邻层的高刻蚀选择比，从而控制栅极/侧墙的形貌。第二栅极侧墙5C可以是CVD法制备的氮化硅、类金刚石无定形碳(DLC)、氮氧化硅等等。此外，栅极侧墙5也可以是单一(单层结构，并非图示的多层结构)的非晶碳或者氮化硅层。
优选地，形成栅极侧墙5之后，以此为掩模，进行高剂量、高能量的第二次源漏掺杂离子注入，在栅极侧墙5的两侧的衬底1中形成重掺杂的源漏区1SH和1DH。优选地，在整个器件上形成层间介质层6，其材质例如是氮化硅、氧化硅、低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)，形成方法可以是CVD、旋涂、喷涂、丝网印刷等等。
参照图3，去除假栅极层，直至暴露刻蚀停止层。对于Si材质(多晶硅、非晶硅)的假栅极层4，可采用四甲基氢氧化铵(TMAH)来湿法腐蚀去除假栅极层4。对于其他材质，可以采用等离子干法刻蚀工艺，例如碳氟基等离子体刻蚀(CF4、CH2F2、CH3F、CHF3等)。此时，由于与假栅极层4接触的第一栅极侧墙5A以及假栅极绝缘层2为氧化硅之外的其他材料，无需使用HF基腐蚀液，从而避免了可能的侵蚀。此时形成的沟槽或者开口记做4H。
参照图4，去除刻蚀停止层，直至暴露假栅极绝缘层。对于氧化硅材质的刻蚀停止层3而言，可以采用含F的湿法刻蚀液，例如HF基刻蚀液，包括稀释的氢氟酸(dHF)或者稀释的缓释刻蚀液(dBOE，为NH4F与HF的混合溶液)。在本发明一个实施例中，采用dBOE，其中BOE例如是7份40wt％的NH4F与1份49wt％的HF按体积比(7∶1)混合形成，还可以是15∶1；而dBOE是BOE采用去离子水(纯水，DIW)稀释形成，例如BOE∶DIW＝1∶20。此时，由于假栅极绝缘层2材质不是氧化硅，HF腐蚀液无法大规模腐蚀假栅极绝缘层2乃至侵蚀衬底，确保了器件可靠性。特别地，由于dBOE较之dHF具有更高的pH值以及较少的HF含量，其对于下层的假栅极绝缘层2具有的侵蚀力更小，便于减小下层绝缘介质材料的损失，有利于减小栅极形貌损失。例如在本发明一个实施例中，dBOE(1/20)对热氧化物腐蚀速率为比同等浓度的dHF快4～5倍。因此，优选采用dBOE湿法腐蚀去除刻蚀停止层3。此时，沟槽4H深度加大。
参照图5，去除假栅极绝缘层，直至暴露衬底，形成栅极沟槽。对于不与HF基腐蚀液反应的假栅极绝缘层2而言，可以采用非HF基酸溶液来刻蚀去除，例如采用硫酸、硝酸、磷酸、盐酸及其组合，并且优选地添加例如双氧水、臭氧等强氧化剂以增进刻蚀速度，以及优选地提高刻蚀温度以增大刻蚀速度。此时非晶碳、氮化硅等非氧化硅材质的第一栅极侧墙4A以及硅材质的衬底1不被或者基本不被刻蚀，从而有效避免了衬底沟道区的侵蚀，确保了器件的性能和可靠性。优选地，合适地延长酸腐蚀时间，例如延长为原来时间的110％～200％(依照各层厚度以及生长质量确定，例如从10～100s延长到11s～200s)，以使得完全去除假栅极绝缘层2下方可能残留的氧化物，以获得良好的等效栅氧厚度(EOT)。优选地，在腐蚀以去除假栅极绝缘层2之后，将器件浸入含有臭氧(例如10ppm)的去离子水(DIO3)中(例如20s)，使得衬底1(沟道区)表面被化学氧化形成超薄的界面层(未示出)，例如仅1nm，由此减小界面态、界面缺陷。
在上述去除假栅极绝缘层2的过程中，处理溶液由于不含HF，对于栅极侧墙间隔层5B、第二栅极侧墙5C的腐蚀较小，其形貌基本不变，也即侵蚀/腐蚀损失可以忽略。
此后，可以进一步采用常规后栅工艺，完成器件的制造。例如可以包括：在栅极沟槽4H中沉积高k材料的栅极绝缘层，在栅极绝缘层上沉积金属/金属氮化物的栅极导电层(包括功函数调节层和电阻调节层)，CMP平坦化各层直至暴露ILD 6，刻蚀ILD 6形成接触孔，在接触孔中形成金属硅化物以降低接触电阻(金属硅化物也可以在图2形成ILD 6之前而在源漏区上形成)，在接触孔中填充金属形成接触塞。
依照本发明的半导体器件制造方法，利用非氧化硅的假栅极绝缘层与氧化硅的刻蚀停止层的层叠结构，分步采用不同刻蚀液刻蚀假栅极，从而避免了衬底特别是沟道区受到不必要的侵蚀，提高了器件的性能和可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种半导体器件制造方法，包括：
在衬底上形成假栅极绝缘层、刻蚀停止层和假栅极层构成的假栅极堆叠；
在假栅极堆叠两侧的衬底上形成栅极侧墙；
去除假栅极层，直至暴露刻蚀停止层；
采用含F的湿法刻蚀液去除刻蚀停止层，直至暴露假栅极绝缘层；
采用非HF酸溶液来腐蚀去除假栅极绝缘层，直至暴露衬底，形成栅极沟槽。
2.如权利要求1的半导体器件制造方法，其中，形成假栅极绝缘层之前还采用HF基溶液清洗衬底表面。
3.如权利要求1的半导体器件制造方法，其中，栅极侧墙为多层结构，包括第一栅极侧墙、栅极侧墙间隔层、第二栅极侧墙。
4.如权利要求1的半导体器件制造方法，其中，假栅极绝缘层不与HF反应。
5.如权利要求4的半导体器件制造方法，其中，假栅极绝缘层包括高k材料。
6.如权利要求1的半导体器件制造方法，其中，刻蚀停止层包括氧化硅。
7.如权利要求6的半导体器件制造方法，其中，采用CVD法制备氧化硅。
8.如权利要求6的半导体器件制造方法，其中，采用稀释的缓释刻蚀剂腐蚀去除刻蚀停止层。
9.如权利要求1的半导体器件制造方法，其中，假栅极层包括硅，采用TMAH湿法腐蚀去除假栅极层。
CN201210475097.2A 2012-11-21 2012-11-21 半导体器件制造方法 Active CN103839808B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210475097.2A CN103839808B (zh) 2012-11-21 2012-11-21 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210475097.2A CN103839808B (zh) 2012-11-21 2012-11-21 半导体器件制造方法

Publications (2)

Publication Number Publication Date
CN103839808A CN103839808A (zh) 2014-06-04
CN103839808B true CN103839808B (zh) 2017-11-21

Family

ID=50803195

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210475097.2A Active CN103839808B (zh) 2012-11-21 2012-11-21 半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN103839808B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105575788B (zh) * 2014-10-17 2019-01-22 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
CN105590861B (zh) * 2014-11-13 2020-04-07 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
CN105762079A (zh) * 2014-12-17 2016-07-13 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105826256B (zh) * 2015-01-06 2020-02-07 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
CN105185713B (zh) * 2015-08-26 2019-01-22 上海华力微电子有限公司 一种hkmg器件的制备方法
CN106952908B (zh) * 2016-01-06 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN108022881B (zh) * 2016-10-28 2020-05-08 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
DE102018102685A1 (de) * 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und zugehörige Struktur
KR20200132367A (ko) * 2019-05-17 2020-11-25 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN116525432B (zh) * 2023-06-29 2023-09-22 合肥晶合集成电路股份有限公司 半导体器件的刻蚀方法及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157381A (zh) * 2010-02-11 2011-08-17 三星电子株式会社 制造半导体装置的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279413B2 (en) * 2004-06-16 2007-10-09 International Business Machines Corporation High-temperature stable gate structure with metallic electrode
US8138037B2 (en) * 2009-03-17 2012-03-20 International Business Machines Corporation Method and structure for gate height scaling with high-k/metal gate technology
US8404533B2 (en) * 2010-08-23 2013-03-26 United Microelectronics Corp. Metal gate transistor and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157381A (zh) * 2010-02-11 2011-08-17 三星电子株式会社 制造半导体装置的方法

Also Published As

Publication number Publication date
CN103839808A (zh) 2014-06-04

Similar Documents

Publication Publication Date Title
CN103839808B (zh) 半导体器件制造方法
US7981806B2 (en) Method for forming trench and method for fabricating semiconductor device using the same
TWI508265B (zh) 用於ｅＤＲＡＭ之增強電容深溝渠電容器
US9876091B2 (en) Divot-free planarization dielectric layer for replacement gate
KR20190025589A (ko) 분리 병합된 소스/드레인 구조체를 가지는 반도체 디바이스를 제조하는 방법
US12027424B2 (en) Semiconductor integrated circuit
US8349675B2 (en) Method for forming a gate electrode
US9870951B2 (en) Method of fabricating semiconductor structure with self-aligned spacers
CN103531475A (zh) 半导体器件及其制造方法
CN106298919B (zh) 半导体器件、鳍式场效应晶体管及其形成方法
EP3087605B1 (en) Memory structure with self-aligned floating and control gates and associated methods
US9231072B2 (en) Multi-composition gate dielectric field effect transistors
KR20120118232A (ko) 반도체 장치의 제조 방법
CN107731738A (zh) 半导体结构的形成方法
CN103839820A (zh) 半导体器件制造方法
CN109872953B (zh) 半导体器件及其形成方法
CN103839792B (zh) 半导体器件制造方法
US10008495B2 (en) Method for forming FinFET device
KR20090103055A (ko) 플래시 메모리 소자 및 그 제조 방법
CN104103506A (zh) 半导体器件制造方法
CN105826264B (zh) 半导体器件的形成方法
CN103839793B (zh) 半导体器件制造方法
CN106206318B (zh) 一种鳍式场效应晶体管及其制备方法
CN105632921A (zh) 自对准接触制造方法
CN105336787A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20201221

Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

Address before: 100029 No. 3 Beitucheng West Road, Chaoyang District, Beijing

Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220424

Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong

Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd.

Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd.