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CN103531475A - 半导体器件及其制造方法 - Google Patents

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CN103531475A CN201210229434.XA CN201210229434A CN103531475A CN 103531475 A CN103531475 A CN 103531475A CN 201210229434 A CN201210229434 A CN 201210229434A CN 103531475 A CN103531475 A CN 103531475A
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gate layer
gate structure
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朱慧珑
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Institute of Microelectronics of CAS
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Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成T型伪栅极结构；去除T型伪栅极结构，留下T型栅极沟槽；在T型栅极沟槽中依次填充栅极绝缘层和金属层，其中金属层形成T型金属栅极结构。依照本发明的半导体器件制造方法，通过形成T型伪栅极以及T型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成，提高了器件性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种避免在金属栅极中形成孔洞的半导体器件制造方法以及使用该方法制造的半导体器件。
背景技术
随着MOSFET特征尺寸持续等比例缩减，对栅极绝缘隔离效果以及栅极对沟道区控制能力的要求越来越高，传统的氧化硅栅绝缘层在厚度逐渐变薄的情况下已经难以继续提供足够的绝缘隔离，而多晶硅栅极也难以精确控制功函数以调节器件阈值电压。高k材料作为栅极绝缘层、并且金属材料填充作为栅极导电层的高k-金属栅结构已经成为目前MOSFET的主流。由于高k材料特性易在高温或者离子轰击条件下变化，先沉积栅极堆叠结构而后离子注入并激活退火形成源漏区的前栅工艺发展受到限制。先沉积伪栅极堆叠、注入形成源漏区，再刻蚀去除伪栅极形成栅极沟槽、在栅极沟槽中沉积栅极堆叠，这种后栅工艺逐渐占据主导地位。
然而，随着尺寸进一步缩减，小尺寸的器件使得栅极沟槽的深宽比越来越大，后栅工艺中填充栅极沟槽成为制约工艺发展的一个重要瓶颈。正如US2012/012948A1中所公开的，由于栅极沟槽宽度相对于其深度而言过窄，在沉积功函数调节层/金属阻挡层时，该第一层金属材料会在栅极沟槽的上边沿形成“悬挂”，也即在上边沿处第一金属层会形成朝向栅极沟槽中心、超越了栅极侧墙的局部突起。在后续沉积金属填充层时，第二层金属材料会由于该局部突起而在顶部过早闭合、结束沉积填充，相应地在中部和底部形成了未完全填充而引发的孔洞。这些孔洞使得整个金属栅的电阻率不必要地增大，降低了器件的性能。
发明内容
由上所述，本发明的目的在于提供一种能够避免在金属栅极中形成孔洞的半导体器件制造方法以及使用该方法制造的半导体器件。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成T型伪栅极结构；去除T型伪栅极结构，留下T型栅极沟槽；在T型栅极沟槽中依次填充栅极绝缘层和金属层，其中金属层形成T型金属栅极结构。
其中，形成T型伪栅极结构的步骤进一步包括：在衬底上形成第一伪栅极层与第二伪栅极层；选择性刻蚀第一伪栅极层，使得第一伪栅极层剩余宽度小于第二伪栅极层剩余宽度，构成T型伪栅极结构。
其中，形成第二伪栅极层之后、选择性刻蚀第一伪栅极层之前，还包括刻蚀第二伪栅极层与第一伪栅极层而形成上下等宽的伪栅极结构。
其中，第一伪栅极层与第二伪栅极层材料不同。
其中，第一伪栅极层和/或第二伪栅极层材料选自下列组合之一：多晶硅、多晶硅SiGe、非晶硅、氧化硅、氮化硅、氮氧化硅、非晶碳。
其中，在形成第一伪栅极层之前，还包括在衬底上形成垫氧化层。
其中，在形成第二伪栅极层之后、选择性刻蚀第一伪栅极层之前，还包括在第二伪栅极层上形成伪栅极盖层。
其中，选择性刻蚀采用干法刻蚀和/或湿法腐蚀。
其中，形成T型伪栅极结构之后、去除T型伪栅极结构之前，还包括：在T型伪栅极结构上形成第一栅极侧墙，在第一栅极侧墙两侧的衬底中形成轻掺杂的源漏延伸区和/或晕状源漏掺杂区。
其中，形成轻掺杂的源漏延伸区和/或晕状源漏掺杂区之后还包括：在第一栅极侧墙上形成第二栅极侧墙，在第二栅极侧墙两侧的衬底中形成源漏重掺杂区，在源漏重掺杂区中/上形成源漏接触层。
其中，形成T型伪栅极结构之后、去除T型伪栅极结构之前，还包括在衬底上形成层间介质层并且平坦化层间介质层直至暴露T型伪栅极结构。
其中，平坦化步骤进一步包括：执行第一平坦化直至暴露伪栅极盖层，执行第二平坦化直至暴露第二伪栅极层。
其中，金属层包括功函数调节层与金属栅填充层。
其中，栅极绝缘层包括高k材料。
本发明还提供了一种半导体器件，包括衬底、衬底上的栅极绝缘层、栅极绝缘层上的T型金属栅极结构、以及T型金属栅极结构两侧的源漏区。
依照本发明的半导体器件制造方法，通过形成T型伪栅极以及T型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成，提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图11为依照本发明的半导体器件制造方法的各个步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能够避免在金属栅极中形成孔洞的半导体器件制造方法以及使用该方法制造的半导体器件。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
图1至图11为依照本发明的半导体器件制造方法的各个步骤的剖面示意图。
如图1所示，在衬底1上依次形成伪栅极材料层的堆叠。提供衬底1，例如为硅基材料，包括体硅(Si)、绝缘体上硅(SOI)、SiGe、SiC、应变硅、硅纳米管等等。此外，衬底1也可以是其他半导体材料，例如Ge、GeOI、SiGe、III-V族化合物、II-VI族化合物。优选地，选用体硅或SOI作为衬底1，以便与CMOS工艺兼容。优选地，形成由衬底1对应的氧化材料(例如氧化硅等绝缘材料)构成的隔离区1A，例如在衬底1中通过刻蚀后再沉积填充的工艺形成浅沟槽隔离(STI)1A，STI1A包围并限定出了器件的有源区。如图1所示，在衬底1上(有源区中)采用LPCVD、HDPCVD、ALD、MBE、阴极射线沉积、射频溅射、离子束沉积、MVPECVD、RFPECVD等常规方法依次沉积可选的垫氧化层2A、第一伪栅极层2B、第二伪栅极层2C以及可选的伪栅极盖层2D。其中，垫氧化层2A为氧化硅，用于在后续刻蚀工艺中保护衬底沟道区表面，避免过刻蚀沟道区而增大表面缺陷密度引起器件性能下降，其厚度例如仅1～3nm。当然，也可以省略垫氧化层2A。第一伪栅极层2B与第二伪栅极层2C材质不同，以使得后续刻蚀时两者刻蚀速率不同，具体地使得第一伪栅极层2B刻蚀速率大于第二伪栅极层2C刻蚀速率，因而使得形成T型伪栅极结构。具体地，第一伪栅极层2B可以是多晶SiGe，而第二伪栅极层2C可以是多晶硅。此外，也可以是其他材料，例如第一/第二伪栅极叠层2B/2C是非晶碳/多晶硅、多晶SiGe/非晶硅、非晶硅/氧化硅、多晶硅/氧化硅/、氮化硅/多晶硅、氮化硅/氧化硅、多晶SiGe/氮化硅、多晶SiGe/氧化硅等等，只要层2A、2B、2C、2D中相邻的两层材质不同即可。伪栅极盖层2D优选地为氮化硅、氮氧化硅、类金刚石无定形碳(DLC)等较硬的材料，以便在稍后刻蚀伪栅极堆叠结构时用作硬掩模，以保护下层较软的材料。当然，如果第二伪栅极层2C本身较硬，则也可以省略伪栅极盖层2D。2A至2D各层厚度依照T型伪栅极形态需要而合理设定，不必完全如图1所示。例如，层2A厚度可以仅为1～3nm，层2B厚度可以是5～20nm，层2C厚度可以是5～10nm，层2D厚度可以是1～5nm。
如图2所示，采用传统的刻蚀工艺，刻蚀层2A至2D，形成具有基本垂直侧面的等宽伪栅极堆叠结构。例如优选地在光刻胶的掩蔽下采用等离子体刻蚀，各向异性地刻蚀各个层。优选地，等离子体刻蚀气体为基本不与各层反应的离子，如Ar、He、Ne、Kr、Xe等惰性气体离子(和/或这些惰性气体离子的稳定氟化物)。形成的伪栅极堆叠结构2A/2B/2C/2D上下等宽，例如为后续形成器件的沟道宽度，诸如10～30nm。
如图3所示，选择性刻蚀垫氧化层2A和第一伪栅极层2B，形成T型伪栅极堆叠结构。如果采用干法刻蚀，则可以调节刻蚀气体流量和组分，使得刻蚀气体对于垫氧化层2A和第一伪栅极层2B的刻蚀速率大于第二伪栅极层2C和伪栅极盖层2D的刻蚀速率。具体地，干法刻蚀中，刻蚀气体对SiGe/Si的选择比与混合气体组分、微波频率、温度、气压以及SiGe中Ge的含量等因素有关。例如在氧气作为辅助气体条件下，氟基气体对SiGe的刻蚀速率达4000nm/min，对Si的刻蚀速率仅为40nm/min，选择比高达100∶1，可以认为在刻蚀SiGe过程中，Si基本未被刻蚀。刻蚀气体可以包括碳氟基气体(CF4、CH2F2、CH3F、CHF3、C2HxF6-x、C3HxF8-x等等)、SF6、NF3、XeF等含氟气体，以及可选地诸如O2、O3、Cl2、NO2等氧化性气体，以及Ar、He等惰性稀释气体。如果采用湿法腐蚀，则可以依照各层材料不同而选择合适的湿法腐蚀液。具体地，对于多晶SiGe/多晶Si常用的选择性腐蚀液有：HNO3∶H2O∶HF、HF∶H2O2∶H2O、H3PO4-KH2PO4-NaOH缓冲液和NH4OH∶H2O2∶H2O等。其中含有HF的溶液对氧化硅没有选择性，腐蚀SiGe的同时也可将垫氧化层腐蚀掉。不含有H F的溶液需另外采用H F基腐蚀液刻蚀垫氧化层。(体积)比例为1∶1∶5的NH4OH∶H2O2∶H2O溶液在Ge(原子数目比)含量为40％时的刻蚀选择比为36∶1，在Ge含量为55％时的选择比为117∶1。此外，选择性刻蚀也可以是干法刻蚀与湿法刻蚀的组合，例如先干法刻蚀第一伪栅极层2B然后湿法腐蚀下方的垫氧化层2A，或者先湿法腐蚀部分第一伪栅极层2B然后干法刻蚀去除残留的第一伪栅极层2B以及垫氧化层2A。在图2所示的选择性刻蚀步骤中，伪栅极盖层2D用于保护第二伪栅极层2C并作为后续CMP的停止层，由于刻蚀具有选择性，伪栅极盖层2D及第二伪栅极层2C不被刻蚀或基本不被刻蚀，最终使得第二伪栅极层2C保留的宽度要大于第一伪栅极层2B保留的宽度从而构成如图2所示的T型伪栅极堆叠结构。具体地，第一伪栅极层2B剩余宽度可以是第二伪栅极层2C剩余宽度的2/3～4/5。
如图4所示，形成第一栅极侧墙、源漏轻掺杂区。通过LPCVD、HDPCVD、ALD、MBE、阴极射线沉积、射频溅射、离子束沉积、MVPECVD、RFPECVD等常规沉积方法，在T型伪栅极堆叠结构上以及侧面形成第一栅极侧墙3A，其材质例如是氮化硅、氮氧化硅、DLC，其厚度优选地足够薄以使其与T型伪栅极堆叠结构共型而不会影响其剖面形态。具体地，第一栅极侧墙3A厚度可以仅为1～3nm。以第一栅极侧墙3A为掩模，进行第一次源漏掺杂离子注入，在T型伪栅极堆叠结构两侧的衬底中形成轻掺杂的源漏延伸区1B和/或晕状源漏掺杂区1C。掺杂离子的种类、剂量、能量依照MOSFET类型以及结深而定，在此不再赘述。
如图5所示，形成第二栅极侧墙、源漏重掺杂区、源漏接触层。在第一栅极侧墙3A上采用相同或者类似地工艺，同样沉积氮化硅、氮氧化硅、DLC等侧墙材料，然后刻蚀形成第二栅极侧墙3B，第二栅极侧墙3B的宽度大于第一栅极侧墙3A的厚度，例如为20～50nm。随后以第二栅极侧墙3B为掩模，进行第二次源漏掺杂离子注入，在第二栅极侧墙3B两侧的衬底中形成源漏重掺杂区1D。随后在整个器件上沉积金属薄层(未示出)，作为源漏接触层的前驱物，例如是Ni、Pt、Co及其组合。例如在550～850℃高温退火10s～5min，使得金属薄层与源漏重掺杂区1D中的衬底1材质发生反应，形成电阻率较低的源漏接触层4。当衬底1为硅基材质时，源漏接触层4为金属硅化物。
如图6所示，在整个器件结构上沉积形成层间介质层5。例如通过LPCVD、PECVD、旋涂、喷涂、丝网印刷等方式，形成低k材料的层间介质层(ILD)5，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，ILD5为氧化硅或者氮氧化硅。
如图7所示，可以采用过刻蚀或者CMP工艺，平坦化ILD5以及伪栅极盖层2D，直至暴露第二伪栅极层2C。平坦化工艺可以包括两个步骤，首先采用第一CM P或第一平坦化刻蚀处理ILD5直至暴露伪栅极盖层2D，也即平坦化停止在伪栅极盖层2D的上表面上，随后更换研磨液或者刻蚀媒介(刻蚀气体或者刻蚀液)以去除伪栅极盖层2D，停止在第二伪栅极层2C的上表面上。此时，如图7所示，余下的层2C与2B一同构成T型伪栅极结构。
如图8所示，刻蚀去除T型伪栅极结构2C/2B以及垫氧化层2A，留下T型栅极沟槽2E。可以采用等离子体刻蚀的干法工艺(刻蚀终点选择可以依照特殊化合物的生成检测，或者依照刻蚀速率、时间以及薄膜厚度之间的关系来计算)，例如O、Ar、CF4等离子体刻蚀，去除伪栅极以及垫氧化层2A而留下栅极沟槽2E。或者可以依照层2C、层2B以及层2A的材质不同，选择不同的刻蚀液湿法腐蚀去除。
如图9所示，形成栅极绝缘层6A、以及功函数调节层6B。采用LPCVD、HDPCVD、ALD、MBE、阴极射线沉积、射频溅射、离子束沉积、MVPECVD、RFPECVD等常规方法在栅极沟槽2E的底部沉积高k材料，作为栅极绝缘层6A。高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。可选地，栅极绝缘层6A不仅如图9所示沉积在栅极沟槽2E的底部，也可以还沉积在其侧壁上(未示出)。随后，例如通过溅射、MOCVD、ALD等方式，在ILD5上以及T型栅极沟槽2E中沉积形成第一金属层6B，用作功函数调节层或者金属阻挡层。第一金属层6B的材质例如是TiN、TaN及其组合，其厚度依照功函数调节需要而选定。值得注意的是，由于T型栅极沟槽的特殊形态，使得沉积第一金属层6B时不会发生悬挂现象。
如图10所示，在第一金属层6B上沉积第二金属层6C。例如通过溅射、MOCVD、ALD等方式，在第一金属层6B上(包括继续填充在栅极沟槽中)形成第二金属层6C以用作金属栅填充层，其材质例如为Ti、Ta、W、Al、Cu、Mo等等及其组合。由于图9所示的第一金属层6B沉积时没有发生悬挂现象，因此第二金属层6C得以顺利完全填充了栅极沟槽的剩余部分，没有在栅极中留下任何孔洞，因此确保了栅极电阻不会增大，最终提高了器件性能。如图10所示，第一金属层6B、第二金属层6C共同构成了与T型栅极沟槽共型的T型金属栅极结构。
最后，如图11所示，完成后续工艺。在整个器件上沉积例如SiN、SiON材质的接触刻蚀停止层(CESL)7，沉积第二ILD8，刻蚀第二ILD8、CESL7以及ILD5形成源漏接触孔，填充金属和/或金属氮化物形成源漏接触塞9，沉积第三I LD10并刻蚀形成引线孔，在引线孔中填充金属形成引线11，构成器件的字线或位线，完成最终的器件结构。如图11所示，最终的MOSFET器件结构至少包括衬底1、衬底1上的栅极绝缘层6A、T型金属栅极结构6B/6C、T型金属栅极结构两侧的源漏区(源漏扩展区1B、晕状源漏区1C)、源漏区上的源漏接触层4。MOSFET其余各个部件结构以及相应的材料在上述方法描述中已经详细列出，在此不再赘述。
依照本发明的半导体器件制造方法，通过形成T型伪栅极以及T型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成，提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (15)

1.一种半导体器件制造方法，包括：
在衬底上形成T型伪栅极结构；
去除T型伪栅极结构，留下T型栅极沟槽；
在T型栅极沟槽中依次填充栅极绝缘层和金属层，其中金属层形成T型金属栅极结构。
2.如权利要求1的方法，其中，形成T型伪栅极结构的步骤进一步包括：
在衬底上形成第一伪栅极层与第二伪栅极层；
选择性刻蚀第一伪栅极层，使得第一伪栅极层剩余宽度小于第二伪栅极层剩余宽度，构成T型伪栅极结构。
3.如权利要求2的方法，其中，形成第二伪栅极层之后、选择性刻蚀第一伪栅极层之前，还包括刻蚀第二伪栅极层与第一伪栅极层而形成上下等宽的伪栅极结构。
4.如权利要求2的方法，其中，第一伪栅极层与第二伪栅极层材料不同。
5.如权利要求4的方法，其中，第一伪栅极层和/或第二伪栅极层材料选自下列组合之一：多晶硅、多晶硅SiGe、非晶硅、氧化硅、氮化硅、氮氧化硅、非晶碳。
6.如权利要求2的方法，其中，在形成第一伪栅极层之前，还包括在衬底上形成垫氧化层。
7.如权利要求2的方法，其中，在形成第二伪栅极层之后、选择性刻蚀第一伪栅极层之前，还包括在第二伪栅极层上形成伪栅极盖层。
8.如权利要求2的方法，其中，选择性刻蚀采用干法刻蚀和/或湿法腐蚀。
9.如权利要求1的方法，其中，形成T型伪栅极结构之后、去除T型伪栅极结构之前，还包括：在T型伪栅极结构上形成第一栅极侧墙，在第一栅极侧墙两侧的衬底中形成轻掺杂的源漏延伸区和/或晕状源漏掺杂区。
10.如权利要求9的方法，其中，形成轻掺杂的源漏延伸区和/或晕状源漏掺杂区之后还包括：在第一栅极侧墙上形成第二栅极侧墙，
在第二栅极侧墙两侧的衬底中形成源漏重掺杂区，在源漏重掺杂区中/上形成源漏接触层。
11.如权利要求2的方法，其中，形成T型伪栅极结构之后、去除T型伪栅极结构之前，还包括在衬底上形成层间介质层并且平坦化层间介质层直至暴露T型伪栅极结构。
12.如权利要求11的方法，其中，平坦化步骤进一步包括：执行第一平坦化直至暴露伪栅极盖层，执行第二平坦化直至暴露第二伪栅极层。
13.如权利要求1的方法，其中，金属层包括功函数调节层与金属栅填充层。
14.如权利要求1的方法，其中，栅极绝缘层包括高k材料。
15.一种半导体器件，包括衬底、衬底上的栅极绝缘层、栅极绝缘层上的T型金属栅极结构、以及T型金属栅极结构两侧的源漏区。
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