[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN103401815A - 差分传输电路 - Google Patents

差分传输电路 Download PDF

Info

Publication number
CN103401815A
CN103401815A CN2013102844274A CN201310284427A CN103401815A CN 103401815 A CN103401815 A CN 103401815A CN 2013102844274 A CN2013102844274 A CN 2013102844274A CN 201310284427 A CN201310284427 A CN 201310284427A CN 103401815 A CN103401815 A CN 103401815A
Authority
CN
China
Prior art keywords
signal
selector
differential
input signal
transmitting element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013102844274A
Other languages
English (en)
Inventor
小贯贤治
莲觉寺秀行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2008169332A external-priority patent/JP2010010482A/ja
Priority claimed from JP2008204773A external-priority patent/JP5028357B2/ja
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN103401815A publication Critical patent/CN103401815A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0248—Skew reduction or using delay lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0245—Lay-out of balanced signal pairs, e.g. differential lines or twisted lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一种差分传输电路包括：发送单元，用于根据输入信号生成一对差分信号，并发送差分信号；接收器，用于接收由发送单元所发送的差分信号；以及传输路径，用于将差分信号从发送单元传输至接收器，其中，发送单元具有选择器，该选择器用于选择输入信号和通过反转输入信号的极性所获得的信号中的一个，以确保基板上的电路配置的兼容性，发送单元根据由选择器所选择的信号生成差分信号。

Description

差分传输电路
（本申请是申请日为2009年06月16日、申请号为200980119544.7、发明名称为“差分传输电路”的申请的分案申请。）
技术领域
本发明涉及一种用于传输差分信号的差分传输电路结构。
背景技术
随着电子装置的数字化和高速化，出现了传输高频数字信号的需求。因此，辐射噪声就成了一个显著的问题，辐射噪声不仅来自外部接口和装置内的基板(board)之间的传输线缆，而且还来自同一基板上的IC芯片之间的布线。
作为应对该辐射噪声的措施，广泛使用差分传输系统，虽然利用了差分传输系统，但是传输路径的布线仍会由于IC芯片的端子配置而交叉，从而导致特性阻抗失真。如果要进行没有交叉的适当布线，则由此需要具有相同功能但端子配置不同的IC芯片。
在日本特开2007-149805号公报中，公开了一种印刷布线基板的结构，即使在用于进行差分传输的布线交叉的情况下，该印刷布线基板也能保持等长性(isometricity)并减轻特性阻抗的失真。
在日本特开2003-249904号公报中，公开了一种具有屏蔽效应的集成电路，其通过用电源和GND包围连接球(connectionball)来防止传输信号受到电磁干扰。
在日本特开平11-186674号公报中，公开了一种用于通过在差分传输电路的基板上轴对称地配置一对数据传输电路来防止信号质量降低和噪声辐射的技术。
发明内容
图14示出传统的差分传输电路板的配置。
在图14中，附图标记1400表示用于发送一对差分信号的发送单元。附图标记1410表示用于接收由发送单元1400所发送的差分信号的接收器。发送单元1400配备有BGA(Ball Grid Array，球栅阵列)P(正逻辑)端子1401和N(负逻辑)端子1402，接收器1410则配备有BGA P端子1411和N端子1412。附图标记1420表示用于传输差分信号的传输路径。在发送单元1400和接收器1410实现于基板1480的同一面上的情况下，传输路径1420是等长且平行的。
然而，在如图15所示发送单元1500和接收器1510实现于基板1580的诸如正面和背面等的不同面上的情况下，接收器1510的P端子1512和N端子1511的位置相对于发送单元1500的P端子1501和N端子1502反转。因此，传输路径1520交叉，从而导致特性阻抗不匹配并且信号质量降低。图15中的虚线示出接收器1510实现于基板1580的相对于发送单元1500的相对侧的面上。
图16中示出了在用于传输多个信号的差分传输系统中当发送单元和接收器实现于基板的同一面上时的电路板的外观。
在图16中，附图标记1600表示用于发送差分信号的发送单元。附图标记1610表示用于接收由发送单元1600所发送的差分信号的接收器。附图标记1620表示用于传输差分信号的传输路径。附图标记1601和1602表示用于生成差分信号的输入信号。附图标记1603和1604表示用于分别保持数据1(Data1)的输入信号1601和数据2(Data2)的输入信号1602的触发电路(flip-flopcircuit)。附图标记1605和1606表示用于分别根据输入信号1601和1602生成差分信号的缓冲器。附图标记1615和1616表示用于接收经由传输路径1620所发送的差分信号并输出差的缓冲器。附图标记1611和1612表示分别由缓冲器1615和1616所生成的输出信号。附图标记1613和1614表示用于分别保持输出信号1611和1612的触发电路。差分信号是分别由缓冲器1605和1606根据输入信号1601和1602生成的，并且经由传输路径1620被发送至接收器1610。触发电路1613和1614保持由缓冲器1615和1616根据所接收到的差分信号所生成的输出信号1611和1612。
图17中示出了当发送单元和接收器实现于基板的不同面上时的电路板的外观。
在图17中，附图标记1780表示电路板，附图标记1781表示通孔。在这种情况下，当传输路径1720保持等长且平行时，如图17所示，在发送单元1700和接收器1710中使信号变换位置(switch around)。如果将电路板配置成不使信号变换位置，则如图18所示，传输路径1820交叉，从而难以控制传输路径的特性阻抗。
本文中，对于上述的日本特开2007-149805号公报，当在输入单元和输出单元实现于基板的不同面上的情况下提供多对差分信号时，这些信号对的传输路径的布线交叉，因此不能解决上述问题。
对于上述的日本特开2003-249904号公报，在基板上相对于垂直面对称地配置连接球，但当在差分传输中发送单元和接收器实现于基板的不同面上时，传输路径交叉，故而使特性阻抗不匹配。因此，不能解决信号质量降低的问题。
另外，不能仅仅通过如在日本特开平11-186674号公报中一样轴对称地配置差分信号的传输路径，来解决在布线交叉时信号质量由于特性阻抗的失真而降低的问题。
本发明是考虑到上述问题而作出的，并且实现了一种这样的差分传输电路结构：能够使发送单元和接收器实现于具有端子配置相同的IC芯片的基板的不同面上，同时使差分传输系统中的传输路径保持平行并等长。
为了解决上述问题，本发明提供了一种差分传输电路，包括：发送单元，用于根据输入信号生成一对差分信号，并发送所述差分信号；接收器，用于接收由所述发送单元所发送的所述差分信号；传输路径，用于将所述差分信号从所述发送单元传输至所述接收器，其中，所述发送单元具有选择器，所述选择器用于选择所述输入信号和通过反转所述输入信号的极性所获得的信号中的一个，所述发送单元根据由所述选择器所选择的信号生成所述差分信号。
本发明还提供了一种差分传输电路，包括：发送单元，用于根据输入信号生成一对差分信号，并发送所述差分信号；接收器，用于接收由所述发送单元所发送的所述差分信号；传输路径，用于将所述差分信号从所述发送单元传输至所述接收器，其中，所述接收器具有选择器，该选择器用于选择通过求所述差分信号之差所获得的差信号和通过反转所述差信号的极性所获得的信号中的一个，所述接收器根据由所述选择器所选择的信号生成输出信号。
本发明还提供了一种差分传输电路，包括：发送单元，用于根据输入信号生成一对差分信号，并从P端子和N端子发送所述差分信号；接收器，用于在P端子和N端子处接收由所述发送单元所发送的所述差分信号，并且生成输出信号；第一传输路径，用于将差分信号从所述发送单元的P端子传输至所述接收器的P端子；以及第二传输路径，用于将差分信号从所述发送单元的N端子传输至所述接收器的N端子，其中，所述发送单元和所述接收器中的至少一个的P端子和N端子平行于所述第一传输路径和所述第二传输路径而排列。
根据本发明，发送单元和接收器能够实现于具有端子配置相同的IC芯片的基板的不同面上，同时使差分传输系统中的传输路径保持平行并等长。
从以下(参考附图)对示例性实施例的描述中，本发明的其他特征变得显而易见。
附图说明
图1示出在根据本发明的第一实施例的差分传输电路实现于基板的同一面上的情况下的基板结构。
图2示出在根据本发明的第一实施例的差分传输电路实现于基板的不同面上的情况下的基板结构。
图3示出在第一实施例的差分传输电路中获得输出信号以前的信号波形。
图4示出在第二实施例的差分传输电路实现于基板的同一面上的情况下的基板结构。
图5示出在第二实施例的差分传输电路实现于基板的不同面上的情况下的基板结构。
图6示出在第三实施例的差分传输电路实现于基板的同一面上的情况下的基板结构。
图7示出在第三实施例的差分传输电路实现于基板的不同面上的情况下的基板结构。
图8示出差分传输电路的发送单元的结构。
图9示出在第四实施例的差分传输电路实现于基板的同一面上的情况下的基板结构。
图10示出由第四实施例的差分传输电路获得的信号波形。
图11示出在第四实施例的差分传输电路实现于基板的不同面上的情况下的基板结构。
图12示出在第五实施例的差分传输电路实现于基板的同一面上的情况下的基板结构。
图13示出在第五实施例的差分传输电路实现于基板的不同面上的情况下的基板结构。
图14示出在传统技术的差分传输电路实现于基板的同一面上的情况下的基板结构。
图15示出在传统技术的差分传输电路实现于基板的不同面上的情况下的基板结构。
图16示出在传统技术的差分传输电路实现于基板的同一面上的情况下的基板结构。
图17示出在传统技术的差分传输电路实现于基板的不同面上的情况下的基板结构。
图18示出用于防止信号在图17的差分传输电路中变换位置的电路结构。
图19示出在根据本发明的第六实施例的差分传输电路实现于基板的同一面上的情况下的基板结构。
图20示出在根据本发明的第六实施例的差分传输电路实现于基板的不同面上的情况下的基板结构。
图21示出在根据本发明的第六实施例的差分传输电路实现于基板的不同面上并且P端子和N端子沿不同方向平行于传输路径排列的情况下的基板结构。
图22示出在根据本发明的第六实施例的差分传输电路实现于基板的不同面上并且P端子和N端子沿不同方向垂直于传输路径排列的情况下的基板结构。
具体实施方式
现在将参考附图详细地描述用于实现本发明的实施例。
应注意，下文中要描述的实施例仅是用于实现本发明的示例，并且应该根据本发明所适用的设备的结构和各种条件对其进行适当地变型和改变。此外，本发明并不限于以下实施例。
第一实施例
图1示出根据本发明第一实施例的差分传输电路板的结构。
在图1中，附图标记100表示用于发送一对差分信号的发送单元，附图标记110表示用于接收由发送单元100所发送的差分信号的接收器。附图标记120表示用于传送差分信号的传输路径。附图标记101表示用于生成差分信号的输入信号，附图标记102表示用于保持输入信号101的触发电路。附图标记103表示用于反转输入信号101的极性的反相器，附图标记104表示用于选择输入信号101和来自反相器103的信号中的一个的选择器。附图标记105表示用于根据由选择器104所选择的信号生成差分信号的缓冲器，附图标记115表示用于接收由缓冲器105所生成并经由传输路径120所发送的差分信号并输出差(差信号)的缓冲器。附图标记112表示用于保持由缓冲器115所生成的输出信号111的触发电路。附图标记180表示电路板。
在获得输出信号111以前的信号的波形如图3所示。在图3中，a、b、c、d和e表示图1中的布线上的信号。在图3中，H和L分别表示这些信号的高电平和低电平。虚线300表示差分信号的共模电压。
在发送单元100和接收器110实现于基板的同一面上的情况下，传输路径120是等长且平行的。在这种情况下，选择器104选择来自触发电路102的输入信号101。将由缓冲器105根据选择器104所选择的信号而生成的差分信号经由传输路径120从发送单元100发送至接收器110。将由缓冲器115根据所接收到的差分信号所生成的输出信号111保持在触发电路112中。假设输入信号101是具有诸如信号a之类的波形的信号，则由选择器104所选择的信号b也将具有相同的波形。由缓冲器105所生成的差分信号分别类似于信号c和d，并且在缓冲器115中根据差c-d所生成的输出信号111具有诸如信号e之类的波形。
图2中示出当发送单元和接收器实现于基板的不同面上时的电路板的外观。
在图2中，附图标记280表示电路板，附图标记281表示通孔。变换缓冲器215的极性，以便使传输路径220保持平行且等长。在这种情况下，选择器204选择通过在反相器203中反转来自触发电路202的输入信号201的极性所获得的信号。将由缓冲器205根据选择器204所选择的信号所生成的差分信号经由传输路径220从发送单元200发送至接收器210。将由缓冲器215根据所接收到的差分信号所生成的输出信号211保持在触发电路212中。假设输入信号201是具有诸如信号a之类的波形的信号，则由选择器204所选择的信号b将会具有经反相器203反相后的波形。由缓冲器205所生成的差分信号分别类似于信号c和d，并且在缓冲器215中根据差d-c所生成的输出信号211将具有诸如信号e之类的波形。这样，就获得了与当发送单元和接收器实现于同一面上时的输出信号相同的输出信号。
根据本实施例，当使用差分传输系统传输信号时，可以实现适合以下情况的差分传输电路：发送单元和接收器实现于具有端子配置相同的IC芯片的基板的同一面上或不同面上。该差分传输电路还适合于基板面积缩小和装置小型化。
第二实施例
图4示出第二实施例的差分传输电路板的结构。
在图4中，附图标记400表示用于发送差分信号的发送单元，附图标记410表示用于接收由发送单元400所发送的差分信号的接收器。附图标记420表示用于传送差分信号的传输路径。附图标记401表示用于生成差分信号的输入信号，附图标记402表示用于保持输入信号401的触发电路。附图标记405表示用于根据输入信号401生成差分信号的缓冲器，附图标记415表示用于接收由缓冲器405所生成并经由传输路径420发送的差分信号、并且输出差(差信号)的缓冲器。附图标记413表示用于反转由缓冲器415所输出的信号的极性的反相器，附图标记414表示用于选择来自缓冲器415的信号和来自反相器413的信号中的一个的选择器。附图标记412表示用于保持由选择器414所选择的输出信号411的触发电路。附图标记480表示电路板。
在发送单元400和接收器410实现于基板的同一面上的情况下，根据输入信号401生成差分信号，并且将该差分信号经由传输路径420从发送单元400发送至接收器410。选择器414选择由缓冲器415根据所接收到的差分信号所生成的信号，并且将所选择的信号保持在触发电路412中。
图5中示出当发送单元和接收器实现于基板的不同面上时的电路板的外观。
在图5中，附图标记580表示电路板，附图标记581表示通孔。变换缓冲器515的极性，以便使传输路径520保持平行且等长。在这种情况下，选择器514选择由缓冲器515根据所接收到的差分信号生成并且在反相器513中进行了极性反转的信号，结果就获得了与当发送单元和接收器实现于同一面上时的输出信号相同的输出信号，并将该输出信号保持在触发电路512中。
根据本实施例，当使用差分传输系统传输信号时，可以实现适合以下情况的差分传输电路：发送单元和接收器实现于具有端子配置相同的IC芯片的基板的同一面上或不同面上。该差分传输电路还适合于基板面积缩小和装置小型化。
第三实施例
图6示出第三实施例的差分传输电路板的结构。
在图6中，附图标记600表示用于发送差分信号的发送单元。附图标记620表示用于接收由发送单元600所发送的差分信号的接收器。附图标记640a和640b表示用于传送差分信号的传输路径(第一传输路径，第二传输路径)。附图标记601和602表示用于生成差分信号(第一差分信号，第二差分信号)的输入信号(第一输入信号，第二输入信号)。附图标记610和611表示用于分别保持数据1的输入信号601和数据2的输入信号602的触发电路。附图标记612和613表示用于反转输入信号601和602各自的极性的反相器。附图标记614表示用于选择输入信号601和来自反相器612的信号中的一个的选择器(第一选择器)。附图标记615表示用于选择输入信号602和来自反相器613的信号中的一个的选择器(第二选择器)。附图标记616和617表示用于分别选择来自选择器614的信号和来自选择器615的信号中的一个作为第三信号和第四信号的选择器(第三选择器，第四选择器)。附图标记618和619表示用于分别根据由选择器616和617所选择的信号生成差分信号的缓冲器。附图标记632和633表示用于分别接收由缓冲器618和619所生成并经由传输路径640a和640b所发送的信号、并且输出差(差信号)的缓冲器。附图标记621和622分别表示由缓冲器632和633所生成的输出信号(第一输出信号，第二输出信号)。附图标记630和631表示用于分别保持输出信号621和622的触发电路。
在发送单元600和接收器620实现于基板的同一面上的情况下，选择器614和615分别选择输入信号601和602。选择器616选择来自选择器614的信号，选择器617选择来自选择器615的信号。将由缓冲器618和619根据所选择的信号生成的差分信号分别经由传输路径640a和640b从发送单元600发送至接收器620。将由缓冲器632和633根据所接收到的差分信号生成的输出信号分别保持在触发电路630和631中。
图7示出当发送单元和接收器实现于基板的不同面上时的电路板的外观。
在图7中，附图标记780表示电路板，附图标记781表示通孔。变换缓冲器732和733的极性，以使传输路径740a和740b都保持平行且等长。在这种情况下，选择器714和715分别选择通过在反相器712和713中反转输入信号701和702的极性所获得的信号。选择器716选择来自选择器715的信号，而选择器717选择来自选择器714的信号，然后的结果就是，数据1的输入信号和数据2的输入信号变换了位置。将分别由缓冲器718和719根据选择器716和717所选择的信号而生成的差分信号经由传输路径740a和740b发送至接收器720。缓冲器732和733根据所接收到的差分信号获得与当发送单元和接收器实现于同一面上时的输出信号相同的输出信号721和722，这些输出信号分别保持在触发电路731和730中。应注意，尽管描述了传输两个信号的情况，但是本发明也适用于传输三个或更多个信号的情况。
根据本实施例，当使用差分传输系统传输多个信号时，可以实现适合以下情况的差分传输电路：发送单元和接收器实现于具有端子配置相同的IC芯片的基板的同一面或不同面上。该差分传输电路还适合于基板面积缩小和装置小型化。
第四实施例
对于用于传输多个信号的差分传输，在多个输入信号中的一个是时钟信号的情况下，在发送单元中需要例如用于调节对上游触发器(upstream flip-flop)进行时钟控制的时钟的如图8所示的机构，以使输出定时同步。
在图8中，附图标记800表示差分传输电路中的发送单元的结构。附图标记801表示DDR(双倍数据率)时钟。附图标记802表示用于反转时钟801的反相器。附图标记803和804表示用于分别保持数据(Data)和时钟(Clk)输入信号以进行差分传输的触发电路。附图标记805和806表示用于分别根据来自触发电路803和804的信号生成差分信号的缓冲器。
图9示出第四实施例的差分传输电路板的结构。
在图9中，附图标记900表示用于发送差分信号的发送单元。附图标记920表示用于接收由发送单元900所发送的差分信号的接收器。附图标记940a和940b表示用于传送差分信号的传输路径(第一传输路径，第二传输路径)。附图标记901和902表示用于生成差分信号的输入信号(第一输入信号，第二输入信号)。附图标记910和911表示用于分别保持数据输入信号901和时钟输入信号902的触发电路。附图标记912和913表示用于分别根据输入信号901和902生成差分信号(第一差分信号，第二差分信号)的缓冲器。附图标记930和931表示用于分别接收经由传输路径940a和940b所发送的差分信号并输出差(第一差信号，第二差信号)的缓冲器。附图标记932和933表示用于分别反转来自缓冲器930和931的信号的极性的反相器。附图标记934表示用于选择来自缓冲器930的信号和来自反相器932的信号中的一个的选择器(第一选择器)。附图标记935表示用于选择来自缓冲器931的信号和来自反相器933的信号中的一个的选择器(第二选择器)。附图标记936和937表示用于分别选择来自选择器934的信号和来自选择器935的信号中的一个作为第三信号和第四信号的选择器(第三选择器，第四选择器)。附图标记921表示由选择器936所生成的输出信号。附图标记922表示通过使来自选择器937的信号的频率加倍所获得的输出信号。附图标记938表示用于保持输出信号921的触发电路。附图标记939表示用于对信号频率进行变倍的PLL(锁相环)电路。
本文中，将描述发送单元和接收器实现于基板的同一面上的情况。
由缓冲器912和913根据输入信号901和902生成差分信号，并且将这些差分信号经由传输路径940a和940b发送至接收器920。选择器934和935选择由缓冲器930和931根据所接收到的差分信号所生成的信号。选择器936选择来自选择器934的信号，选择器937选择来自选择器935的信号。将来自选择器936的输出信号921保持在触发电路938中，并且通过PLL电路939使来自选择器937的输出信号922的频率加倍。图10中示出了由此获得的波形。附图标记1001和1002分别表示要发送的数据信号和时钟信号。附图标记1022表示通过PLL电路对所接收到的时钟信号的频率加倍所获得的时钟信号。附图标记1021表示所接收到的数据信号。
图11中示出当发送单元和接收器实现于基板的不同面上时的电路板的外观。
在图11中，附图标记1180表示电路板，附图标记1181表示通孔。在这种情况下，变换缓冲器1130和1131的极性，以使传输路径1140a和1140b都保持平行且等长。由缓冲器1112和1113根据输入信号1101和1102生成差分信号，并且将这些差分信号经由传输路径1140a和1140b发送至接收器1120。选择器1134和1135分别选择由缓冲器1131和1130根据所接收到的差分信号生成并且在反相器1132和1133中进行了极性反转的信号。选择器1136选择来自选择器1135的信号，选择器1137选择来自选择器1134的信号，然后的结果就是，数据信号和时钟信号变换了位置。来自选择器1136和1137的输出信号1122和1121是与当发送单元和接收器实现于同一面上时的输出信号相同的输出信号，其中，将输出信号1121保持在触发电路1138中，并且通过PLL电路1139使输出信号1122的频率加倍。应注意，尽管描述了传输信号是单个数据信号和时钟信号的情况，但是本发明也适用于传输两个以上的数据信号和时钟信号的情况。
根据本实施例，当使用差分传输系统传输包括时钟信号的多个信号时，可以实现适合以下情况的差分传输电路：发送单元和接收器实现于具有端子配置相同的IC芯片的基板的同一面或不同面上。该差分传输电路还适合于基板面积缩小和装置小型化。
第五实施例
如参考图8所述，在多个输入信号中的一个是时钟信号的情况下，在发送单元中需要用于调节对上游触发器进行时钟控制的时钟的机构，以使输出定时同步。
作为第五实施例，图12示出在相对于单个时钟信号发送偶数个数据信号的情况下参考时钟信号变换数据信号位置以使其具有轴对称性的差分传输电路板的结构。
在图12中，附图标记1200表示用于发送差分信号的发送单元，附图标记1220表示用于接收由发送单元1200所发送的差分信号的接收器。附图标记1240a、1240c和1240b表示用于传送所有差分信号的传输路径(第一传输路径，第三传输路径，第二传输路径)。附图标记1201、1202和1203表示用于生成差分信号的输入信号(第一输入信号，第三输出信号，第二输入信号)。附图标记1211、1212和1213表示用于分别保持数据1的输入信号1201、时钟输入信号1202和数据2的输入信号1203的触发电路。附图标记1214、1215和1216表示用于分别根据输入信号1201、1202和1203生成差分信号(第一差分信号，第三差分信号，第二差分信号)的缓冲器。附图标记1230、1231和1232表示用于分别接收经由传输路径1240a、1240c和1240b所发送的差分信号并输出差(第一差信号，第三差信号，第二差信号)的缓冲器。附图标记1233、1250和1234表示用于分别反转来自缓冲器1230、1231和1232的信号的极性的反相器。附图标记1235、1251和1236表示用于分别选择是否使来自缓冲器1230、1231和1232的信号通过反相器1233、1250和1234的选择器(第一选择器，第五选择器，第二选择器)。附图标记1237和1238表示用于按照需要将由选择器1235和1236选择的信号变换位置的选择器(第三选择器，第四选择器)。附图标记1221和1223分别表示由选择器1237和1238所生成的输出信号，附图标记1222表示通过对来自选择器1251的信号的频率进行加倍所获得的输出信号。附图标记1224和1226表示用于分别保持输出信号1221和1223的触发电路。附图标记1225表示用于对信号频率进行变倍的PLL(锁相环)电路。
将描述发送单元和接收器实现于基板的同一面上的情况。
由缓冲器1214、1215和1216根据输入信号1201、1202和1203生成差分信号，并将这些差分信号经由传输路径1240a、1240c和1240b发送至接收器1220。选择器1235和1236选择由缓冲器1230和1232根据所接收到的差分信号所生成的信号，选择器1237和1238选择所选的信号作为输出信号1221和1223，而不对其进行位置变换。将输出信号1221和1223分别保持在触发电路1224和1226中。在PLL电路1225中对由缓冲器1231根据所接收到的差分信号所生成并由选择器1251所选择的信号的频率进行变倍，并且变倍后的频率作为时钟输出信号1222变成触发电路1224和1226的时钟。
图13中示出当发送单元和接收器实现于基板的不同面上时的电路板的外观。
在图13中，附图标记1380表示电路板，附图标记1381表示通孔。根据该结构，变换缓冲器1332、1331和1330的极性，以使传输路径1340a、1340c和1340b平行且等长。由缓冲器1314、1315和1316根据输入信号1301、1302和1303生成差分信号，并将这些差分信号经由传输路径1340a、1340c和1340b发送至接收器1320。
选择器1335、1351和1336分别选择在缓冲器1332、1331和1330中根据经由传输路径1340a、1340c和1340b所接收到的差分信号生成并且在反相器1333、1350和1334中进行了极性反转的信号。选择器1337选择来自选择器1336的信号，选择器1338选择来自选择器1335的信号，然后将所选择的这些信号作为输出信号1323和1321分别保持在触发电路1326和1324中。在PLL电路1325中对在缓冲器1331中根据经由传输路径1340c接收到的差分信号所生成并由选择器1351所选择的信号的频率进行变倍，并且变倍后的频率作为时钟输出信号1322变成触发电路1324和1326的时钟信号。
本文中，尽管已描述了从发送单元传输两个数据信号和单个时钟信号并且在接收器中变换数据信号位置的情况，但是本发明也适用于传输四个以上的数据信号或者在发送单元中变换数据信号位置的情况。
根据本实施例，当使用差分传输系统来相对于单个时钟信号传输偶数个数据信号时，可以实现适合以下情况的差分传输电路：发送单元和接收器实现于具有端子配置相同的IC芯片的基板的同一面或不同面上。该差分传输电路还适合于基板面积缩小和装置小型化。
第六实施例
图19示出根据本发明的第六实施例的差分传输电路板的结构。在图19中，附图标记1900表示用于根据指定的输入信号生成差分信号并发送所生成的差分信号的发送单元。附图标记1910表示用于接收由发送单元1900所发送的差分信号并生成输出信号的接收器。附图标记1901和1902分别是在发送单元1900中所设置的P端子和N端子，附图标记1911和1912分别是在接收器1910中所设置的P端子和N端子。附图标记1920a和1920b表示用于传送差分信号的第一传输路径和第二传输路径。附图标记1980表示电路板。
因此，发送单元1900的P端子1901和N端子1902以及接收器1910的P端子1911和N端子1912沿与第一传输路径1920a和第二传输路径1920b相同的方向排列。即，连接发送单元1900的P端子1901和N端子1902以及接收器1910的P端子1911和N端子1912的直线平行于第一传输路径1920a和第二传输路径1920b。传输路径1920a和1920b在发送单元1900和接收器1910各自的封装件内弯曲，使得传输路径1920a和1920b以指定间隔保持平行。应注意，尽管在即使不弯曲传输路径的情况下也能获得本发明的效果，但是在这种情况下需要额外的通孔，以防止传输路径彼此接触。作为通过基板的内层的结果，传输路径易受相邻信号的影响，但可以通过弯曲传输路径来避免这些缺点。
图20中示出当发送单元2000和接收器2010实现于基板的不同面上时的电路板的外观。在图20中，附图标记2080表示电路板，附图标记2081表示通孔。虚线表示接收器实现于基板2080的相对侧的面上。
连接四个端子(即，发送单元2000的P端子2001和N端子2002以及接收器2010的P端子2011和N端子2012)的直线平行于传输路径2020，另外，发送单元2000的P端子2001和N端子2002以及接收器2010的P端子2011和N端子2012沿相同方向平行于传输路径2020等距离地排列。从而，即使在如图19所示发送单元1900和接收器1910实现于基板1980的同一面上或者如图20所示发送单元和接收器实现于不同面上的情况下，传输路径也没有交叉。因此，可以将传输路径保持等长且平行，并且可以在不降低信号质量的情况下进行差分传输。
图21示出将发送单元2100的P端子2101和N端子2102以及接收器2110的P端子2111和N端子2112配置成沿不同方向平行于传输路径2120排列的情况。附图标记2180表示电路板，附图标记2181表示通孔。虚线表示接收器实现于基板2180的相对侧的面上。
图22示出这样一种情况：连接发送单元2200的P端子2201和N端子2202的直线与连接接收器2210的P端子2211和N端子2212的直线垂直，而连接发送单元2200和接收器2210之一的P端子和N端子的直线与传输路径2220垂直。附图标记2280表示电路板，附图标记2281表示通孔。虚线示出接收器实现于基板2280的相对侧的面上。可以在图21和图22这两种情况下保持传输路径平行。
因此，可以实现适合以下情况的差分传输电路板：发送单元和接收器实现于具有管脚配置相同的IC芯片的基板的同一面或不同面上。该差分传输电路还适合于基板面积缩小和装置小型化。
尽管已参考示例性实施例描述了本发明，但是应该理解，本发明并不限于所公开的示例性实施例。对于权利要求书的保护范围，应给予最宽的解释，以包含所有这类修改以及等同结构和功能。

Claims (6)

1.一种差分传输电路，包括：
发送单元，用于根据输入信号生成一对差分信号，并发送所述差分信号；
接收器，用于接收由所述发送单元所发送的所述差分信号；以及
传输路径，用于将所述差分信号从所述发送单元传输至所述接收器，其中
所述发送单元具有选择器，所述选择器用于选择所述输入信号和通过反转所述输入信号的极性所获得的信号中的一个，所述发送单元根据由所述选择器所选择的信号生成所述差分信号，
所述传输路径包括用于将第一差分信号从所述发送单元传输至所述接收器的第一传输路径以及用于将第二差分信号从所述发送单元传输至所述接收器的第二传输路径，
所述输入信号包括第一输入信号和第二输入信号，
所述选择器具有：
第一选择器，用于选择所述第一输入信号和通过反转所述第一输入信号的极性所获得的信号中的一个；
第二选择器，用于选择所述第二输入信号和通过反转所述第二输入信号的极性所获得的信号中的一个；
第三选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个作为第三信号；以及
第四选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个作为第四信号，以及
所述发送单元根据所述第三信号和所述第四信号中的每一个生成所述差分信号。
2.一种差分传输电路，包括：
发送单元，用于根据输入信号生成一对差分信号，并发送所述差分信号；
接收器，用于接收由所述发送单元所发送的所述差分信号；以及
传输路径，用于将所述差分信号从所述发送单元传输至所述接收器，其中
所述接收器具有选择器，所述选择器用于选择通过求所述差分信号之差所获得的差信号和通过反转所述差信号的极性所获得的信号中的一个，所述接收器根据由所述选择器所选择的信号生成输出信号，
所述传输路径包括用于将第一差分信号从所述发送单元传输至所述接收器的第一传输路径以及用于将第二差分信号从所述发送单元传输至所述接收器的第二传输路径，
所述输入信号包括第一输入信号和第二输入信号，
所述选择器具有：
第一选择器，用于选择通过求第一差分信号之差而获得的第一差信号和通过反转所述第一差信号的极性所获得的信号中的一个，其中，所述第一差分信号是根据所述第一输入信号生成的；
第二选择器，用于选择通过求第二差分信号之差而获得的第二差信号和通过反转所述第二差信号的极性所获得的信号中的一个，其中，所述第二差分信号是根据所述第二输入信号生成的；
第三选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个；以及
第四选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个，以及
所述接收器根据由所述第三选择器所选择的信号和由所述第四选择器所选择的信号中的每一个生成输出信号。
3.根据权利要求2所述的差分传输电路，其中，
所述传输路径还包括用于将第三差分信号从所述发送单元传输至所述接收器的第三传输路径，
所述输入信号还包括第三输入信号，
所述第一输入信号的端子和所述第二输入信号的端子相对于所述第三输入信号的端子轴对称地配置，
所述选择器还具有第五选择器，所述第五选择器用于选择通过求第三差分信号之差所获得的第三差信号和通过反转所述第三差信号的极性所获得的信号中的一个，其中，所述第三差分信号是根据所述第三输入信号生成的，以及
所述接收器根据由所述第三选择器所选择的信号和由所述第五选择器所选择的信号来生成第一输出信号，并且根据由所述第四选择器所选择的信号和由所述第五选择器所选择的信号来生成第二输出信号。
4.根据权利要求3所述的差分传输电路，其中，所述第一输入信号和所述第二输入信号是数据信号，所述第三输入信号是时钟信号。
5.一种差分传输电路，其包含输入信号、根据所述输入信号生成的一对差分信号以及根据所述差分信号生成的输出信号，其中，所述输入信号包括第一输入信号和第二输入信号，所述差分信号包括第一差分信号和第二差分信号，所述差分传输电路包括：
第一选择器，用于选择所述第一输入信号和通过反转所述第一输入信号的极性所获得的信号中的一个；
第二选择器，用于选择所述第二输入信号和通过反转所述第二输入信号的极性所获得的信号中的一个；
第三选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个作为第三信号；
第四选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个作为第四信号；以及
生成器，用于根据所述第三信号生成所述第一差分信号，并且根据所述第四信号生成所述第二差分信号。
6.一种差分传输电路，其包含输入信号、根据所述输入信号生成的一对差分信号以及根据所述差分信号生成的输出信号，其中，所述输入信号包括第一输入信号和第二输入信号，所述差分信号包括第一差分信号和第二差分信号，所述输出信号包括第一输出信号和第二输出信号，所述差分传输电路包括：
第一选择器，用于选择通过求第一差分信号之差而获得的第一差信号和通过反转所述第一差信号的极性所获得的信号中的一个，其中，所述第一差分信号是根据所述第一输入信号生成的；
第二选择器，用于选择通过求第二差分信号之差而获得的第二差信号和通过反转所述第二差信号的极性所获得的信号中的一个，其中，所述第二差分信号是根据所述第二输入信号生成的；
第三选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个；
第四选择器，用于选择由所述第一选择器所选择的信号和由所述第二选择器所选择的信号中的一个；以及
生成器，用于根据由所述第三选择器所选择的信号生成所述第一输出信号，并且根据由所述第四选择器所选择的信号生成所述第二输出信号。
CN2013102844274A 2008-06-27 2009-06-16 差分传输电路 Pending CN103401815A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008169332A JP2010010482A (ja) 2008-06-27 2008-06-27 差動伝送回路
JP2008-169332 2008-06-27
JP2008204773A JP5028357B2 (ja) 2008-08-07 2008-08-07 差動伝送回路
JP2008-204773 2008-08-07

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2009801195447A Division CN102047623B (zh) 2008-06-27 2009-06-16 差分传输电路

Publications (1)

Publication Number Publication Date
CN103401815A true CN103401815A (zh) 2013-11-20

Family

ID=41444556

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2013102844274A Pending CN103401815A (zh) 2008-06-27 2009-06-16 差分传输电路
CN2009801195447A Expired - Fee Related CN102047623B (zh) 2008-06-27 2009-06-16 差分传输电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2009801195447A Expired - Fee Related CN102047623B (zh) 2008-06-27 2009-06-16 差分传输电路

Country Status (3)

Country Link
US (3) US8310276B2 (zh)
CN (2) CN103401815A (zh)
WO (1) WO2009157492A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106105120A (zh) * 2014-03-25 2016-11-09 索尼公司 发送装置和通信系统
CN111886837A (zh) * 2018-04-06 2020-11-03 罗姆股份有限公司 接收设备、传输系统、汽车

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9131604B1 (en) * 2011-04-01 2015-09-08 Altera Corporation Intertwined pair of conductive paths arranged in a dielectric stack and having at least three metal layers
CN103856305B (zh) * 2014-01-24 2017-05-03 浪潮电子信息产业股份有限公司 一种差分信号反转纠正电路及其方法
US9679509B2 (en) * 2014-05-01 2017-06-13 Samsung Display Co., Ltd. Positive feedback enhanced switching equalizer with output pole tuning

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1419287A (zh) * 2001-11-13 2003-05-21 皇家菲利浦电子有限公司 用于对地或电源而屏蔽传输线的装置
JP2008131538A (ja) * 2006-11-24 2008-06-05 Nec Infrontia Corp インターフェース、情報処理端末およびデータ処理方法
CN201075866Y (zh) * 2007-09-28 2008-06-18 华为技术有限公司 信号复用传输系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186674A (ja) 1997-12-19 1999-07-09 Hitachi Ltd 伝送線路基板
KR100272671B1 (ko) * 1998-03-09 2000-11-15 윤종용 데이터 트랜시버 및 그것을 갖는 버스 인터페이스
JP4783890B2 (ja) * 2000-02-18 2011-09-28 株式会社 日立ディスプレイズ 液晶表示装置
JP3628636B2 (ja) * 2001-07-30 2005-03-16 シャープ株式会社 スイッチトキャパシタ回路
EP1304842B1 (en) * 2001-10-19 2008-05-14 Texas Instruments Incorporated Serial differential data link with automatic power down
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
ATE350711T1 (de) * 2004-02-27 2007-01-15 Freescale Semiconductor Inc Usb-sender
US7453283B2 (en) * 2005-11-04 2008-11-18 Texas Instruments Incorporated LVDS input circuit with connection to input of output driver
JP2007149805A (ja) 2005-11-25 2007-06-14 Funai Electric Co Ltd プリント配線板
JP4669492B2 (ja) * 2006-08-31 2011-04-13 山一電機株式会社 ケーブル用コネクタ
JP4952234B2 (ja) * 2006-12-20 2012-06-13 ソニー株式会社 クロック供給装置
JP5180634B2 (ja) * 2007-04-24 2013-04-10 パナソニック株式会社 差動伝送線路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1419287A (zh) * 2001-11-13 2003-05-21 皇家菲利浦电子有限公司 用于对地或电源而屏蔽传输线的装置
JP2008131538A (ja) * 2006-11-24 2008-06-05 Nec Infrontia Corp インターフェース、情報処理端末およびデータ処理方法
CN201075866Y (zh) * 2007-09-28 2008-06-18 华为技术有限公司 信号复用传输系统

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106105120A (zh) * 2014-03-25 2016-11-09 索尼公司 发送装置和通信系统
CN106105120B (zh) * 2014-03-25 2020-03-13 索尼公司 发送装置和通信系统
CN111886837A (zh) * 2018-04-06 2020-11-03 罗姆股份有限公司 接收设备、传输系统、汽车
CN111886837B (zh) * 2018-04-06 2023-05-02 罗姆股份有限公司 接收设备、传输系统、汽车

Also Published As

Publication number Publication date
US20110109379A1 (en) 2011-05-12
CN102047623A (zh) 2011-05-04
WO2009157492A1 (en) 2009-12-30
CN102047623B (zh) 2013-08-28
US8803553B2 (en) 2014-08-12
US9231791B2 (en) 2016-01-05
US20130038386A1 (en) 2013-02-14
US8310276B2 (en) 2012-11-13
US20140328418A1 (en) 2014-11-06

Similar Documents

Publication Publication Date Title
US7134056B2 (en) High-speed chip-to-chip communication interface with signal trace routing and phase offset detection
CN102047623B (zh) 差分传输电路
Nakase et al. Source-synchronization and timing vernier techniques for 1.2-GB/s SLDRAM interface
CN101809556B (zh) 横跨串行流交织和串行化/去串行化lcd、照相机、键区和gpio数据的方法和电路
Fukaishi et al. A 20-Gb/s CMOS multichannel transmitter and receiver chip set for ultra-high-resolution digital displays
US20060092929A1 (en) Interwoven clock transmission lines and devices employing the same
US7595546B2 (en) Printed circuit board
WO2021106777A1 (ja) 情報処理装置
US8315331B2 (en) Transmission method, transmission circuit and transmission system
US10090993B2 (en) Packaged circuit
KR20130022775A (ko) 반도체 장치
US20040267845A1 (en) VLSI implementation of a random number generator using a plurality of simple flip-flops
CN101667991A (zh) 一种设置预加重和/或均衡参数的方法及装置
Kim et al. An 18.24-Gb/s, 0.93-pJ/bit receiver with an input-level-sensing CDR using clock-embedded C-PHY signaling over trio wires
JP5028357B2 (ja) 差動伝送回路
Tanahashi et al. A 2 Gb/s 21 CH low-latency transceiver circuit for inter-processor communication
US11710885B2 (en) Communication system and transmitter
CN114374124A (zh) 双向信号传输连接线
CN210725503U (zh) 高速信号的pcb组件及包含该组件的电子设备
CN110912611A (zh) 一种基于分布式同步授时技术的sfp传输系统
CN109801663A (zh) 移位寄存器电路、电路板、红外触摸框及红外触摸设备
Kim et al. A capacitive coupling interface with high sensitivity for wireless wafer testing
den Besten Embedded low-cost 1.2 gb/s inter-ic serial data link in 0.35/spl mu/m cmos
Kim et al. Unified dual mode physical layer for mobile CMOS image sensor interface
JP2012134848A (ja) 信号処理装置、及び信号処理方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20131120