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CN102694024A - 半导体器件 - Google Patents

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CN102694024A CN2011102783163A CN201110278316A CN102694024A CN 102694024 A CN102694024 A CN 102694024A CN 2011102783163 A CN2011102783163 A CN 2011102783163A CN 201110278316 A CN201110278316 A CN 201110278316A CN 102694024 A CN102694024 A CN 102694024A
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Abstract

一种半导体器件，其第1导电型的第1半导体层将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有第1杂质浓度，第1导电型的第2半导体层在第1半导体层的下层，将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有比第1杂质浓度小的第2杂质浓度，第1导电型的第3半导体层将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有比第2杂质浓度小的第3杂质浓度，与第2半导体层相接地配置。元件区域中第1半导体层与场氧化膜之间的边界、与第3半导体层在所述第5半导体层侧的端部之间的距离，比元件终端区域中第1半导体层与场氧化膜之间的边界、与第3半导体层在第5半导体层侧的端部之间的距离小。

Description

半导体器件
相关申请的交叉参考
本申请基于并主张2011年3月23日提交的在先日本专利申请2011-63875号的优先权，这里引入参考其全部内容。
技术领域
本说明书记载的实施方式涉及一种半导体器件。
背景技术
作为功率半导体器件之一，已知所谓的DMOS晶体管。DMOS晶体管具备漂移区域，使该漂移区域邻接于具有高杂质浓度的漏极扩散层，导电型与该漏极扩散层相同，杂质浓度比漏极扩散层低。DMOS晶体管具有在较低电压区域中切换速度快且变换效率高等特征，能同时实现高耐压动作与低导通电阻。
但是，在这种DMOS晶体管中，也在形成DMOS晶体管自身的元件区域的终端部形成元件终端区域。另外，即便元件区域具有规定的耐压，也可能存在元件终端区域不具备该规定的耐压。在该情况下，元件整体的耐压由元件终端区域的耐压决定。在现有的DMOS晶体管中，在这种元件终端区域中发生电场的集中，容易产生电场集中引起的离子碰撞(impaction)，结果，使半导体器件整体的耐压下降。因此，需要具有高耐压的元件终端部的半导体器件。另一方面，还要求使半导体器件整体的电路面积减少。
发明内容
本发明要解决的课题在于提供一种抑制电路面积增大并且具有高耐压的半导体器件。
实施方式的半导体器件的特征在于，具备：半导体基板；元件区域，形成于所述半导体基板上，并形成有MOS晶体管；元件终端区域，形成于所述半导体基板上，并形成于所述元件区域的终端部；第1导电型的第1半导体层，将第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有第1杂质浓度，在所述元件区域中，用作所述MOS晶体管的漏极区域；第1导电型的第2半导体层，在所述第1半导体层的下层，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有比所述第1杂质浓度小的第2杂质浓度；第1导电型的第3半导体层，将所述第1方向作为长度方向，从所述元件区域延伸而在半导体基板上形成至所述元件终端区域，并且具有比所述第2杂质浓度小的第3杂质浓度，该第1导电型的第3半导体层与所述第2半导体层相接地配置，用作所述MOS晶体管的漂移层；场氧化膜，在所述第3半导体层的表面与所述第1半导体相接地配置；第2导电型的第4半导体层，在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，用作所述MOS晶体管的沟道区域；第1导电型的第5半导体层，形成于所述第4半导体层的表面，用作所述MOS晶体管的源极区域；和栅极电极，跨过所述第3半导体层及所述第4半导体层，隔着栅极绝缘膜形成在所述半导体基板的表面上，所述元件区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离，比所述元件终端区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离小。
另一实施方式的半导体器件的特征在于，具备：半导体基板；元件区域，形成于所述半导体基板上，并形成有MOS晶体管；元件终端区域，形成于所述半导体基板上，并形成于所述元件区域的终端部；第1导电型的第1半导体层，将第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有第1杂质浓度，在所述元件区域中，用作所述MOS晶体管的漏极区域；第1导电型的第2半导体层，在所述第1半导体层的下层，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有比所述第1杂质浓度小的第2杂质浓度；第1导电型的第3半导体层，将所述第1方向作为长度方向，从所述元件区域延伸而在半导体基板上形成至所述元件终端区域，并且具有比所述第2杂质浓度小的第3杂质浓度，该第1导电型的第3半导体层与所述第2半导体层相接地配置，用作所述MOS晶体管的漂移层；第2导电型的第4半导体层，在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，用作所述MOS晶体管的沟道区域；第1导电型的第5半导体层，形成于所述第4半导体层的表面，用作所述MOS晶体管的源极区域；和栅极电极，跨过所述第3半导体层及所述第4半导体层，隔着栅极绝缘膜形成在所述半导体基板的表面上，在沿与所述第1方向正交的第2方面的截面中，所述元件终端区域中的所述第3半导体层的宽度，比所述元件区域中的所述第3半导体层的宽度大。
再一实施方式的半导体器件的特征在于，具备：半导体基板；元件区域，形成于所述半导体基板上，并形成有MOS晶体管；元件终端区域，形成于所述半导体基板上，并形成于所述元件区域的终端部；第1导电型的第1半导体层，将第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有第1杂质浓度，在所述元件区域中，用作所述MOS晶体管的漏极区域；第1导电型的第3半导体层，将所述第1方向作为长度方向，从所述元件区域延伸而在半导体基板上形成至所述元件终端区域，并且具有比所述第1杂质浓度小的第3杂质浓度，与所述第1半导体层连接地配置，用作所述MOS晶体管的漂移层；场氧化膜，在所述第3半导体层的表面与所述第1半导体相接地配置；第2导电型的第4半导体层，在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，用作所述MOS晶体管的沟道区域；第1导电型的第5半导体层，形成于所述第4半导体层的表面，用作所述MOS晶体管的源极区域；和栅极电极，跨过所述第3半导体层及所述第4半导体层，隔着栅极绝缘膜形成在所述半导体基板的表面上，所述元件区域及所述元件终端区域在与所述第1方向正交的第2方向上的宽度相同，所述元件区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离，比所述元件终端区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离小。
根据上述构成，能提供一种抑制电路面积增大并且具有高耐压的半导体器件。
附图说明
图1是表示根据实施方式的半导体器件的构造的平面图。
图2是表示根据实施方式的半导体器件的构造的平面图。
图3是表示根据实施方式的半导体器件的构造的平面图。
图4是图1-图3的A-A’、B-B’及C-C’截面图。
图5是表示比较例的构造的平面图。
具体实施方式
下面说明的实施方式的半导体器件具备：元件区域，其形成于半导体基板上，形成MOS晶体管；和元件终端区域，其形成于半导体基板上，形成于所述元件区域的终端部。第1导电型的第1半导体层将第1方向作为长度方向，从元件区域延伸而形成至元件终端区域，并且具有第1杂质浓度，在元件区域中，用作MOS晶体管的漏极区域。第1导电型的第2半导体层在第1半导体层的下层，将第1方向作为长度方向，形成为从元件区域延伸而形成至元件终端区域，并且，具有比第1杂质浓度小的第2杂质浓度。另外，第1导电型的第3半导体层将第1方向作为长度方向，从元件区域延伸，在半导体基板上形成至元件终端区域，具有比第2杂质浓度小的第3杂质浓度，与所述第2半导体层相接地配置，用作MOS晶体管的漂移层。另外，场(field)氧化膜在第3半导体层的表面与所述第1半导体相接地配置。另外，第2导电型的第4半导体层在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸，形成至所述元件终端区域，用作所述MOS晶体管的沟道区域。另一方面，第1导电型的第5半导体层形成于第4半导体层的表面，用作MOS晶体管的源极区域。栅极电极跨过第3半导体层及第4半导体层，隔着栅极绝缘膜而形成。在这种半导体器件中，元件区域中所述第1半导体层与所述场氧化膜之间的边界与所述第3半导体层的所述第4半导体层侧的端部之间的距离，比所述元件终端区域中所述第1半导体层与所述场氧化膜之间的边界与所述第3半导体层的所述第4半导体层侧的端部之间的距离小。
以下，参照附图说明根据实施方式的半导体器件。
首先，参照图1～图4，说明根据实施方式的半导体器件的层叠构造。该半导体器件涉及p沟道型DMOS晶体管。也可使图1～图4的各种半导体层的导电型全部反转，构成形成于p型基板上或p型半导体层上的n沟道型DMOS晶体管。
图1～图3是根据实施方式的半导体器件的平面图。图1～图3为了表示重复的各构成要素的位置关系，挑选任意的构成要素进行图示。另外，图4是图1、图2、图3中的A-A’、B-B’及C-C’截面图。另外，在下面的说明中，所谓‘p-型’是指杂质浓度比‘p型’小的半导体。另外，所谓‘n-型’是指杂质浓度比‘n型’小的半导体。
如图1所示，本实施方式的半导体器件例如形成于n-型半导体基板11上，在半导体基板11上具备：形成p沟道型DMOS晶体管的元件区域R1、与形成于元件区域R1的第1方向终端部的元件终端区域R2。另外，半导体基板11也可置换为p-型基板。
如图1所示，在本实施方式的半导体器件中，元件区域R1与元件终端区域R2被划分成多个矩形区域CP。各矩形区域CP1、CP2、CP3...沿X方向并排排列，并且，在X方向上具有相同的宽度Wcp。元件区域R1中的各矩形区域CP的宽度与元件终端区域R2中各矩形区域CP的宽度均为Wcp。本实施方式的半导体器件涉及这种矩形区域CP中各种构成要素的形状的改良。利用该改良，能得到抑制电路面积增大的且具有高耐压的半导体器件。
另外，如图1所示，在半导体基板11上隔着栅极绝缘膜18a(图1中未图示)形成栅极电极18。栅极电极18作为一例，不仅在元件区域R1中，还延长至元件终端区域R2，在该元件终端区域R2中，连接于触点CSg，提供必要的电压。栅极电极18在元件区域R1中具有栅极电极长度Lg1，在元件终端区域R2中具有栅极电极长度Lg2(＜Lg1)。
栅极电极18在其栅极长度方向上配置成，由用作p沟道型DMOS晶体管的漏极的p+型漏极区域12、与用作相同p沟道型DMOS晶体管的源极的p+型源极区域15夹持。在漏极区域12的下层，形成p型扩散区域13。
另外，在源极区域15及背栅(back gate)扩散区域19的下层，如图3所示，形成n型扩散区域16。
图4表示图1的A-A’、B-B’及C-C’截面图。
A-A’截面是所述p沟道型MOS晶体管的沿着漏极区域12及源极区域15的截面。另外，B-B’截面是p沟道MOS晶体管的沿着漏极区域12及背栅扩散区域19的截面。C-C’截面是包括漏极区域12的端部附近的元件终端部R2的截面。
首先，说明沿图4的A-A’截面的p沟道型MOS晶体管的构造。如图4的A-A’截面所示，p沟道型MOS晶体管具备p+型漏极区域12。该p+型漏极区域12如图1～图3所示，形成为具有将Y方向(第1方向)作为长度方向的长方形形状。漏极区域12配置在矩形区域CP的X方向的中心附近。漏极区域12从元件区域R1延伸至元件终端区域R2。p+型漏极区域12例如注入硼(B)等p型杂质，例如具有1e20[cm-3]的杂质浓度。
在该漏极区域12的下层，形成p型扩散区域13。该p型扩散区域13也构成p沟道型MOS晶体管的漏极的一部分。p型扩散区域13也与漏极区域12一样，将Y方向作为长度方向，从元件区域R1延伸而形成至元件终端区域R2。该p型扩散区域13具有比漏极区域12的杂质浓度小的1e18[cm-3]左右的杂质浓度。
该p型扩散区域13在元件区域R1中具有宽度W1(参照图4的A-A’截面图)，另一方面，在元件终端区域R2的漏极区域12的端部周围，具有宽度W2(参照图4的C-C’截面图)。
另外，A-A’截面中从漏极区域12的端部至p型扩散区域13端部为止的距离a1，比C-C’截面中从漏极区域12的端部至p型扩散区域13端部为止的距离a2小。作为一例，距离a1为0.1μm左右，a2为0.3μm左右。
在栅极电极18下方的位置，p-型漂移区域14形成为与p型扩散区域13相接。p-型漂移区域14具有比p型扩散区域13的杂质浓度低的杂质浓度，例如为1e17[cm-3]左右的杂质浓度。该漂移区域14也与漏极区域12一样，将Y方向作为长度方向，从元件区域R1延伸形成至元件终端区域R2。其中，从A-A’截面中漂移区域14的p型扩散区域13的接合面起，宽度b1比C-C’截面中的宽度b2小。因此，在向p沟道MOS晶体管施加逆偏压的状态下，元件终端区域R2中，耗尽层容易扩展。另外，A-A’截面中从漂移区域14的源极区域15侧的端部至漏极区域12的端部(与场氧化膜17的边界)之间的距离(a1+b1)，比C-C’截面中从漂移区域14的源极区域15侧的端部至漏极区域12的端部(与场氧化膜17的边界)之间的距离(a2+b2)小。
另外，在p-型漂移区域14的表面上，形成由硅氧化膜(例如SiO2膜)构成的场氧化膜17。场氧化膜17也将Y方向作为长度方向而形成，但A-A’截面中的宽度c1比C-C’截面中的宽度c2小。另外，场氧化膜17全凭求出的MOS晶体管的耐压，也可省略。
另外，在从半导体基板11上的漂移区域14离开的位置上，形成n型扩散区域16。n型扩散区域16及n型扩散区域16与漂移区域14之间的半导体基板11用作该p沟道型MOS晶体管的沟道区域。在该n型扩散区域16的表面上，形成所述源极区域15。源极区域15经接触插头CSs连接于未图示的源极电极上。
n型扩散区域16与栅极电极18等一样，形成为将Y方向作为长度方向而进行延伸(参照图3)。该n型扩散区域16的元件区域R1中的宽度d1、d1’比元件终端区域R2中的宽度d2、d2’小。
源极区域15与栅极电极18一样，形成为将Y方向作为长度方向而进行延伸，配置在矩形区域CP的X方向的端部。其中，源极区域15在Y方向的规定位置被分割，在该分割的区域(B-B’截面)中形成背栅扩散区域19(参照图2)。栅极电极18跨过漂移区域14、n型扩散区域16及源极区域15地隔着栅极绝缘膜18a而形成于半导体基板11上。
漏极区域12、p型扩散区域13、漂移区域14、源极区域15的尺寸、杂质浓度等可设定成满足元件区域中p沟道MOS晶体管的导通电阻或耐压等要求的特性。
B-B’截面中p沟道型MOS晶体管的形状基本上与A-A’截面的一样，但在B-B’截面中，与A-A’截面的不同之处在于，没有源极区域15，而是代之以宽度较宽地形成p+型背栅扩散区域19。
如上所述，漏极区域12、p型扩散区域13、漂移区域14、及n型扩散区域16形成为，从元件区域R1沿Y方向延伸而延伸至元件终端区域R2(参照图4的C-C’截面)。但是，p型扩散区域13的C-C’截面的宽度W2比包含A-A’截面的元件区域R1中的宽度W1大。因此，p型扩散区域13如图1所示，作为上表面图，具有如火柴棒的形状、顶端膨胀的多边形形状。通过具有这种形状，能缓和图1所示区域R3附近的电场集中，抑制离子碰撞的发生，由此能提高MOS晶体管的耐压。
另外，在元件终端区域R2中，漂移区域14的沿C-C’截面的宽度b2比包含A-A’截面的元件区域R1中的宽度b1大。由此，在元件终端区域R2中，与元件区域R1相比，耗尽层容易扩展，由此能使元件终端区域R2中的耐压提高。
另一方面，n型扩散区域16的沿C-C’截面的宽度d2比包含A-A’截面的元件区域R1中的宽度d1小。即便将n型扩散区域16的宽度在元件终端区域R2中设定得小，MOS晶体管的耐压也不下降。
这样，在本实施方式的半导体器件中，C-C’截面(元件终端区域R2)中的p型扩散区域13的宽度W2及漂移区域14的宽度b2比元件区域R1设定得大，另一方面，因为n型扩散区域16的宽度d2设定得小，所以元件终端区域R2中的元件宽度能与元件区域R1中的元件宽度大致相同，作为整体，能在矩形区域CP中收纳各种构成要素。
上述宽度W2、宽度b2、宽度d2与元件区域R1中的宽度W1、b1、d1独立，能根据元件终端区域16所需的耐压来设定。即便将宽度W2、b2分别设定得比宽度W1、b1大，宽度d2也可以比宽度d1小，所以元件终端区域R2的X方向的宽度不必比元件区域R1的X方向的宽度大。因此，根据本实施方式，元件区域R1能设计成得到将导通电阻特性等最佳化了的p沟道MOS晶体管，并且，元件终端区域R2能设定元件终端区域以得到必需的耐压。
在上述实施方式中，对宽度b2比宽度b1大、且宽度W2比宽度W1大的实例进行了说明。但是，即便仅增大宽度b2而宽度W2与宽度W1程度相等，也能提高元件终端区域R2的耐压。
其中，增大宽度W2有助于避免p型扩散区域13的前端部中的电场集中，从而能有助于进一步提高元件的耐压。因此，除增大宽度b2外，通过同时增大宽度W2，能进一步提高元件终端区域的耐压。
图5表示本实施方式的比较例中元件终端区域的平面形状。在该比较例中，设p型扩散区域13的宽度在元件区域R1与元件终端区域R2中均匀。在该构造的情况下，无法避免图5所示的区域R3附近的电场集中，元件终端区域中的耐压下降，使半导体元件整体的耐压下降。在本实施方式中，因为p型扩散区域13的宽度W2在元件终端区域R2中比元件区域R1扩展，所以能提高耐压。
尽管描述了本发明的某些具体实施方式，但这些实施方式仅以示例的方式出现，不打算限制本发明的范围。实际上，这里描述的新颖的方法和系统可以多种其他方式来实施；并且，在不脱离本发明精神的情况下，可对这里描述的方法和系统的方式进行各种省略、替代与改变。下面的权利要求及其等同描述用来覆盖落入本发明范围和精神中的这种方式或变更。

Claims (20)

1.一种半导体器件，其特征在于，具备：
半导体基板；
元件区域，形成于所述半导体基板上，并形成有MOS晶体管；
元件终端区域，形成于所述半导体基板上，并形成于所述元件区域的终端部；
第1导电型的第1半导体层，将第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有第1杂质浓度，在所述元件区域中，用作所述MOS晶体管的漏极区域；
第1导电型的第2半导体层，在所述第1半导体层的下层，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有比所述第1杂质浓度小的第2杂质浓度；
第1导电型的第3半导体层，将所述第1方向作为长度方向，从所述元件区域延伸而在半导体基板上形成至所述元件终端区域，并且具有比所述第2杂质浓度小的第3杂质浓度，该第1导电型的第3半导体层与所述第2半导体层相接地配置，用作所述MOS晶体管的漂移层；
场氧化膜，在所述第3半导体层的表面与所述第1半导体相接地配置；
第2导电型的第4半导体层，在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，用作所述MOS晶体管的沟道区域；
第1导电型的第5半导体层，形成于所述第4半导体层的表面，用作所述MOS晶体管的源极区域；和
栅极电极，跨过所述第3半导体层及所述第4半导体层，隔着栅极绝缘膜形成在所述半导体基板的表面上，
所述元件区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离，比所述元件终端区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离小。
2.根据权利要求1所述的半导体器件，其特征在于，
将所述元件区域及所述元件终端区域分割成多个第2方向的宽度相同的矩形区域，所述第2方向与所述第1方向正交，
所述第1半导体层及所述第2半导体层配置在所述矩形区域的所述第2方向的大致中心处，
所述第5半导体层配置在所述矩形区域的所述第2方向的端部。
3.根据权利要求2所述的半导体器件，其特征在于，
所述元件终端区域中的所述第2半导体层的所述第2方向的宽度，比所述元件区域中的所述第2半导体层的所述第2方向的宽度大。
4.根据权利要求3所述的半导体器件，其特征在于，
所述元件终端区域中的所述第4半导体层的所述第2方向的宽度，比所述元件区域中的所述第4半导体层的所述第2方向的宽度小。
5.根据权利要求3所述的半导体器件，其特征在于，
设所述第1半导体层的端部周边的所述第2半导体层的平面形状为多边形。
6.根据权利要求1所述的半导体器件，其特征在于，
所述第1半导体层具有将所述第1方向设为长度方向的长方形形状。
7.根据权利要求6所述的半导体器件，其特征在于，
所述元件终端区域中的所述场氧化膜的沿第2方向的长度，比所述元件区域中的所述场氧化膜的沿所述第2方向的长度长，所述第2方向与所述第1方向正交。
8.根据权利要求2所述的半导体器件，其特征在于，
设所述第1半导体层的端部周边的所述第2半导体层的平面形状为多边形。
9.根据权利要求1所述的半导体器件，其特征在于，
所述元件终端区域中的所述第2半导体层的与所述第1方向正交的第2方向的宽度，比所述元件区域中的所述第2半导体层的所述第2方向的宽度大。
10.根据权利要求1所述的半导体器件，其特征在于，
所述元件终端区域中的所述第4半导体层的与所述第1方向正交的第2方向的宽度，比所述元件区域中的所述第4半导体层的所述第2方向的宽度小。
11.根据权利要求1所述的半导体器件，其特征在于，
设所述第1半导体层的端部周边的所述第2半导体层的平面形状为多边形。
12.一种半导体器件，其特征在于，具备：
半导体基板；
元件区域，形成于所述半导体基板上，并形成有MOS晶体管；
元件终端区域，形成于所述半导体基板上，并形成于所述元件区域的终端部；
第1导电型的第1半导体层，将第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有第1杂质浓度，在所述元件区域中，用作所述MOS晶体管的漏极区域；
第1导电型的第2半导体层，在所述第1半导体层的下层，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有比所述第1杂质浓度小的第2杂质浓度；
第1导电型的第3半导体层，将所述第1方向作为长度方向，从所述元件区域延伸而在半导体基板上形成至所述元件终端区域，并且具有比所述第2杂质浓度小的第3杂质浓度，该第1导电型的第3半导体层与所述第2半导体层相接地配置，用作所述MOS晶体管的漂移层；
第2导电型的第4半导体层，在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，用作所述MOS晶体管的沟道区域；
第1导电型的第5半导体层，形成于所述第4半导体层的表面，用作所述MOS晶体管的源极区域；和
栅极电极，跨过所述第3半导体层及所述第4半导体层，隔着栅极绝缘膜形成在所述半导体基板的表面上，
在沿与所述第1方向正交的第2方面的截面中，所述元件终端区域中的所述第3半导体层的宽度，比所述元件区域中的所述第3半导体层的宽度大。
13.根据权利要求12所述的半导体器件，其特征在于，
将所述元件区域及所述元件终端区域分割成多个所述第2方向的宽度相同的矩形区域，
所述第1半导体层及所述第2半导体层配置在所述矩形区域的所述第2方向的大致中心处，
所述第5半导体层配置在所述矩形区域的所述第2方向的端部。
14.根据权利要求13所述的半导体器件，其特征在于，
所述元件终端区域中的所述第2半导体层的所述第2方向的宽度，比所述元件区域中的所述第2半导体层的所述第2方向的宽度大。
15.根据权利要求14所述的半导体器件，其特征在于，
设所述第1半导体层的端部周边的所述第2半导体层的平面形状为多边形。
16.根据权利要求13所述的半导体器件，其特征在于，
所述元件终端区域中的所述第4半导体层的所述第2方向的宽度，比所述元件区域中的所述第4半导体层的所述第2方向的宽度小。
17.根据权利要求12所述的半导体器件，其特征在于，
还具备形成于所述第3半导体层表面的场氧化膜。
18.根据权利要求17所述的半导体器件，其特征在于，
所述元件终端区域中的所述场氧化膜的沿所述第2方向的长度，比所述元件区域中的所述场氧化膜的沿所述第2方向的长度长。
19.一种半导体器件，其特征在于，具备：
半导体基板；
元件区域，形成于所述半导体基板上，并形成有MOS晶体管；
元件终端区域，形成于所述半导体基板上，并形成于所述元件区域的终端部；
第1导电型的第1半导体层，将第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，并且具有第1杂质浓度，在所述元件区域中，用作所述MOS晶体管的漏极区域；
第1导电型的第3半导体层，将所述第1方向作为长度方向，从所述元件区域延伸而在半导体基板上形成至所述元件终端区域，并且具有比所述第1杂质浓度小的第3杂质浓度，该第1导电型的第3半导体层与所述第1半导体层连接地配置，用作所述MOS晶体管的漂移层；
场氧化膜，在所述第3半导体层的表面与所述第1半导体相接地配置；
第2导电型的第4半导体层，在所述半导体基板上，将所述第1方向作为长度方向，从所述元件区域延伸而形成至所述元件终端区域，用作所述MOS晶体管的沟道区域；
第1导电型的第5半导体层，形成于所述第4半导体层的表面，用作所述MOS晶体管的源极区域；和
栅极电极，跨过所述第3半导体层及所述第4半导体层，隔着栅极绝缘膜形成在所述半导体基板的表面上，
所述元件区域及所述元件终端区域在与所述第1方向正交的第2方向上的宽度相同，
所述元件区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离，比所述元件终端区域中的所述第1半导体层与所述场氧化膜之间的边界、与所述第3半导体层的所述第5半导体层侧的端部之间的距离小。
20.根据权利要求19所述的半导体器件，其特征在于，
所述元件终端区域中的所述第4半导体层的所述第2方向的宽度，比所述元件区域中的所述第4半导体层的所述第2方向的宽度小。
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