JP6089070B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、スーパージャンクション型ＭＯＳＦＥＴ、サイリスタ、ＧＴＯ（Gate Turn Off）サイリスタなど電力制御用の半導体装置に関する。

電力制御用の半導体装置には、電力損失を少なくするためにスイッチング動作時のＯＮ抵抗が小さいことが求められる。このため、ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスでは、ゲート電極をトレンチに埋め込んだトレンチゲート構造が採用されている。

トレンチゲート構造では、基板に垂直な縦方向に電流チャネルが形成されるため、横方向のゲート間隔を狭くすることができる。これにより、デバイス構造を微細化して実質的なチャネル幅を広くすることが可能となり、横方向にチャネルが形成されるゲート構造よりもＯＮ抵抗を小さくすることができる。また、デバイスサイズを小さくできることから、スイッチング速度を上げて高性能化する点でも有利である。

一方、ゲート間隔を狭めてデバイス構造の微細化を進めると、アバランシェ耐量が低下し、また短絡電流が増加する問題がある。これに対し、例えば、特許文献１に開示された技術では、ゲート電極間にベース層へのトレンチコンタクトを形成することにより、ドレイン−ソース間耐圧を維持したままＯＮ抵抗を低減することができる。しかしながら、トレンチコンタクトを形成するスペースを要するため、微細化が制限されるという課題も含んでいる。

特開２００９−１３５３６０号公報

ゲート構造を微細化してＯＮ抵抗を低減しても、アバランシェ耐量を高く維持できる半導体装置を提供する。

半導体装置は、第１主電極と、前記第１主電極上に設けられた第１導電型の第１半導体領域と、前記第１半導体領域上に並設された複数の第１ゲート電極と、前記第１半導体領域上において前記複数の第１ゲート電極のうちの隣り合う２つの第１ゲート電極間に設けられた第２ゲート電極と、前記２つの第１ゲート電極の一方と前記第２ゲート電極との間において前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、前記第２半導体領域上に設けられ、前記第２半導体領域よりも高濃度の第２導電型不純物を含む第３半導体領域と、前記第２半導体領域上に設けられ、前記第２半導体領域よりも高濃度の第１導電型不純物を含む第４半導体領域と、前記複数の第１ゲート電極と、前記第２ゲート電極と、前記第３半導体領域と、前記第４半導体領域と、を覆う第２主電極と、を有し、前記第２主電極から前記第１主電極に向かう第１方向における前記第１ゲート電極の上面から前記第１主電極までの長さが、前記第１方向における前記第２ゲート電極の上面から前記第１主電極までの長さよりも大きく、前記第２主電極は、前記複数の第１ゲート電極と前記第３半導体領域と前記第４半導体領域とを覆う主部と、前記第２ゲート電極に向かって前記第１方向に延在し、前記第２半導体領域に接する延在部と、を含み、前記主部と前記延在部とが一体に設けられる。

ゲート構造を微細化してＯＮ抵抗を低減しても、アバランシェ耐量を高く維持できる半導体装置を実現することができる。

第１実施形態に係る半導体装置の構造を模式的に示す部分断面図である。 第１実施形態に係る半導体装置の動作を説明する模式図である。 第１実施形態に係る半導体装置の特性を示すグラフである。 第１実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第１実施形態に係る半導体装置の特性を示すグラフである。 第１実施形態に係る半導体装置の特性を示すグラフである。 第１実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第１実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第２実施形態に係る半導体装置の構造を模式的に示す部分断面図である。 第２実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第２実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第２実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第３実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第３実施形態の変形例に係る半導体装置の構造を模式的に示す部分断面図である。 第４実施形態に係る半導体装置の構造を模式的に示す部分断面図である。 従来のＭＯＳＦＥＴの例を示す模式図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、以下の説明において、第１導電型はＰ型、第２導電型はＮ型をそれぞれ意味する。

［第１実施形態］
図１は、第１実施形態に係る半導体装置の構造を模式的に示す部分断面図である。ここでは、半導体装置の例としてＭＯＳＦＥＴ１を取り上げて説明するが、ＩＧＢＴおよびＩＥＧＴ等、他の半導体装置にも適用可能である。

図１に示すように、本実施形態に係る半導体装置は、Ｎ型のドリフト領域２と、ドリフト領域２に接して設けられたＰ型の第１半導体領域であるベース領域３と、を備えている。また、ベース領域３を挟んでドリフト領域２に対向する主電極であるソース電極１２が設けられ、ベース領域３に電気的に接続される。一方、ドリフト領域２とベース領域３との境界には、トレンチ構造の複数の第１ゲート電極であるゲート電極６が境界に沿って設けられる。第１ゲート電極は、ドリフト領域２とベース領域３とに第１のゲート絶縁膜であるゲート絶縁膜８ａを介して接している。

さらに、２つのゲート電極６の間において、トレンチ構造の第２ゲート電極であるゲート電極７が、ドリフト領域２とベース領域３との境界に沿って、ドリフト領域２とベース領域３とに第２のゲート絶縁膜であるゲート絶縁膜８ｂを介して接するように設けられている。ゲート電極７は、ドリフト領域２とベース領域３との間の境界からソース電極１２に向かう方向において、ベース領域３に接する長さがゲート電極６よりも短く設けられている。

また、ソース電極１２は、２つのゲート電極６の間において、ソース電極からゲート電極７に向かう方向に設けられたトレンチ９ｂの中に、ゲート電極７に近接した位置まで延在している。さらに、ソース電極１２は、ゲート電極６のソース電極１２側の端と、ゲート電極７のソース電極１２側の端と、の間において、トレンチ９ｂの内壁面に露出したベース領域３に接している。

さらに、図１のソース電極１２を除いた部分に示すように、本実施形態に係るＭＯＳＦＥＴ１では、ベース領域３とソース電極１２との間に、Ｎ型の第２半導体領域であるソース領域４とＰ型のコンタクト領域５とが、選択的に設けられている。トレンチ９ａの中に設けられたゲート電極６は、ゲート絶縁膜８ａを介してドリフト領域２、ベース領域３およびソース領域４に接しており、ベース領域３とゲート絶縁膜８ａとの界面に形成されるチャネルを制御する。一方、トレンチ９ｂでは、ソース電極１２がゲート電極７に向かって延在し、トレンチ９ｂの内壁面に露出した、ソース領域４とドリフト領域２との間のベース領域３に接している。

例えば、図１６に示す従来のＭＯＳＦＥＴでは、トレンチ内に設けられた全てのゲート電極６が、ゲート絶縁膜８を介してドレイン領域２、ベース領域３およびソース領域４に接している。したがって、例えば、ドリフト領域２からベース領域３に注入される正孔は、ベース領域３の上に選択的に設けられたコンタクト領域５を介してソース電極１２に排出される。これに対し、本実施形態に係るＭＯＳＦＥＴ１では、ゲート電極７を設けることにより、トレンチ９ｂの内壁面に露出したベース領域３から直接ソース電極１２へ正孔を排出できる構成となっている。

また、ドリフト領域２のベース領域３に接する面の反対側には、ドリフト領域２よりもＮ型不純物の濃度が高いＮ型半導体領域１３とＮ型のドレイン領域１４が設けられている。さらに、図示しないドレイン電極が、ドレイン領域１４に電気的に接続されて設けられている。ここで、例えば、ドレイン領域１４をＰ型不純物がドープされた半導体領域とすれば、図１は、ＩＧＢＴまたはＩＥＧＴの構造となる。

図２は、第１実施形態に係るＭＯＳＦＥＴ１の動作を説明する模式図である。図２（ａ）は、ＭＯＳＦＥＴ１の断面構造の一部を模式的に示している。図２（ｂ）および（ｃ）は、ＭＯＳＦＥＴの動作を示す断面図である。

ＭＯＳＦＥＴ１のＯＮ抵抗を小さくするためには、図２（ａ）に示すゲート電極６およびゲート電極７の間のベース領域３の幅Ｗ_Ｃを狭くして、ＭＯＳＦＥＴ１に含まれるゲート電極６の数を増やすことができる。これにより、ゲート絶縁膜８とベース領域３との界面に形成される電流チャネルの数を増やすことができ、ＯＮ抵抗を低減することが可能となる。

一方、ベース領域３の幅Ｗ_Ｃが狭くなると、ベース領域３に含まれるＰ型不純物の量が少なくなる。例えば、２００ｎｍ以下まで微細化すると、ベース領域３に含まれるＰ型不純物の量に対して、ドリフト領域２からベース領域３に注入される正孔の量が無視できなくなる。すなわち、ベース領域３とゲート絶縁膜８との界面に形成される電流チャネルが影響を受けるという問題が生じる。例えば、プラスチャージを持つ正孔が注入されると、ベース領域３のＰ型のキャリア濃度が実質的に変化し閾値電圧Ｖ_ＴＨが変動する。このため、ゲート電極に印加するゲート電圧によってソース−ドレイン間に流れる電流を制御できなくなることがある。

したがって、ベース領域３の幅Ｗ_Ｃを狭く形成する場合には、ベース領域３に正孔が蓄積されないように、Ｐ型のコンタクト領域５を介してソース電極１２へ正孔をスムーズに排出させる必要がある。例えば、図１６に示す従来のＭＯＳＦＥＴのように、ゲート電極６がソース領域４およびコンタクト領域５に隣接し、ベース領域３を挟んでゲート電極６と左右対称に設けられているような構造では、ベース領域３に注入された正孔は、コンタクト領域５を介してソース電極１２に移動する。このため、コンタクト領域５の幅Ｗ_Ｐを広く設ける必要があるが、そうするとソース領域４の幅Ｗ_Ｎが相対的に狭くなりＯＮ抵抗が増加してしまう。

そこで、本実施形態に係るＭＯＳＦＥＴでは、ゲート電極７がベース領域３に隣接する長さが、ゲート電極６がベース領域３に隣接する長さよりも短くなるように、ゲート電極７がゲート絶縁膜８ｂを介してドリフト領域２とベース領域３の一部に隣接するように設ける。これにより、ソース電極１２がゲート電極７とソース領域４との間に露出したベース領域３の一部に接する構造としている。

図２（ｂ）に示すように、ドリフト領域２からベース領域３に注入された正孔は、ゲート電極７とソース領域４との間のベース領域３と、ソース電極１２と、がコンタクトする部分からソース電極１２へと排出される。したがって、ソース電極１２がベース領域３にコンタクトする部分の、ソース領域４からドリフト領域２へ向かう方向の幅ｄ_１を広くした方が、正孔の排出がよりスムーズになる。例えば、ｄ_１＞０．０５μｍとすることができる。

これにより、正孔がベース領域３に蓄積されることがなく、Ｖ_ＴＨの変動を抑えることが可能となる。また、ドリフト領域２からベース領域３を介してソース電極１２へ排出される正孔の排出抵抗が小さくなることから、ドリフト領域２で発生する正孔をスムーズに排出してアバランシェ耐量を向上させる効果も得られる。

一方、本実施形態に係るＭＯＳＦＥＴでは、ゲート電極７がソース領域４から離間するため、ゲート電極７とベース領域３の間に形成されるチャネルを介してソース領域４からドリフト層２へ直接流れる電流パスが無くなるという不利な効果も生じる。しかしながら、ベース領域３の幅Ｗ_Ｃを狭くした場合には、図２（ｂ）中に示すように、ゲート電極７側のチャネルを介して流れる電流Ｉ_Ｎ２も、ゲート電極６側の電流チャネルを流れる電流Ｉ_Ｎ１に合流して寄与するので、チャネル抵抗が低くなりＯＮ抵抗を低減する効果が得られるようになる。

上記の本実施態様に係るＭＯＳＦＥＴの効果を別の観点から見れば、次のように捉えることができる。すなわち、コンタクト領域５とベース領域３とを合わせたＰ型領域にソース電極１２が接触する面積を比較した場合、ゲート電極６が埋め込まれたトレンチ９ａよりも、ゲート電極７が埋め込まれたトレンチ９ｂのほうが、ソース電極１２が広い面積でＰ型領域に接触する。したがって、ソース電極１２がＰ型領域に接触する面積を相対的に広くすることが可能となり、ベース領域３からソース電極１２へ正孔を効率良く排出することができる。

図２（ｃ）は、ゲート電極７とベース領域３との間に形成されるＮチャネル１６を示す模式図である。ゲート電極７にプラスのゲート電圧が印加されると、ゲート絶縁膜８とベース領域３との界面に電子が引き寄せられた反転層が形成される。同図中に示すように、この反転層は、ゲート電極７のソース領域側の端部でソース電極１２方向に広がって形成される。このチャネル端部１６ａがソース電極１２につながると、ソース電極１２からドリフト層２に電流パスが形成され、過剰電流が流れてしまう恐れがある。そこで、トレンチ９ｂの内壁面側のゲート電極７の端部とソース電極との間の間隔ｄ_２を、ある程度広くしておくと良い。例えば、ｄ_２＞０．０５μｍとすることができる。

例えば、ゲート電極７の端部とソース電極１２との間にｄ_２＞０．０５μｍとなるような厚さのゲート絶縁膜８を形成することもできるし、また、ゲート電極７の端部とソース電極１２との間に空隙を設けても良い。

図３は、第１実施形態に係るＭＯＳＦＥＴ１の特性を示すグラフである。縦軸にソース−ドレイン間に流れるドレイン電流を示し、横軸にゲート電圧を示している。同図中に示すグラフＡは、本実施形態に係るＭＯＳＦＥＴ１の特性を示している。また、グラフＢは、ゲート電極７とソース領域４との間でソース電極１２がベース領域３と接する部分の幅ｄ１が０．０５μｍよりも狭い場合のドレイン電流を示している。一方、グラフＣは、図１６に示す従来のＭＯＳＦＥＴの特性を示している。

図３中に示すように、ソース−ドレイン間のバイアス電圧Ｖ_ｄを４４Ｖ印加しても、ゲート電圧が０Ｖであれば、グラフＡに示す本実施形態に係るＭＯＳＦＥＴ１ではドレイン電流は流れない。一方、グラフＢおよびＣに示すＭＯＳＦＥＴではドレイン電流が流れる。すなわち、ｄ１＜０．０５μｍとしたグラフＢに示すＭＯＳＦＥＴ、およびグラフＣに示す従来のＭＯＳＦＥＴでは、ゲート制御が不能となる場合があることを示している。したがって、ｄ１＞０．０５μｍとして、ベース領域３から直接ソース電極１２へ正孔を排出する構造とした、本実施形態に係るＭＯＳＦＥＴ１の方が有利であることがわかる。

図４は、第１実施形態の変形例に係るＭＯＳＦＥＴ１０の構造を模式的に示す部分断面図である。ソース領域４とゲート電極７との間に露出したベース領域３と、ソース電極１２と、が接する部分に、Ｐ型不純物濃度がベース領域３よりも高い第３の半導体領域であるＰ^＋領域１８を設けている点において、図１に示すＭＯＳＦＥＴ１と異なる。このＰ^＋領域１８を設けることにより、ソース−ドレイン間に流れる過剰なドレイン電流を抑制することができる。

図５および図６は、第１実施形態に係るＭＯＳＦＥＴ１およびＭＯＳＦＥＴ１０の特性を示すグラフである。縦軸にソース−ドレイン間の負荷がショートした時に流れる短絡電流を示し、横軸にドレイン電圧を示している。同図中のグラフＡは、ＭＯＳＦＥＴ１の短絡電流を示し、グラフＤは、ＭＯＳＦＥＴ１０の短絡電流を示している。また、グラフＣは、図１６に示す従来のＭＯＳＦＥＴの短絡電流を示している。

グラフＡに示すＭＯＳＦＥＴ１では、ゲート電極７側に形成されるチャネル１６が直接ソース領域４につながっていないため、短絡電流は、ゲート電極６側の電流チャネルに流れる電流と合流してソース領域２に集中して流れる。したがって、ゲート電極７側のチャネルにも電流が流れる従来のＭＯＳＦＥＴに比べて、過剰に流れる短絡電流に対する抵抗が大きくなる。その結果、グラフＣに示す従来のＭＯＳＦＥＴに比べて、短絡電流が約１／２に制限される。これにより、ゲート電極６および７に印加するゲート電圧を０Ｖとして、短絡電流を遮断することが可能になる。

一方、グラフＤに示すＭＯＳＦＥＴ１０では、さらに短絡電流が減少し、従来のＭＯＳＦＥＴに比べて約１／５、グラフＡに示すＭＯＳＦＥＴ１の約１／３になっている。これは、ベース領域３に設けられたＰ^＋領域１８が、電流パスを狭めて短絡電流を制限しているためと考えられる。これにより、ソース−ドレイン間につながれた負荷が短絡したとしても、ゲート電圧によって短絡電流を制御することが容易となる。

図６は、短絡電流とドレイン電圧と関係を示す図５のグラフの低電圧部を拡大して示している。同図中に示すように、短絡電流が０．１２Ａ程度までは、従来のＭＯＳＦＥＴの特性を示すグラフＣとＭＯＳＦＥＴ１の特性を示すグラフＡとは、ほぼ一致している。すなわち、０．１２Ａ程度までのドレイン電流に対しては、ゲート電極７側のチャネルをソース領域４から離間して設けたＭＯＳＦＥＴ１でも、チャネル抵抗は高くならず低いＯＮ抵抗を維持できることを示している。

一方、グラフＤに示すＭＯＳＦＥＴ１０では、ベース領域３にＰ^＋領域１８を設けたことにより、チャネル抵抗がやや高くなっているが、短絡電流の抑制効果が高いことがわかる。

図７は、第１実施形態の変形例に係るＭＯＳＦＥＴ２０および３０の構造を模式的に示す部分断面図である。

図７（ａ）に示すＭＯＳＦＥＴ２０では、ベース領域３の方向にコンタクト領域５をソース領域４よりも深く形成している。これにより、ドリフト層２からベース領域３に注入された正孔をＰ型のコンタクト領域５を介して排出する経路の排出抵抗を下げることができる。その結果、ベース領域のＰ型キャリアの濃度変動を抑制して、ゲート電圧によるドレイン電流の制御性を改善することができ、また、ベース領域３とドリフト層２との間のアバランシェ耐量を向上させることもできる。

図７（ｂ）に示すＭＯＳＦＥＴ３０では、図７（ａ）に示すＭＯＳＦＥＴ２０のベース領域３に、Ｐ^＋領域１８をさらに設けた構造となっている。これにより、短絡電流を抑制して短絡耐量を向上させることができる。

図８は、第１実施形態の変形例に係るＭＯＳＦＥＴ４０および５０の構造を模式的に示す部分断面図である。

図８（ａ）に示すＭＯＳＦＥＴ３０では、ソース領域４は、ゲート電極６に沿ってベース領域３の表面に設けられている。これにより、ゲート電極６とベース領域３との間に形成される電流チャネルの全てにソース領域４を接続することができ、チャネル抵抗を下げてＯＮ抵抗を低減することができる。

一方、コンタクト領域５は、ソース領域４と並列にゲート電極７の側に形成されている。これにより、ベース領域３から排出される正孔のパスは、ゲート電極７の側でコンタクトするソース電極のみとなるが、コンタクト面積を広くして正孔の排出抵抗を低減することができる。

図８（ｂ）に示すＭＯＳＦＥＴ５０では、ベース領域３との間の境界に沿って第５半導体領域であるＰ型ピラー２１と第４半導体領域であるＮ型ピラー２２が交互に配置されたスーパージャンクション構造のドリフト領域２が設けられている。スーパージャンクション構造を用いることにより、Ｎ型ピラー２２の濃度を上げてＯＮ抵抗を低減することが可能となる。

［第２実施形態］
図９は、第２実施形態に係る半導体装置の構造を模式的に示す部分断面図である。本実施形態に係るＭＯＳＦＥＴ６０は、絶縁層３１の主面上に設けられた横型構造を有している。なお、絶縁層３１は、例えば、基板上に設けられたＳｉＯ_２等の絶縁膜でも良いし、半絶縁性を有する半導体層であっても良い。

図９（ａ）に示すように、ＭＯＳＦＥＴ６０は、絶縁層３１（または半絶縁層）の主面上に設けられたＮ型の半導体を含むドリフト領域３２と、主面に平行な横方向にドリフト領域３２に隣接して設けられたＰ型の第１半導体領域であるベース領域３３と、ベース領域３３の横方向に隣接して設けられたＮ型の第２半導体領域であるソース領域３４と、を備えている。また、ソース領域３４のベース領域３３に接する側面の反対側の側面に接して主電極であるソース電極３８が設けられている。

また、ドリフト領域３２とベース領域３３とソース領域３４とに跨った表面から絶縁層３１方向に、ドリフト領域３２とベース領域３３との境界に沿って、複数のトレンチ４５が形成されている。トレンチ４５の中には、第１ゲート電極であるゲート電極３５が設けられている。さらに、２つのゲート電極３５の間には、ドリフト領域３２とベース領域３３の一部とに跨った表面から、ドリフト領域３２とベース領域３３との境界に沿って、絶縁層３１の方向にトレンチ４６が形成されている。トレンチ４６の中には、第２ゲート電極であるゲート電極３６が設けられている。したがって、ドリフト領域３２とベース領域３３との境界からソース電極３８に向かう方向において、ゲート電極３６がゲート絶縁膜３７ｂを介してベース領域３３に接する長さは、ゲート電極３５がゲート絶縁膜３７ａを介してベース領域３３に接する長さよりも短く設けられている。

さらに、ソース電極３８の一部は、２つのゲート電極３５の間で、ソース電極３８からゲート電極４６に向かう方向に形成されたトレンチ４７の中に延在して設けられている。トレンチ４７は、ソース領域３４とベース領域３３の一部とに跨る表面から絶縁層３１の方向に形成されている。また、ソース電極３８は、トレンチ４７の中に、ゲート電極３５のソース電極３８側の端の位置を超えてゲート電極４６に近接した位置まで延在し、ゲート電極３６とソース領域３４との間のトレンチ４７の内壁面に露出したベース領域３３に電気的に接続している。

また、ドリフト領域３２に隣接して、ドリフト領域３２よりもＮ型不純物濃度の高いＮ型半導体領域４１と、Ｎ型半導体領域４１に隣接してドレイン領域４２と、が設けられている。さらに、ドレイン領域４２に電気的に接続するドレイン電極４３が設けられている。

また、図９（ｂ）は、図９（ａ）中に示すIXb−IXb断面を示す模式図である。同図中に示すように、トレンチ４５は、絶縁層３１に連通して設けることができる。また、トレンチ４５の内面にはゲート絶縁膜３７ａが形成され、さらに、トレンチ４５の内部は、例えば、導電性のポリシリコンからなるゲート電極３５で埋められている。トレンチ４６に形成されるゲート電極３６も、同様に形成することができる。また、以下、図１２までに示す実施形態に係るＭＯＳＦＥＴにおいても同様である。

本実施形態に係るＭＯＳＦＥＴ６０では、ソース電極３８の延在部３９が、ソース領域３４の表面からベース領域３３の表面の一部に跨る表面から絶縁層３１に連通するトレンチ４７の中に設けられている。これにより、ソース電極３８は、ゲート電極３６とソース領域３４との間のトレンチ４７の内面に露出したベース領域３３に接触して、ドリフト領域３２からベース領域３３に注入される正孔を排出することができる。

また、延在部３９がベース領域３３に接触するコンタクト部分の幅ｄ１を０．０５μｍ以上として、ソース−ドレイン間に流れるドレイン電流がゲート電圧で制御不能となる不具合を防止することが可能である。

本実施形態に係るＭＯＳＦＥＴ６０は、絶縁層３１の上に形成されるドリフト領域３２およびベース領域３３、ソース領域３４等の厚さが薄い場合には、例えば、絶縁層３１の上に設けられた半導体層に、Ｎ型およびＰ型の不純物をイオン注入して形成することができる。また、各半導体領域を厚く設ける場合には、複数回のエピタキシャル成長とイオン注入を組み合わせることにより形成することができる。また、図１０に説明する横型のＭＯＳＦＥＴにおいても同様である。なお、ここで厚さとは、絶縁層３１から各半導体領域の表面方向への層厚を意味するものとする。

また、本実施形態においても、例えば、ドレイン領域４２をＰ型不純物がドープされたＰ型半導体領域とすれば、図９は、ＩＧＢＴまたはＩＥＧＴの構造を示している。以下、図１２までに示す実施形態についても同様である。

図１０は、第２実施形態の変形例に係るＭＯＳＦＥＴ７０の構造を模式的に示す部分断面図である。ＭＯＳＦＥＴ７０は、ドリフト領域３２において、ドリフト領域３２とベース領域３３との間の境界に沿って第５の半導体領域であるＰ型ピラー２１と第４の半導体領域であるＮ型ピラー２２とを交互に配置したスーパージャンクション構造を有している。

図９に示すＭＯＳＦＥＴ６０と同様に、本変形例に係るＭＯＳＦＥＴ７０においても、ソース電極３８の延在部３６がベース領域３３に接触するゲート電極３６とソース領域３４との間のコンタクト部分からベース領域３３の正孔をソース電極３８に排出することができる。これにより、閾値電圧ＶＴＨを安定させることができるので、ゲート電極３５とゲート電極３６との間のベース領域３３の幅を狭くすることが可能となる。したがって、ＭＯＳＦＥＴのチャネル数を増やしてチャネル抵抗を低減することができる。さらに、スーパージャンクション構造を用いることにより、ベース領域３３につながるＮ型ピラー２２の濃度を高くしてドリフト領域の抵抗を低減することができる。これにより、ＭＯＳＦＥＴ７０のＯＮ抵抗を低減することが可能である。

図１１は、第２実施形態の変形例に係るＭＯＳＦＥＴ８０の構造を模式的に示す部分断面図である。同図中に示すように、ＭＯＳＦＥＴ８０のドリフト領域３２は、絶縁層３１から上部方向へＰピラーとＮピラーが交互に積層されたスーパージャンクション構造を有している。

本変形例に係るＭＯＳＦＥＴ８０は、絶縁層３１（または半絶縁層）の主面上に、Ｎ型の第１半導体層であるＮ型半導体層２４と、Ｐ型の第２半導体層であるＰ型半導体層２５と、が交互に設けられた積層体２７を備え、ドリフト領域３２をスーパージャンクション構造としている。また、積層体２７の一方の側面には、第１の主電極であるソース電極３８が電気的に接続して設けられ、他方の側面には、第２の主電極であるドレイン電極４３が電気的に接続して設けられている。

さらに、積層体２７は、ソース電極３８とドレイン電極４３との間に、積層体２７の表面から絶縁層３１の主面に連通して設けられたＰ型の第１半導体領域であるベース領域３３を有している。さらに、ソース電極３８とベース領域３３とに挟まれたＮ型の第２半導体領域であるソース領域３４と、ベース領域３３とドレイン電極４３との間にドリフト領域３２と、を有している。

また、積層体２７には、ソース領域３４と、ベース領域３３と、ドリフト領域３２と、に跨った表面から、絶縁層３１の主面に向かってトレンチ４５が形成されている。さらに、トレンチ４５の中には、第１のゲート電極であるゲート電極３５が設けられている。また、ベース領域３３の一部と、ドリフト領域３２と、に跨った表面から、絶縁層３１の主面に向かってトレンチ４６が設けられ、トレンチ４６の中には、第２のゲート電極であるゲート電極３６が設けられている。

２つのゲート電極３５の間には、ソース領域３４とベース領域３３の一部とに跨る表面から絶縁層３１主面に向かってトレンチ４７が形成されており、トレンチ４７の中には、ソース電極３８が延在している。延在３９は、ソース領域３４とゲート電極３６との間のトレンチ４７の内壁面に露出したベース領域３３に接するように設けられている。

これにより、ドリフト領域３２からベース領域３３へ注入される正孔がソース電極３８へ排出されるので、閾値電圧Ｖ_ＴＨが安定する。また、アバランシェ耐量および短絡耐量を向上させることができる。

一方、ドリフト領域３２とドレイン電極４３との間には、積層体２７の表面から絶縁層３１に連通して、Ｎ型半導体領域４１とドレイン領域４２とが設けられている。ドレイン領域４２は、Ｎ型不純物が高濃度にドープされたＮ^＋領域である。本変形例においても、ドレイン領域４２にＰ型不純物をドープしてＰ^＋領域とし、ＩＧＢＴまたはＩＥＧＴとすることができる。

積層体２７は、複数回のエピタキシャル成長により絶縁層３１の上に複数の半導体層を設け、さらに、各エピタキシャル成長の間に、Ｐ型およびＮ型の不純物を、選択的に所定の場所にイオン注入することにより形成することができる。

図１２は、第２実施形態の変形例に係るＭＯＳＦＥＴ９０の構造を模式的に示す部分断面図である。ＭＯＳＦＥＴ９０は、図１１に示すＭＯＳＦＥＴ８０のソース領域３４が、Ｐ^＋コンタクト領域５１とＮ^＋ソース領域５２の積層構造に置き換えられた構成となっている。これにより、ベース領域３３の正孔をＰ＋コンタクト領域５１を介してソース電極３８に排出することができる。Ｐ^＋コンタクト領域５１とＮ^＋ソース領域５２は、ぞれぞれイオン注入によって形成することができる。

また、Ｐ^＋コンタクト領域５１とＮ^＋ソース領域５２の積層方向の厚さは、イオン注入する不純物のドーズ量により変えることができる。例えば、Ｐ^＋コンタクト領域５１に注入するＰ型不純物のドーズ量をＮ^＋ソース領域５２に注入するＮ型不純物のドーズ量よりも多くすると、図１２中に示すように、Ｐ^＋コンタクト領域５１をＮ^＋ソース領域５２よりも厚くすることができる。これにより、ベース領域３３からソース電極３８への正孔の排出抵抗を小さくすることができる。また、Ｎ^＋ソース領域５２に注入するＮ型不純物のドーズ量を増やせば、Ｎ^＋ソース領域５２を厚くしてＯＮ抵抗を低減することもできる。

また、ＭＯＳＦＥＴ９０では、ゲート絶縁膜３７を介してゲート電極３５に隣接してソース電極３８の延在部４９が設けられているが、図１０に示すＭＯＳＦＥＴ７０のように、延在部４９を設けないで、ゲート電極３５とソース電極３８との間にＰ^＋コンタクト領域５１とＮ^＋ソース領域５２を介在させても良い。

［第３実施形態］
図１３は、第３実施形態に係るＭＯＳＦＥＴ１００の構造を模式的に示す部分断面図である。

ＭＯＳＦＥＴ１００は、Ｎ型不純物が高濃度にドープされた半導体層であるドレイン層４４の第１の主面６１に設けられたＮ型のドリフト領域３２と、ドリフト領域３２の中に設けられたＰ型の第１半導体領域であるベース領域３３と、ベース領域３３の中に設けられたＮ型の第２半導体領域であるソース領域３４と、を備えている。

ここでドレイン層４４として、例えば、シリコン基板上に形成されたＮ型半導体層を用いることもできるし、Ｎ型不純物が高濃度にドープされたシリコン基板を用いても良い。また、ドレイン層４４に代えてＰ型半導体層を用いると、ＩＧＢＴまたはＩＥＧＴとすることができる。

図１３に示す半導体領域の構成は、例えば、所定の凹部が設けられたドレイン層４４の第１の主面６１に、Ｎ型半導体領域４１となる半導体層、およびドリフト領域３２となる半導体層、ベース領域３３となる半導体層、ソース領域３４となる半導体層を順次エピタキシャル成長し、さらに、各半導体層が設けられたドレイン層４４の第１の主面６１をＣＭＰ(Chemical Mechanical Polish)を用いて平坦化することにより形成することができる。

複数のトレンチ４５が、ドリフト領域３２とベース領域３３との境界に沿ってドレイン層４４の第２の主面６２に向けて形成されている。また、トレンチ４５の中には、第１のゲート電極であるゲート電極３５が設けられている。一方、２つのゲート電極３５の間には、第トレンチ４６が、ドリフト領域３２とベース領域３３の境界に沿ってドレイン層４４の第２の主面６２に向けて設けられている。さらに、トレンチ４６の中には、第２のゲート電極であるゲート電極３６が設けられている。

また、主電極であるソース電極３８が、ソース領域３４に接して設けられている。ソース電極３８は、例えば、ゲート電極３５の配列に沿ってソース領域３４の表面からベース領域３３に連通するトレンチ５５の中に設けることができる。さらに、２つのゲート電極３５の間に、ソース領域３４とベース領域３３の一部とに跨る表面からソース領域３４とベース領域６２の境界に沿ってトレンチ５５の拡張部分が設けられている。ソース電極３８は、ゲート電極３６に向かってトレンチ５５の拡張部分に延在して設けられている。延在部３９は、ソース領域３４とゲート電極３６との間のトレンチ５５の張り出し部の内壁面に露出した、ベース領域３３に接して設けられている。

図１３（ｂ）は、図１３（ａ）中に示されたXIIIb−XIIIb断面の構造を示す模式図である。トレンチ４５は、表面からドリフト領域３２とベース領域３３の境界に沿ってベース領域３３およびソース領域３４を貫通し、下方のドリフト領域３２に達するように形成されている。また、トレンチ４５の内面にはゲート絶縁膜３７が形成され、ゲート電極３５となる、例えば、導電性のポリシリコンが埋め込まれている。

本実施形態に係るＭＯＳＦＥＴ１００においても、ソース電極３８の延在部３９が、ゲート電極３６とソース領域３４との間のトレンチ５５の拡張部の内面に露出したベース領域３３に接触しており、ドリフト領域３２からベース領域３３に注入される正孔をソース電極３８へ排出することができる。

図１４(ａ）は、第３実施形態の変形例に係るＭＯＳＦＥＴ１１０の構造を模式的に示す部分断面図である。また、図１４（ｂ）は、図１４（ａ）中に示したXIVb−XIVb断面の構造を示す模式図である。

ＭＯＳＦＥＴ１１０は、トレンチ４５およびトレンチ４６がドレイン層４４に達するように設けられ、ゲート電極３５およびゲート電極３６が埋め込まれている点で、図１３に示すＭＯＳＦＥＴ１００と異なる。

すなわち、図１４（ａ）に示すように、トレンチ４５は、ソース領域３４およびベース領域３３、ドリフト領域３２、Ｎ型半導体領域４１、ドレイン層４４に跨ったドレイン層４４の第１の主面６１側の表面から、第２の主面６２方向に設けられている。また、図１４（ｂ）に示すように、トレンチ４５は、ソース領域３４およびベース領域３３、ドリフト領域３２、Ｎ型半導体領域４１、を貫通してドレイン層４４に達するように設けられている。さらに、トレンチ４５の内面には、ゲート絶縁膜３７が形成され、ゲート電極３５となる、例えば、導電性のポリシリコンが埋め込まれている。

一方、ゲート電極３６が設けられているトレンチ４６も、ベース領域３３およびドリフト領域３２、Ｎ型半導体領域４１、ドレイン層４４に跨ったドレイン層４４の第１の主面６１側の表面から、第２の主面６２側のドレイン層４４に達するように設けられている。

ＭＯＳＦＥＴ１１０では、ゲート電極３５および３６にプラスのゲート電圧が印加されると、ドリフト領域３２と、ゲート絶縁膜３７との界面に電子が蓄積したチャネルが形成される。これにより、ドリフト領域３２の抵抗が下がり、ＯＮ抵抗を低減することができる。

［第４実施形態］
図１５は、第４実施形態に係る半導体装置１２０の構造を模式的に示す部分断面図である。半導体装置１２０は、絶縁層３１の主面に交互に積層された複数のＰ型半導体領域２４およびＮ型半導体領域２５からなるスーパージャンクション構造を有する電力制御用半導体装置である。

半導体装置１２０は、絶縁層３１（または半絶縁層）の主面上に、Ｎ型半導体領域２５と、Ｐ型半導体領域２４と、が交互に設けられた積層体２７を有している。積層体２７の一方の側面には、第１の主電極であるソース電極３８が電気的に接続して設けられている。また、積層体２７の他方の側面には、第２の主電極であるドレイン電極４３が電気的に接続して設けられている。

さらに、ソース電極３８とドレイン電極４３との間に、Ｐ型半導体領域２４とＮ型半導体領域２５とが交互に積層されたスーパージャンクション構造のドリフト領域３２が設けられている。ドリフト領域３２とソース電極３８との間には、Ｐ型の不純物がＰ型半導体領域２４よりも高濃度にドープされた第２半導体領域であるＰ^＋領域５４と、Ｎ型の不純物がＮ型半導体領域２５よりも高濃度にドープされたＮ^＋領域５３と、を積層したコンタクト領域５８が設けられている。

また、コンタクト領域５８とドリフト領域３２とに跨った表面から、コンタクト領域５８とドリフト領域３２との境界に沿って、トレンチ４５が形成されている。トレンチ４５の中には、第１のゲート電極であるゲート電極３５が設けられている。さらに、コンタクト領域５１の一部と、ドリフト領域３２と、に跨った表面から、コンタクト領域５８とドリフト領域３２との境界に沿ってトレンチ４６が形成されている。トレンチ４６の中には、第２のゲート電極であるゲート電極３６が設けられている。

半導体装置１２０のソース電極３８は、コンタクト領域５８のＰ^＋領域５４とＮ^＋領域５３に電気的に接続されている。ソース電極３８の一部である延在部３９は、２つのゲート電極３５の間で、ソース電極３８からゲート電極３６の近傍に至るＰ^＋領域５４の表面から、絶縁層３１の主面に向かって形成されたトレンチ４７の中に延在して設けられている。また、延在部３９は、トレンチ４７の内壁面に露出したコンタクト領域５８に電気的に接続されている。また、ゲート電極３５にゲート絶縁膜３７を介して隣接する延在部４９も設けられている。

一方、ドリフト領域３２とドレイン電極４３との間には、Ｎ型半導体領域４１とドレイン領域４２とが、表面から絶縁層３１の主面に連通して設けられている。本実施態様に係る半導体装置１２０では、ドレイン領域４２は、Ｎ型不純物が高濃度にドープされたＮ＋領域であるが、Ｐ型不純物をドープしてＰ^＋領域としても良い。その場合には、半導体装置１２０は、バイポーラ素子として動作する。

また、積層体２７は、絶縁層３１の主面に複数回のエピタキシャル成長により、Ｎ型半導体領域２５とＰ型半導体領域２４とを積層することによって形成することができる。また、各半導体領域のエピタキシャル成長の間に、イオン注入を用いて選択的にＰ型およびＮ型の不純物を注入することによって、上記の積層構造とすることができる。

次に、半導体装置１２０の動作について説明する。半導体装置１２０では、コンタクト領域５８において、Ｎ^＋領域５３の積層方向の幅は、Ｐ^＋領域５４よりも狭く設ける。さらに、Ｐ^＋領域５４とＮ^＋領域５３との間のＰＮ接合のビルトインポテンシャルにより、Ｎ^＋領域５３を空乏化させる。これにより、ドレイン電極４３とソース電極３８との間にドレイン側がプラスとなるドレイン電圧を印加しても、ゲート電極３５および３６にゲート電圧が印加されない状態では、ドレイン電流は流れない。

次に、ゲート電極３５および３６にプラスのゲート電圧を印加すると、Ｎ^＋領域５３とゲート絶縁膜３７との間に電子が蓄積されて電流チャネルが形成される。これにより、ドレイン電極４３とソース電極３８との間に電流がながれＯＮ状態となる。

この際、Ｎ^＋領域５３にドリフト領域３２のＮ型半導体層２５から正孔が注入されると、Ｎ^＋領域５３の実効的な濃度が変化してチャネル抵抗が高くなりＯＮ抵抗が上昇してしまう場合がある。

これに対し半導体装置１２０では、ソース電極３８がトレンチ４７の内壁面に露出したコンタクト領域５８のＮ^＋領域５３に電気的に接続されているので、Ｎ^＋領域５３に注入された正孔をソース電極３８へスムーズに排出することができる。これにより、Ｎ^＋領域５３の実効的なキャリア濃度の変動を抑制して、半導体装置１２０を安定に動作させることができる。また、アバランシェ耐量を向上させることができる。

以上、本発明に係る第１〜第４の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。

２ ドリフト領域
３、３３ ベース領域
４、３４、５２ ソース領域
５、５１、５８ コンタクト領域
６、７、３５、３６ ゲート電極
８、８ａ、８ｂ、３７、３７ａ、３７ｂ ゲート絶縁膜
９ａ、９ｂ トレンチ
１２、３８ ソース電極
１３ Ｎ型半導体層
１４ ドレイン層
１８、５４ Ｐ^＋領域
２１ Ｐ型ピラー
２２ Ｎ型ピラー
２４ Ｐ型半導体領域
２５ Ｎ型半導体領域
２７ 積層体
３１ 絶縁層
３２ ドリフト領域
３９、４９ 張り出し部
４１ Ｎ型半導体領域
４２ ドレイン領域
４３ ドレイン電極
４４ ドレイン層
４５、４６、４７、５５ トレンチ
５３ Ｎ^＋領域
６１ 第１の主面
６２ 第２の主面
１、１０、２０、３０、４０，５０，６０，７０，８０、９０ ＭＯＳＦＥＴ
１００、１１０、ＭＯＳＦＥＴ
１２０ 半導体装置

Claims (5)

1. 第１主電極と、
   前記第１主電極上に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域上に並設された複数の第１ゲート電極と、
   前記第１半導体領域上において前記複数の第１ゲート電極のうちの隣り合う２つの第１ゲート電極間に設けられた第２ゲート電極と、
   前記２つの第１ゲート電極の一方と前記第２ゲート電極との間において前記第１半導体領域の上に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域上に設けられ、前記第２半導体領域よりも高濃度の第２導電型不純物を含む第３半導体領域と、
   前記第２半導体領域上に設けられ、前記第２半導体領域よりも高濃度の第１導電型不純物を含む第４半導体領域と、
   前記複数の第１ゲート電極と、前記第２ゲート電極と、前記第３半導体領域と、前記第４半導体領域と、を覆う第２主電極と、
   を有し、
   前記第２主電極から前記第１主電極に向かう第１方向における前記第１ゲート電極の上面から前記第１主電極までの長さが、前記第１方向における前記第２ゲート電極の上面から前記第１主電極までの長さよりも大きく、
   前記第２主電極は、前記複数の第１ゲート電極と前記第３半導体領域と前記第４半導体領域とを覆う主部と、前記第２ゲート電極に向かって前記第１方向に延在し、前記第２半導体領域に接する延在部と、を含み、前記主部と前記延在部とが一体に設けられた半導体装置。
2. 前記第４半導体領域は、前記第２半導体領域上において、前記第３半導体領域と並設される請求項１記載の半導体装置。
3. 前記第１方向における前記第２半導体領域と前記第２主電極との接触幅は、０．０５μｍ以上である請求項１または２に記載の半導体装置。
4. 前記第２ゲート電極の直上に位置する前記第２主電極の前記延在部と前記第２ゲート電極との距離が０．０５μｍよりも長い請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第２半導体領域上において、前記第１ゲート電極の並設方向である第２方向に直交する第３方向に並設された複数の前記第３半導体領域をさらに有し、
   前記第４半導体領域は、前記複数の第３半導体領域の間にそれぞれ設けられる請求項１記載の半導体装置。

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