CN102185305B - 高可靠性电源钳位esd保护电路 - Google Patents

Abstract

本发明涉及集成电路芯片静电放电保护技术领域，特别涉及一种高可靠性电源钳位ESD保护电路，该ESD保护电路包括：依次连接的电容-电阻模块(1)、钳位晶体管开启模块(2)、以及钳位晶体管(4)，还包括：钳位晶体管关断模块(3)，分别与所述电容-电阻模块(1)和钳位晶体管(4)连接。本发明通过将控制钳位晶体管开启和关断的电路结构分开，使得在ESD保护电路中电容-电阻模块的时间常数很小的情况下，使钳位晶体管有足够长的开启时间。

Description

高可靠性电源钳位ESD保护电路

技术领域

本发明涉及集成电路芯片静电放电(Electronic Static Discharge，ESD)保护技术领域，特别涉及一种高可靠性电源钳位ESD保护电路。

背景技术

在集成电路芯片制造、封装、测试、运输以及使用的过程之中，存在着多种不同的静电放电模式，当这些静电电荷积累在MOS晶体管的栅极上时，由于MOS晶体管的栅电容很小，这些静电电荷会形成很大的等效栅压，导致器件或者电路的失效，这便是ESD问题。伴随着集成电路特征尺寸按比例缩小的规律，栅氧化层做得越来越薄，这样导致了ESD保护问题在纳米尺度的器件和电路设计之中变得越发的困难和重要。

集成电路的芯片主要通过输入管脚、输出管脚、电源管脚以及接地管脚与外界相联系，输入输出管脚通常会有相应的ESD保护电路模块。芯片的核心功能模块一般会置于电源管脚和接地管脚之间，所以，一个可靠的电源钳位ESD保护电路是保证芯片功能模块不受到ESD损伤的关键。已有的电源钳位ESD保护电路通常是基于这样一个思路：用一个电阻-电容(R-C)滤波结构作为ESD探测电路，当探测到ESD脉冲时，滤波结构给出一个信号来打开钳位晶体管，然后由钳位晶体管释放掉ESD电荷。

图1所示为目前电源钳位ESD保护电路的一个经典例子，图中的Mbig为钳位晶体管。当一个快速上升的ESD脉冲来临的时候，通过适当R-C时间常数的设置，使得R和C的交点的电压无法立即跟随电源管脚Vdd上拉，这样R和C的交点在ESD脉冲来临的前一段特定时间内为低电平，这个低电平通过一级反相器传导到Mbig的栅极，使得Mbig的栅极为高电平，于是Mbig被打开以释放ESD脉冲积累的电荷。当R-C时间常数过去之后，R和C的交点的电压跟上了Vdd的变化而成为高电平，这个高电平被反相到Mbig的栅极，于是Mbig被关断，结束ESD保护过程。在正常上电的情况下，Vdd的电压以一个相对较慢的速度上拉，这时R和C的交点一直跟随Vdd的电压变化，使得Mbig不被打开，在正常工作的情况下不消耗额外的电源功耗。

图1所示的电路尽管从逻辑上看是没有问题的，但是随着器件尺寸的缩小，其ESD保护性能的可靠性面临巨大的挑战。集成电路特征尺寸的不断缩小必然要求ESD保护模块的R-C部分要尽量做小，由于Mbig的栅压是在R-C时间常数过去之后才被拉低，R-C时间常数的减小就会导致Mbig开启时间的缩短，这样有可能导致ESD电荷释放不完全从而造成内部电路的损伤。另外一个方面，对于快速上升的正常上电电压，希望钳位晶体管不被打开，即ESD保护电路不被误触发，那么防误触发能力强的ESD保护电路也要求把R-C时间常数做得很小，这同样会与钳位晶体管足够长的开启时间相矛盾。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何在ESD保护电路中电容-电阻模块的时间常数很小的情况下，使钳位晶体管有足够长的开启时间。

(二)技术方案

为解决上述技术问题，本发明提供了一种高可靠性电源钳位ESD保护电路，其特征在于，包括：依次连接的电容-电阻模块、钳位晶体管开启模块、以及钳位晶体管，还包括：钳位晶体管关断模块，分别与所述电容-电阻模块和钳位晶体管连接；

所述电容-电阻模块，用于识别所述高可靠性电源钳位ESD保护电路的电源管脚Vdd的脉冲是否为静电放电脉冲，若是，则发送第一响应信号至所述钳位晶体管开启模块，在经过所述电容-电阻模块的时间常数后，发送第二响应信号至所述钳位晶体管关断模块；

所述钳位晶体管开启模块，用于根据所述第一响应信号启动所述钳位晶体管；

所述钳位晶体管关断模块，用于根据所述第二响应信号关断所述钳位晶体管；

所述钳位晶体管，用于在启动时，释放所述静电放电脉冲带来的静电电荷。

其中，所述电容-电阻模块包括：串联连接的电容C1和电阻R1，所述电容C1与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述电阻R1接地。

其中，所述钳位晶体管为NMOS晶体管Mbig1，所述NMOS晶体管Mbig1的漏极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mbig1的源极接地。

其中，所述钳位晶体管开启模块包括：PMOS晶体管Mp1-1、Mp1-2、Mp2、以及NMOS晶体管Mn1，所述PMOS晶体管Mp1-1的栅极与所述电容C1和电阻R1的交点连接，所述PMOS晶体管Mp1-1的源极与所述PMOS晶体管Mp1-2的漏极和栅极分别连接，所述PMOS晶体管Mp1-2的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp1-1的漏极分别与所述NMOS晶体管Mn1的漏极和所述PMOS晶体管Mp2的栅极连接，所述NMOS晶体管Mn1的栅极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mn1的源极接地，所述PMOS晶体管Mp2的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp2的漏极与所述NMOS晶体管Mbig1的栅极连接。

其中，所述钳位晶体管关断模块包括：PMOS晶体管Mp3、Mp4、Mp5、NMOS晶体管Mn3、Mn2、以及电容C2、C3，所述PMOS晶体管Mp4的栅极与所述电容C1和电阻R1的交点连接，所述PMOS晶体管Mp4的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp4的漏极与电容C2的一端连接，所述电容C2的另一端接地，所述PMOS晶体管Mp4与电容C2的交点分别与所述PMOS晶体管Mp3的栅极和所述NMOS晶体管Mn3的栅极连接，所述PMOS晶体管Mp3的漏极和所述NMOS晶体管Mn3的漏极连接，所述PMOS晶体管Mp3的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mn3的源极接地，所述PMOS晶体管Mp3的漏极和NMOS晶体管Mn3的漏极的交点与所述PMOS晶体管Mp5的栅极连接，所述PMOS晶体管Mp5的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp5的漏极与所述电容C3的一端连接，所述电容C3的另一端接地，所述PMOS晶体管Mp5与电容C3的交点与所述NMOS晶体管Mn2的栅极连接，所述NMOS晶体管Mn2的源极接地，所述NMOS晶体管Mn2的漏极与所述NMOS晶体管Mbig1的栅极连接。

(三)有益效果

本发明通过将控制钳位晶体管开启和关断的电路结构分开，使得在ESD保护电路中电容-电阻模块的时间常数很小的情况下，钳位晶体管有足够长的开启时间。

附图说明

图1是传统的电源钳位ESD保护电路的具体电路结构示意图；

图2是按照本发明一种实施方式的高可靠性电源钳位ESD保护电路的电路原理图；

图3是图2所示的高可靠性电源钳位ESD保护电路的具体电路结构图；

图4是对图1所示的现有技术的电源钳位ESD保护电路的R-C加反相器结构施加一个ESD脉冲之后，Hspice仿真所得到的R-C加反相器结构输出节点的电压变化示意图；

图5是对图2所示的高可靠性电源钳位ESD保护电路的电容-电阻模块施加一个与图4相同的ESD脉冲后，Hspice仿真所得到的电容-电阻模块输出节点的电压变化示意图；

图6是图2所示的高可靠性电源钳位ESD保护电路施加一个ESD脉冲后，Mp1-1的栅极电压和Mp2的栅极电压变化示意图；

图7是图1所示的传统的电源钳位ESD保护电路施加一个ESD脉冲后，钳位晶体管的栅极电压变化示意图；

图8是图2所示的高可靠性电源钳位ESD保护电路施加一个ESD脉冲后，钳位晶体管的栅极电压变化示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明的核心思想是：把控制钳位晶体管开启和关断的电路结构分开，这样探测电路部分的R、C大小设置就可以从做小时间常数以防误触发，又要做大时间常数以得到足够的钳位晶体管开启时间这样一个矛盾的选择之中脱离出来。在本发明提出的电路中，探测电路的C-R结构基本上只对钳位晶体管的开启起决定性作用，而钳位晶体管的关断则由C-R时间常数加上两级R-C的时间延迟来控制，这样就可以通过做大钳位晶体管关断电路中R-C的时间延迟来削弱探测电路C-R时间常数对钳位晶体管关断的控制作用，从而给C-R时间常数做小的空间。

图2是按照本发明一种实施方式的高可靠性电源钳位ESD保护电路的电路原理图，包括：依次连接的电容-电阻模块1、钳位晶体管开启模块2、以及钳位晶体管4，还包括：钳位晶体管关断模块3，分别与所述电容-电阻模块1和钳位晶体管4连接；

所述电容-电阻模块1，用于识别所述高可靠性电源钳位ESD保护电路的电源管脚Vdd的脉冲是否为静电放电脉冲，若是，则发送第一响应信号至所述钳位晶体管开启模块2，在经过所述电容-电阻模块1的时间常数后，发送第二响应信号至所述钳位晶体管关断模块3；

所述钳位晶体管开启模块2，用于根据所述第一响应信号启动所述钳位晶体管4；

所述钳位晶体管关断模块3，用于根据所述第二响应信号关断所述钳位晶体管4；

所述钳位晶体管4，用于在启动时，释放所述静电放电脉冲带来的静电电荷。

如图3所示，所述电容-电阻模块1包括：串联连接的电容C1和电阻R1，所述电容C1与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述电阻R1接地。

所述钳位晶体管4为NMOS晶体管Mbig1，所述NMOS晶体管Mbig1的漏极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mbig1的源极接地。

所述钳位晶体管开启模块2包括：PMOS晶体管Mp1-1、Mp1-2、Mp2、以及NMOS晶体管Mn1，所述PMOS晶体管Mp1-1的栅极与所述电容C1和电阻R1的交点连接，所述PMOS晶体管Mp1-1的源极与所述PMOS晶体管Mp1-2的漏极和栅极分别连接，所述PMOS晶体管Mp1-2的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp1-1的漏极分别与所述NMOS晶体管Mn1的漏极和所述PMOS晶体管Mp2的栅极连接，所述NMOS晶体管Mn1的栅极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mn1的源极接地，所述PMOS晶体管Mp2的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp2的漏极与所述NMOS晶体管Mbig1的栅极连接。

所述钳位晶体管关断模块3包括：PMOS晶体管Mp3、Mp4、Mp5、NMOS晶体管Mn3、Mn2、以及电容C2、C3，所述PMOS晶体管Mp4的栅极与所述电容C1和电阻R1的交点连接，所述PMOS晶体管Mp4的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp4的漏极与电容C2的一端连接，所述电容C2的另一端接地，所述PMOS晶体管Mp4与电容C2的交点分别与所述PMOS晶体管Mp3的栅极和所述NMOS晶体管Mn3的栅极连接，所述PMOS晶体管Mp3的漏极和所述NMOS晶体管Mn3的漏极连接，所述PMOS晶体管Mp3的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mn3的源极接地，所述PMOS晶体管Mp3的漏极和NMOS晶体管Mn3的漏极的交点与所述PMOS晶体管Mp5的栅极连接，所述PMOS晶体管Mp5的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp5的漏极与所述电容C3的一端连接，所述电容C3的另一端接地，所述PMOS晶体管Mp5与电容C3的交点与所述NMOS晶体管Mn2的栅极连接，所述NMOS晶体管Mn2的源极接地，所述NMOS晶体管Mn2的漏极与所述NMOS晶体管Mbig1的栅极连接。

本实施方式的高可靠性电源钳位ESD保护电路相对于传统ESD保护电路的第一个改进之处就是用电容-电阻(C-R)结构来代替R-C加反相器结构作为ESD脉冲的探测电路。从逻辑上说，R-C加反相器结构与C-R结构在ESD脉冲之下输出的电压曲线变化趋势基本一样，二者的区别在于R-C加反相器结构在ESD脉冲之下输出的电压有一个较快的下降斜率，而C-R结构输出的电压则下降较为缓慢。这是因为传统的反相器都存在一个逻辑阈值电压，理想情况下，逻辑阈值电压附近反相器的输入-输出电压特性曲线斜率无穷大，实际应用中，斜率不会是无穷大，但也是一个相对很大的值，而C-R结构输出电压的下降快慢则取决于C-R自身的时间常数。这样在相同的电阻、电容大小设置下，C-R结构就比R-C加反相器结构更晚达到一个特定的低电平。用Hspice进行仿真，图4所示为R-C加反相器结构在一个特定ESD脉冲下R-C加反相器结构输出节点(即Mp的漏极)的电压变化示意图，图5为电容-电阻模块1与图4大小相同的电阻、电容设置下，施加与图4相同的ESD脉冲时电容-电阻模块1输出节点(即R1和C1交点)的电压变化示意图，对比图4和图5，二者下降斜率的区别可知，本实施方式的电容-电阻模块1使得钳位晶体管开启时间比传统ESD保护电路长。

本实施方式的高可靠性电源钳位ESD保护电路的工作原理为：当一个上升时间为纳秒或者数十纳秒量级的ESD脉冲加到电源管脚Vdd时，所述电容C1和电阻R1的交点的电压会跟随本实施方式中高可靠性电源钳位ESD保护电路的电源管脚Vdd较快达到一个高电平值(即上述第一响应信号)，这时PMOS晶体管Mp1-1关断，PMOS晶体管Mp2的栅极被NMOS晶体管Mn1下拉到低电平，然后PMOS晶体管Mp2开启，把钳位晶体管Mbig1的栅极电压拉到高电平，钳位晶体管Mbig1启动，Mbig1开始释放所述静电放电脉冲带来的静电电荷。

接下来所述电容C1和电阻R1的交点的电压会以一个由C-R时间常数决定的斜率下降，理想的情况下，所述电容C1和电阻R1的交点的电压下降到Vdd-2|Vthp|，之后，Mp1-1和Mp1-2就会开启，把PMOS晶体管Mp2的栅极电压上拉，使得Mp2关断，在忽略漏电流的情况下，此时钳位晶体管Mbig1的栅电压会悬浮在之前的Vdd水平，故Mbig1会继续开启，其中，Vthp表示PMOS晶体管的阈值电压。

在所述电容C1和电阻R1的交点的电压下降到Vdd-|Vthp|(即上述第二响应信号)时，PMOS晶体管Mp4进入开启状态，把Mp4的漏极电压拉高。由于PMOS晶体管Mp4和电容C2组成了一个等效的R-C延迟结构，所以Mp4的漏极电压的上拉存在一个相应的R-C时间延迟。这个时间延迟过后，Mp4的漏极电压达到一个较高的水平，通过Mp3和Mn3组成的反相器，使得Mp5的栅极电压变为低电平，然后Mp5导通，经过由Mp5和电容C3决定的时间延迟，Mn2的栅极电压被上拉为高电平，这样Mn2导通，把钳位晶体管Mbig1的栅极电压拉低，使其关断，结束释放ESD脉冲的动作。

Mp2关断之后与Mn2开启之前的这段时间内，在理想情况下，钳位晶体管Mbig1的栅极电压悬浮于Mp2关断时刻的本实施方式中高可靠性电源钳位ESD保护电路的电源管脚Vdd的状态，这样就避免了由于Mbig1释放ESD脉冲过程中由本实施方式中高可靠性电源钳位ESD保护电路的电源管脚Vdd电压下降导致的Mbig1泄放能力减弱的现象。

值得说明的一点是：钳位晶体管开启模块里面用到的反相器与传统反相器有所差别，这个反相器对于延长Mbig的开启时间有两方面的作用：一、用栅极接电源管脚Vdd的晶体管Mn1作一个电流源，Mn1会一直处于导通状态，这样即便是Mp1-1和Mp1-2已经完全开启，也无法把Mp2的栅极电压完全上拉到与电源管脚Vdd相等的高电平，于是Mp2就比没有Mn1作电流源的情况下有稍强的导电能力，故而Mn2需要更多的时间才能把Mbig1的栅极的电平下拉到Mbig1的阈值电压以下，导致Mbig1更长的开启时间。二、用栅极与漏极短接的晶体管Mp1-2作Mp1-1的负载管，使得Mp1-1的开启条件变为：所述电容C1和电阻R1的交点的电压下降到Vdd-2|Vthp|以后。比之于不用Mp1-2作负载管下Vdd-|Vthp|的开启条件，所述电容C1和电阻R1的交点自然需要一个更长的时间来达到一个更低的电平，于是也导致Mbig1开启时间的延长。图6为Hspice的仿真结果，Mp2的栅极电压(图中的“V2”)是在Mp1-1的栅极电压(图中的“V1”)下降到360mV左右(与Vdd-2|Vthp|近似相等)才开始明显上拉，同时Mp2的栅极电压上拉幅度为665mV左右，而不是1V(这里所施加ESD脉冲的幅度为1V)。当然，要想上述改进了的反相器实现正确的逻辑功能，管子的相对尺寸很重要，这里Mn1的尺寸要比Mp1-1和Mp1-2的尺寸设置得小很多。

正常上电的情况下，电源管脚Vdd以一个较慢的斜率被上拉，这样C1积累的电荷能够被R1及时的释放掉，于是所述电容C1和电阻R1的交点一直处于一个较低的电平值，使得Mp2的栅极始终处于高电平状态，于是Mp2不导通，使得Mn2的栅极电压无法上拉，这种情况下，Mbig1不会被触发，保证了正确的工作逻辑。

为了便于量化钳位晶体管的开启时间，以0.7V作为钳位晶体管的阈值电压，图7是图1所示的传统的电源钳位ESD保护电路施加一个ESD脉冲后，钳位晶体管的栅极电压变化示意图；图8是图2所示的高可靠性电源钳位ESD保护电路施加一个ESD脉冲后，钳位晶体管的栅极电压变化示意图；可以看出图1所示的传统的电源钳位ESD保护电路中钳位晶体管开启时间为64.8ns，图2所示的高可靠性电源钳位ESD保护电路中电路钳位晶体管开启时间为608.9ns，在同样大小的电容和电阻以及同样的ESD脉冲下，通过本实施方式的高可靠性电源钳位ESD保护电路得到了9倍多于传统ESD保护电路的钳位晶体管开启时间，这无疑给了纳米尺度电路设计更大的把R、C时间常数做小的裕度，R、C时间常数做得越小，电路对于快速上电的正常充电电压免疫能力就越强，这正好解决了前面提到的纳米尺度下ESD保护性能可靠性的问题。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (4)

1.一种高可靠性电源钳位ESD保护电路，其特征在于，包括：依次连接的电容-电阻模块（1）、钳位晶体管开启模块（2）、以及钳位晶体管（4），还包括：钳位晶体管关断模块（3），分别与所述电容-电阻模块（1）和钳位晶体管（4）连接；

所述电容-电阻模块（1），用于识别所述高可靠性电源钳位ESD保护电路的电源管脚Vdd的脉冲是否为静电放电脉冲，若是，则发送第一响应信号至所述钳位晶体管开启模块（2），在经过所述电容-电阻模块（1）的时间常数后，发送第二响应信号至所述钳位晶体管关断模块（3）；

所述钳位晶体管开启模块（2），用于根据所述第一响应信号启动所述钳位晶体管（4）；

所述钳位晶体管关断模块（3），用于根据所述第二响应信号关断所述钳位晶体管（4）；

所述钳位晶体管（4），用于在启动时，释放所述静电放电脉冲带来的静电电荷；

所述钳位晶体管开启模块（2）包括：PMOS晶体管Mp1-1、Mp1-2、Mp2、以及NMOS晶体管Mn1，所述PMOS晶体管Mp1-1的栅极与电容C1和电阻R1的连接点连接，所述PMOS晶体管Mp1-1的源极与所述PMOS晶体管Mp1-2的漏极和栅极分别连接，所述PMOS晶体管Mp1-2的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp1-1的漏极分别与所述NMOS晶体管Mn1的漏极和所述PMOS晶体管Mp2的栅极连接，所述NMOS晶体管Mn1的栅极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mn1的源极接地，所述PMOS晶体管Mp2的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp2的漏极与NMOS晶体管Mbig1的栅极连接。

2.如权利要求1所述的高可靠性电源钳位ESD保护电路，其特征在于，所述电容-电阻模块（1）包括：串联连接的电容C1和电阻R1，所述电容C1与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述电阻R1接地。

3.如权利要求2所述的高可靠性电源钳位ESD保护电路，其特征在于，所述钳位晶体管（4）为NMOS晶体管Mbig1，所述NMOS晶体管Mbig1的漏极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mbig1的源极接地。

4.如权利要求1所述的高可靠性电源钳位ESD保护电路，其特征在于，所述钳位晶体管关断模块（3）包括：PMOS晶体管Mp3、Mp4、Mp5、NMOS晶体管Mn3、Mn2、以及电容C2、C3，所述PMOS晶体管Mp4的栅极与所述电容C1和电阻R1的连接点连接，所述PMOS晶体管Mp4的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp4的漏极与电容C2的一端连接，所述电容C2的另一端接地，所述PMOS晶体管Mp4与电容C2的连接点分别与所述PMOS晶体管Mp3的栅极和所述NMOS晶体管Mn3的栅极连接，所述PMOS晶体管Mp3的漏极和所述NMOS晶体管Mn3的漏极连接，所述PMOS晶体管Mp3的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述NMOS晶体管Mn3的源极接地，所述PMOS晶体管Mp3的漏极和NMOS晶体管Mn3的漏极的连接点与所述PMOS晶体管Mp5的栅极连接，所述PMOS晶体管Mp5的源极与所述高可靠性电源钳位ESD保护电路的电源管脚Vdd连接，所述PMOS晶体管Mp5的漏极与所述电容C3的一端连接，所述电容C3的另一端接地，所述PMOS晶体管Mp5与电容C3的连接点与所述NMOS晶体管Mn2的栅极连接，所述NMOS晶体管Mn2的源极接地，所述NMOS晶体管Mn2的漏极与所述NMOS晶体管Mbig1的栅极连接。

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