TWI447896B - 靜電防護電路 - Google Patents

Description

靜電防護電路

本發明係關於一種靜電防護電路，特別是關於一種用於對應重置訊號線的靜電防護電路。

隨著半導體技術的發展，積體電路的製作不斷引進更先進的製程技術。消費者也因此享受到更輕薄、更高效能且更低電耗的高科技產品。以手持式電子產品如手機、數位相機、個人數位助理(personal digital assistant,PDA)為例，愈來愈多的電路被整合至極小尺寸的單晶片系統(System-on-Chip,SoC)中，使各種數位產品在佔用最小的空間下，發揮最大的效能。

現今的微電子電路，其元件大小以倍數的速率不斷縮小。現階段高度整合的電子系統需要在微小且精確的信號驅動下，以極高的頻率穩定地進行判斷處理，用以對應執行各種應用功能。然而，電子系統在工作狀態下亦可能受外界輸入或內部元件產生的雜訊影響，例如靜電放電(electrostatic discharge,ESD)即為造成微電子系統不穩定的因素之一，不在預期之中的靜電放電電流可能導致系統中部份內部電路元件受到這些暫態雜訊所影響，進而發生系統故障(mal-function)。

一般來說，靜電放電效應對內部電路的影響主要分為兩個層面。其中一個為當靜電放電時，產生過大的放電電 流直接進入內部電路中對電子通道造成損壞；另一個則是當靜電放電時，對電子晶片的控制信號線或特定輸入端造成干擾，進而使在作用中的電子晶片發生功能上的異常狀況。

一般來說，電子晶片中通常具有幾個特別重要的控制信號線，例如時脈信號線(clock)、啟動信號線(enable)以及重置信號線(reset)等。舉例來說，若有不在預期內的靜電放電效應發生，可能錯誤觸發(mis-trigger)某些電子晶片或元件的重置信號線，使部份運作中的電子元件或某些重要參數突然被強迫重置(reset)，使整個系統陷入停擺或部份功能失效，最終可能需要將整個系統重新開機(reboot)甚至重新安裝韌體才能恢復，如此一來將造成大量的時間與人力成本損失。

先前技術中，電子裝置為了避免靜電放電電流對內部工作電路可能造成的損壞或故障，通常設置了靜電防護系統。靜電防護系統可在靜電放電時，將特定的控制信號線之信號準位維持在一定的電壓準位，以避免錯誤觸發的情形發生。然而，先前技術中的靜電防護系統除了設置特定的電路結構，仍需搭配特定的韌體進行運算判斷，其控制方法較為複雜。也就是說，需要硬體與韌體的同時配合才能達到提高系統的靜電防護能力的效果。

本發明提出一種靜電防護電路，其可用以偵測靜電放電的發生，並在靜電放電發生之後，能維持重置訊號線的電位，避免錯誤觸發之情形，以解決上述問題。

本發明之一範疇在於提供用於一積體電路系統的一種靜電防護電路，該積體電路系統包含第一電源端、第二電源端、內部電路以及與該內部電路連接的重置訊號線，內部電路耦接於該第一電源端以及該第二電源端之間。

根據一具體實施例，靜電防護電路包含第一電晶體以及第二電晶體。第一電晶體具有第一閘極、第一電極以及第二電極，其中第一閘極直接連接或間接耦接至該第一電源端，並且第一電極連接第二電源端。而第二電晶體具有第二閘極、第三電極以及第四電極，第二閘極連接第二電極，第三電極連接第一電源端，並且第四電極連接重置訊號線。

於此實施例中，當積體電路系統處於靜電放電狀態時，第一電晶體以及第二電晶體導通致使重置訊號線之電位透過第二電晶體對準第一電源端之電位。

本發明之另一範疇在於提供用於一積體電路系統的一種靜電防護電路，該積體電路系統包含工作電源端、系統接地端、內部電路以及與該內部電路連接的重置訊號線，該內部電路耦接於該工作電源端以及該系統接地端之間。

根據一具體實施例，該靜電防護電路包含第一RC電路、第二RC電路、PMOS電晶體以及NMOS電晶體。第一RC電路串接於工作電源端以及系統接地端之間，第一RC電路包含串接該工作電源端之第一電阻以及串接該系統接地端 之第一電容。第二RC電路串接於該工作電源端以及該系統接地端之間，該第二RC電路包含串接該系統接地端之第二電阻以及串接該工作電源端之第二電容。PMOS電晶體耦接於該工作電源端與該重置訊號線之間，且該PMOS電晶體具有一第一閘極耦接至該第一電阻與該第一電容之間。NMOS電晶體耦接於該PMOS電晶體第一閘極與該系統接地端之間，且該NMOS電晶體具有一第二閘極耦接至該第二電阻與該第二電容之間。

於此實施例中，當該積體電路系統處於靜電放電狀態時，PMOS電晶體與NMOS電晶體被觸發導通，致使重置訊號線之電位透過PMOS電晶體對準該工作電源端之電位。

本發明之另一範疇在於提供用於一積體電路系統的一種靜電防護電路，該積體電路系統包含工作電源端、系統接地端、內部電路以及與該內部電路連接的重置訊號線，該內部電路耦接於該工作電源端以及該系統接地端之間。

根據一具體實施例，該靜電防護電路包含第一RC電路、第二RC電路、PMOS電晶體以及NMOS電晶體。第一RC電路串接於該工作電源端以及該系統接地端之間，該第一RC電路包含串接該工作電源端之第一電阻以及串接該系統接地端之第一電容。第二RC電路串接於該工作電源端以及該系統接地端之間，第二RC電路包含串接該系統接地端之第二電阻以及串接該工作電源端之第二電容。NMOS電晶體耦接於該重置訊號線與該系統接地端之間，且該NMOS電晶體具有第一閘極耦接至該第二電阻與該第二電容之間。PMOS電晶體耦接於該NMOS電晶體第一閘極與該工作電源端之間，且該PMOS電晶體具有第 二閘極耦接至該第一電容與該第一電阻之間。

於此實施例中，當該積體電路系統處於靜電放電狀態時，該PMOS電晶體與該NMOS電晶體被觸發導通，致使該重置訊號線之電位透過該NMOS電晶體對準該系統接地端之電位。

相較於先前技術中靜電防護電路需要韌體與硬體相互配合以提升系統的靜電耐受能力，本發明的靜電防護電路透過設置簡單的電路結構，利用電晶體開關與RC電路的充放電特性，即可判斷靜電放電的發生，並進而在一定的時間內將重置訊號線的電位維持在一定的電壓準位上，避免靜電放電的現象導致內部電路發生故障，如此一來，透過簡單的靜電防護電路即可提高電子系統整體的穩定性。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

請參閱圖一。圖一繪示根據本發明之第一具體實施例中靜電防護電路1以及積體電路系統2的示意圖。如圖一所示，積體電路系統2可包含兩個電源端、內部電路20以及與該內部電路20連接的重置訊號線22。於此實施例中，兩電源端可分別為積體電路系統2的工作電源端Vdd以及系統接地端Vss，但本發明並不以此為限。該內部電路20耦接於該兩電源端(工作電源端Vdd以及系統接地端Vss)之間，內部電路20可從工作電源端Vdd以及系統接地端Vss得到運作所 必需的電源供給。

此外如圖一所示，積體電路系統2可另包含輸入端墊片(input pad)IN，重置訊號線22電性連接於輸入端墊片IN與內部電路20之間，重置訊號線22負責傳送用以重置內部電路20的控制訊號至該內部電路20。於此實施例中，重置訊號線22傳送的控制訊號為反向邏輯的反向重置訊號(negative logic reset signal,RSTN)。所謂的反向重置訊號係指，當反向重置訊號為低電壓準位或接地時，內部電路20即進行重置；反之，當反向重置訊號為高電壓準位時，內部電路20即正常運作。也就是指此實施例中，重置訊號線22在一般情況下應該維持在高電壓準位，使內部電路20能保持正常運作。

然而，在靜電放電發生時，積體電路系統2中的工作電源端Vdd以及系統接地端Vss的電位可能發生暫時性且不可預期的改變。於本發明中，靜電防護電路1可用以避免靜電放電現象對耦接於輸入端墊片IN與內部電路20之間的重置訊號線22產生不正常之影響。

請一併參閱圖二，圖二繪示圖一中靜電防護電路1的內部電路示意圖。於此實施例中，靜電防護電路1包含第一RC電路10、第二RC電路12以及兩個電晶體開關元件。於此實施例中，此兩個電晶體開關元件分別為PMOS電晶體SW1以及NMOS電晶體SW2，但本發明並不以此為限。

如圖二所示，第一RC電路10串接於工作電源端Vdd以及系統接地端Vss之間，第一RC電路包含第一電阻R1以及第一電容C1，第一電阻R1串接至工作電源端Vdd，而第一 電容C1串接至系統接地端Vss。其中，第一電阻R1的電阻值與第一電容C1的電容值的乘積為對應第一RC電路10的第一時間常數，其第一時間常數的大小可代表第一RC電路10其充放電的速度快慢及週期長短。

第二RC電路12串接工作電源端Vdd以及系統接地端Vss之間，第二RC電路12包含第二電阻R2以及第二電容C2，第二電阻R2串接系統接地端Vss，而第二電容C2串接工作電源端Vdd。其中，第二電阻R2的電阻值與第二電容C2的電容值的乘積為對應第二RC電路12的第二時間常數，其第二時間常數的大小可代表第二RC電路12其充放電的速度快慢及週期長短。

PMOS電晶體SW1耦接於工作電源端Vdd與重置訊號線22之間，且PMOS電晶體SW1的閘極耦接至第一電阻R1與第一電容C1之間(如圖二中的第一節點N1處)。PMOS電晶體SW1的開關狀態受第一RC電路10的充放電狀態所控制，精確來說，其係根據第一節點N1的節點電位而切換開關狀態。

NMOS電晶體SW2，耦接於PMOS電晶體SW1的閘極與系統接地端Vss之間，且NMOS電晶體SW2的閘極耦接至該第二電阻與該第二電容之間(如圖二中的第二節點N2處)。NMOS電晶體SW2的開關狀態受第二RC電路12的充放電狀態所控制，精確來說，其係根據第二節點N2的節點電位而切換開關狀態。

其中，當該積體電路系統2處於靜電放電狀態時，此時 工作電源端Vdd與系統接地端Vss受到靜電放電的暫態電壓或暫態電流影響，使工作電源端Vdd與系統接地端Vss之間的電位差放大，實際應用中可能是工作電源端Vdd突然上昇或是系統接地端Vss突然下降。當靜電放電發生的當下，PMOS電晶體SW1的閘源電壓差(Vgs)與NMOS電晶體SW2的閘源電壓差(Vgs)將因而放大，進而使PMOS電晶體SW1與NMOS電晶體SW2被觸發導通。藉此，重置訊號線22將透過開啟的PMOS電晶體SW1與工作電源端Vdd電性連接，致使重置訊號線22之電位對準工作電源端Vdd之電位。

也就是說，當靜電放電發生的當下，PMOS電晶體SW1與NMOS電晶體SW2同時被導通，並將重置訊號線22暫時維持在高電壓準位(對準工作電源端Vdd之電位)。如此一來，重置訊號線22便不致於突然改變至低電壓準位，可避免形成反向重置訊號進而錯誤觸發內部電路20的重置功能。

此外，當上述的靜電放電狀態發生並經過對應第二RC電路12的第二時間常數後，因第二RC電路12中第二節點N2的節點電位逐漸透過第二電阻R2放電而下降，最終下降使NMOS電晶體SW2的閘源電壓差(Vgs)小於本身的門檻電壓(threshold voltage)並進入關閉狀態。

而接著，當NMOS電晶體SW2進入關閉狀態後，工作電源端Vdd透過第一電阻R1對第一電容C1充電，使第一節點N1的節點電位逐漸上降，並且經過該第一時間常數後，PMOS電晶體SW1的閘源電壓差(Vgs)小於本身的門檻 電壓(threshold voltage)並進入關閉狀態。

需特別注意的是，自從當靜電放電發生的當下使PMOS電晶體SW1與NMOS電晶體SW2被觸發導通起算，直到PMOS電晶體SW1再次回到關閉狀態，這一段時間內重置訊號線22的電位皆被維持在一固定值，也就是對準工作電源端Vdd之電位。

於此實施例中，可進一步透過設計第一RC電路10與第二RC電路12的第一時間常數與第二時間常數，使第一時間常數與第二時間常數至少一個大於或兩者皆大於積體電路系統2可能的靜電放電時間。如此一來，便可確保在靜電放電的狀態下重置訊號線22其訊號狀態的穩定性。

於上述之第一具體實施例中，本發明的靜電防護電路1係可對應反向邏輯的重置訊號線22進行靜電放電防護動作，然而本發明並不以此為限。請參閱圖三以及圖四。圖三繪示根據本發明之第二具體實施例中靜電防護電路3以及積體電路系統4的示意圖。圖四繪示圖三中靜電防護電路3的內部電路示意圖。

與先前的第一具體實施例相較，第二具體實施例的最大不同之處在於，此處的重置訊號線42用以傳送的控制訊號為正向邏輯的重置訊號(reset signal,RST)。所謂的正向重置訊號係指，當正向重置訊號為高電壓準位時，內部電路40即進行重置；反之，當反向重置訊號為低電壓準位或接地時，內部電路40即正常運作。也就是指此實施例中，重置訊號線42在一般情況下應該維持在低電壓準位，使內部電路40能保持 正常運作。

為了在靜電放電現象發生時，仍可保持重置訊號線42穩定位於低電壓準位，積體電路系統4中設置了本發明所提出的靜電防護電路3。

如圖四所示，靜電防護電路3包含第一RC電路30、第二RC電路32以及兩個電晶體開關元件。於此實施例中，此兩個電晶體開關元件可分別為NMOS電晶體SW3以及PMOS電晶體SW4。

第一RC電路30串接於工作電源端Vdd以及系統接地端Vss之間，第一RC電路30包含第一電阻R1及第一電容C1。第一電阻R1串接工作電源端Vdd，而第一電容C1串接該系統接地端Vss。

第二RC電路32串接於工作電源端Vdd以及系統接地端Vss之間，第二RC電路32包含第二電阻R2及第二電容C2。第二電阻R2串接系統接地端Vss，而第二電容C2串接工作電源端Vdd。

NMOS電晶體SW3耦接於重置訊號線42與系統接地端Vss之間，且NMOS電晶體SW3之閘極耦接至第二電阻R2與第二電容C2之間(如圖四中的第二節點N2)。

PMOS電晶體SW4耦接於NMOS電晶體SW3的閘極與工作電源端Vdd之間，且PMOS電晶體SW4的閘極耦接至第一電容C1與第一電阻R1之間(如圖四中的第一節點N1)。

當積體電路系統4處於靜電放電狀態時，NMOS電晶體SW3與PMOS電晶體SW4被觸發導通，致使重置訊號線42之電位透過NMOS電晶體SW3對準系統接地端Vss之電位。

接著，隨著第一RC電路30的充電，第一節點N1的電壓準位逐漸提高，在經過對應第一RC電路30的第一時間常數後或PMOS電晶體SW4的閘源電壓差(Vgs)小於本身的門檻電壓(threshold voltage)時，PMOS電晶體SW4便回到關閉狀態。

接著，隨著第二RC電路32的放電，第二節點N1的電壓準位逐漸下降，在經過對應第一RC電路30的第一時間常數後或NMOS電晶體SW3的閘源電壓差(Vgs)小於本身的門檻電壓(threshold voltage)時，NMOS電晶體SW3便回到關閉狀態，使積體電路系統4回到工作狀態。其中靜電防護電路3的作動方式與第一具體實施例大致相似或有相對應關係，於第一具體實施例已詳述的部份便不再贅述，可參考先前第一具體實施例的詳細說明。

也就是說，透過適當調整第一RC電路30與第二RC電路32的時間常數，便可確保在靜電放電時間內，重置訊號線42可穩定於低電壓準位，避免錯誤觸發的情形發生。

綜上所述，本發明的靜電防護電路透過設置簡單的電路結構，利用電晶體開關與RC電路的充放電特性，即可判斷靜電放電的發生，並進而在一定的時間內將重置訊號線的電位維持一定的電壓準位上，避免靜電放電的現象導致內部電 路發生故障，如此一來，透過簡單的靜電防護電路即可提高電子系統整體的穩定性。

藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

1、3‧‧‧靜電防護電路

2、4‧‧‧積體電路系統

20、40‧‧‧內部電路

22、42‧‧‧重置訊號線

10、30‧‧‧第一RC電路

12、32‧‧‧第二RC電路

R1‧‧‧第一電阻

C1‧‧‧第一電容

R2‧‧‧第二電阻

C2‧‧‧第二電容

N1‧‧‧第一節點

N2‧‧‧第二節點

SW1、SW4‧‧‧PMOS電晶體

SW2、SW3‧‧‧NMOS電晶體

Vdd‧‧‧工作電源端

Vss‧‧‧系統接地端

圖一繪示根據本發明之第一具體實施例中靜電防護電路以及積體電路系統的示意圖。

圖二繪示圖一中靜電防護電路的內部電路示意圖。

圖三繪示根據本發明之第二具體實施例中靜電防護電路以及積體電路系統的示意圖。

圖四繪示圖三中靜電防護電路的內部電路示意圖。

1‧‧‧靜電防護電路

2‧‧‧積體電路系統

20‧‧‧內部電路

22‧‧‧重置訊號線

10‧‧‧第一RC電路

12‧‧‧第二RC電路

R1‧‧‧第一電阻

C1‧‧‧第一電容

R2‧‧‧第二電阻

C2‧‧‧第二電容

N1‧‧‧第一節點

N2‧‧‧第二節點

SW1‧‧‧PMOS電晶體

SW2‧‧‧NMOS電晶體

Vdd‧‧‧工作電源端

Vss‧‧‧系統接地端

Claims (12)

1. 一種靜電防護電路，用於一積體電路系統，該積體電路系統包含一第一電源端、一第二電源端、一內部電路以及與該內部電路連接的一重置訊號線，該內部電路耦接於該第一電源端以及該第二電源端之間，該靜電防護電路包含：一第一電晶體，具有一第一閘極、一第一電極以及一第二電極，該第一閘極耦接至該第一電源端，並且該第一電極連接該第二電源端；一第二電晶體，具有一第二閘極、一第三電極以及一第四電極，該第二閘極連接該第二電極，該第三電極連接該第一電源端，並且該第四電極連接該重置訊號線；一第一RC電路，具有一第一電阻串接於該第一電源端以及一第一電容串接於該第二電源端；其中一節點耦接於該第一電阻與該第一電容之間，且該節點耦接於該第二閘極與該第二電極之間；以及一第二RC電路，具有一第二電容串接於該第一電源端以及一第二電阻串接於該第二電源端，其中該第一閘極耦接於該第二電阻與該第二電容之間；其中，當該積體電路系統處於一靜電放電狀態時，該第一電晶體以及該第二電晶體導通致使該重置訊號線之電位透過該第二電晶體對準該第一電源端之電位。
2. 如申請專利範圍第1項所述之靜電防護電路，其中該第一電 源端係該內部電路之一工作電源端，並且該第二電源端係一系統接地端。
3. 如申請專利範圍第1項所述之靜電防護電路，其中該第一電源端係一系統接地端，並且該第二電源端係該內部電路之一工作電源端。
4. 如申請專利範圍第1項所述之靜電防護電路，其中該第一RC電路具有一第一時間常數，該第二RC電路具有一第二時間常數，並且該第一時間常數以及該第二時間常數皆大於一靜電放電時間。
5. 一種靜電防護電路，用於一積體電路系統，該積體電路系統包含一工作電源端、一系統接地端、一內部電路以及與該內部電路連接的一重置訊號線，該內部電路耦接於該工作電源端以及該系統接地端之間，該靜電防護電路包含：一第一RC電路，串接於該工作電源端以及該系統接地端之間，該第一RC電路包含一第一電阻串接該工作電源端以及一第一電容串接該系統接地端；一第二RC電路，串接於該工作電源端以及該系統接地端之間，該第二RC電路包含一第二電阻串接該系統接地端以及一第二電容串接該工作電源端；一PMOS電晶體，耦接於該工作電源端與該重置訊號線之間，且該PMOS電晶體具有一第一閘極耦接至該第一電阻與該第一電容之間，並具有一第一電極串接於該工作電源端以及一第二電極串接於該重置 訊號線；以及一NMOS電晶體，耦接於該第一閘極與該系統接地端之間，且該NMOS電晶體具有一第二閘極耦接至該第二電阻與該第二電容之間，並具有一第三電極串接於該第一閘極以及一第四電極串接於該系統接地端；其中，當該積體電路系統處於靜電放電狀態時，該PMOS電晶體與該NMOS電晶體被觸發導通，致使該重置訊號線之電位透過該PMOS電晶體對準該工作電源端之電位。
6. 如申請專利範圍第5項所述之靜電防護電路，其中該第一電阻值與該第一電容值之乘積為一第一時間常數，該第二電阻值與該第二電容值之乘積為一第二時間常數，並且該第一時間常數以及該第二時間常數皆大於一靜電放電時間。。
7. 如申請專利範圍第6項所述之靜電防護電路，其中當靜電放電狀態經過該第二時間常數後，該NMOS電晶體進入關閉狀態。
8. 如申請專利範圍第7項所述之靜電防護電路，其中當該NMOS電晶體進入關閉狀態，該工作電源端透過該第一電阻對該第一電容充電，並且經過該第一時間常數後，該PMOS電晶體進入關閉狀態。
9. 一種靜電防護電路，用於一積體電路系統，該積體電路系統包含一工作電源端、一系統接地端、一內部電路以及與該內部電路連接的一重置訊號線，該內部電路耦接於該工作電源端以及該系統接地端之間，該靜電防護電路包含： 一第一RC電路，串接於該工作電源端以及該系統接地端之間，該第一RC電路包含一第一電阻串接該工作電源端以及一第一電容串接該系統接地端；一第二RC電路，串接於該工作電源端以及該系統接地端之間，該第二RC電路包含一第二電阻串接該系統接地端以及一第二電容串接該工作電源端；一NMOS電晶體，耦接於該重置訊號線與該系統接地端之間，且該NMOS電晶體具有一第一閘極耦接至該第二電阻與該第二電容之間，並具有一第一電極串接於該重置訊號線以及一第二電極串接於該系統接地端；以及一PMOS電晶體，耦接於該第一閘極與該工作電源端之間，且該PMOS電晶體具有一第二閘極耦接至該第一電容與該第一電阻之間，並具有一第三電極串接於該工作電源端以及一第四電極串接於該第一閘極；其中，當該積體電路系統處於靜電放電狀態時，該PMOS電晶體與該NMOS電晶體被觸發導通，致使該重置訊號線之電位透過該NMOS電晶體對準該系統接地端之電位。
10. 如申請專利範圍第9項所述之靜電防護電路，其中該第一電阻值與該第一電容值之乘積為一第一時間常數，該第二電阻值與該第二電容值之乘積為一第二時間常數，並且該第一時 間常數以及該第二時間常數皆大於一靜電放電時間。
11. 如申請專利範圍第9項所述之靜電防護電路，其中當靜電放電狀態經過該第一時間常數後，該PMOS電晶體進入關閉狀態。
12. 如申請專利範圍第11項所述之靜電防護電路，其中當該PMOS電晶體進入關閉狀態，該系統接地端透過該第二電阻對該第二電容充電，經過該第二時間常數後，該NMOS電晶體進入關閉狀態。