CN102084430B - 用于修补高容量/高带宽存储器装置的方法及设备 - Google Patents
用于修补高容量/高带宽存储器装置的方法及设备 Download PDFInfo
- Publication number
- CN102084430B CN102084430B CN200980125793.7A CN200980125793A CN102084430B CN 102084430 B CN102084430 B CN 102084430B CN 200980125793 A CN200980125793 A CN 200980125793A CN 102084430 B CN102084430 B CN 102084430B
- Authority
- CN
- China
- Prior art keywords
- nude film
- data
- storage arrangement
- address
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
- G06F11/1092—Rebuilding, e.g. when physically replacing a failing disk
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
本发明揭示可包含通过直通硅通孔彼此连接的多个经堆叠的存储器装置裸片及一个逻辑裸片的存储器系统、系统及方法。一个此类逻辑裸片包含产生对应于写入数据的错误检验代码的错误代码产生器。将所述错误检验代码存储于所述存储器装置裸片中且随后将其与从随后从所述存储器装置裸片读取的数据产生的错误检验代码进行比较。在所述代码不匹配的情况下，可产生错误信号。所述逻辑裸片可含有记录从其读取所述数据的地址的控制器。所述控制器或存储器存取装置可将存取重新引导到所述存储器装置裸片的所述所记录地址处。所述控制器还可检查导致产生错误信号的地址或数据以识别所述直通硅通孔中的故障。
Description
技术领域
此发明涉及存储器装置，且更特定来说，在一个或一个以上实施例中涉及通过用冗余存储器单元取代有缺陷的存储器单元来修补存储器装置中的有缺陷的存储器单元。
背景技术
随着所有类型的存储器装置的演进，已在改善其各个方面的性能方面做出了连续进展。举例来说，存储器装置的存储容量已连续以几何比例增加。此所增加的容量外加含有存储器装置的电子系统的在几何学上较高的操作速度已使高存储器装置带宽越来越关键。其中存储器装置(例如，动态随机存取存储器(“DRAM”)装置)需要较高带宽的一个应用是其用作计算机系统中的系统存储器。由于处理器的操作速度已增加，因此处理器能够以相应较高速度读取及写入数据。然而，常规DRAM装置常常不具有用于以所述较高速度读取及写入数据的带宽，因而减慢常规计算机系统的性能。此问题因朝向多核处理器及多个处理器计算机系统的趋势而加剧。当前估计，作为高端服务器操作的计算机系统因系统存储器装置的有限数据带宽而每4个时钟循环中就空闲多达3个时钟循环。实际上，作为系统存储器操作的DRAM装置的有限带宽可将计算机系统的性能减小到低达其原本将能够达到的性能的10％。
已做出各种尝试来增加存储器装置的数据带宽。举例来说，已使用较宽内部数据总线来将数据传送到具有一较高带宽的阵列及从具有一较高带宽阵列传输数据。然而，如此做通常需要在存储器装置接口处串行化写入数据及并行化读取数据。另一方法是简单地按比例增加存储器装置的大小或相反缩小其特征大小，但出于各种原因，缩放比例不能够跟上对较高数据带宽的要求的几何增加。也提出以下建议：将数个集成电路存储器装置堆叠于相同封装中，但如此做可能产生大量其它必须克服的问题。
增加存储器容量以达成较高存储器带宽的一个潜在问题是至少一些存储器单元将具有缺陷的较高可能性。如所属技术领域中所众所周知，存储器装置在制造时或使用后通常具有至少一些有缺陷的存储器单元。这些有缺陷的存储器装置传统上通过用冗余存储器单元替代所述有缺陷的存储器单元来修补。通常，此类修补通过用一个冗余存储器单元行替代一个含有一个或一个以上有缺陷的存储器单元或相关联电路的行或通过用一个冗余存储器单元列替代一个含有一个或一个以上有缺陷的存储器单元或相关联电路的列来实现。然而，极大地增加存储器容量可使得更难以通过用冗余存储器单元替代有缺陷的存储器单元来修补存储器装置。
因此，存在对一种最小化因极大地增加存储器装置的数据带宽而引起的问题及限制的方法及设备的需要，例如对修补含有有缺陷的存储器单元的存储器装置的需要。
附图说明
图1是包含根据本发明实施例的存储器装置的计算机系统的框图。
图2是根据本发明实施例的存储器装置的框图。
图3是根据本发明实施例的存储器装置更详细框图。
图4是可用于图3的存储器装置中的有缺陷的存储器单元修补系统的实施例的框图。
图5是根据本发明实施例显示由处理器或其它装置执行以通过分别用冗余行或列替代含有存储器单元的行或列来修补存储器单元的过程的流程图。
图6是显示由处理器或其它装置执行以修补存储器装置失灵的过程的流程图，所述存储器装置失灵可由将经堆叠的存储器裸片彼此连接且连接到逻辑裸片的故障直通硅通孔产生。
具体实施方式
图1中显示包含根据本发明实施例的高容量高带宽存储器装置10的计算机系统，其经由被划分成下游线路及单独上游线路(图1中未显示)的相对窄高速总线14连接到处理器12。存储器装置10包含堆叠于彼此顶部上的4个DRAM裸片20、22、24、26，所述4个DRAM裸片可彼此相同。虽然存储器装置10包含4个DRAM裸片20、22、24、26，但所述存储器装置的其它实施例可使用更大或更小数目的DRAM裸片。DRAM裸片20、22、24、26堆叠于充当与处理器12的接口的逻辑裸片30的顶部上。逻辑裸片30可在存储器装置10中实施各种功能，例如限制必须在DRAM裸片20、22、24、26中实施的功能数目。举例来说，逻辑裸片30可执行存储器管理功能，例如对DRAM裸片20、22、24、26中存储器单元的功率管理及刷新。在一些实施例中，逻辑裸片30可实施测试及/或修补能力，且其可执行错误检验及校正(“ECC”)功能。
DRAM裸片20、22、24、26通过相对宽的总线34彼此连接且连接到逻辑裸片30。总线34可借助直通硅通孔(“TSV”)实施，所述直通硅通孔包括在DRAM裸片20、22、24、26上的相同位置处至少部分地延伸通过所述DRAM裸片的大量导体且连接到形成于裸片20、22、24、26上的相应导体。在一个实施例中，DRAM裸片20、22、24、26中的每一者均被划分成16个自主分区，所述自主分区中的每一者均可含有2或4个独立存储器库。在此情况下，可针对读取及写入操作独立地存取每一裸片20、22、24、26的堆叠于彼此顶部上的分区。每一组16个经堆叠的分区可称为“存储库”。因此，存储器装置10可含有16个存储库。
如图2中所示，在一个实施例中，总线34被划分成16个36位双向子总线38a到38p，其中所述16个36位子总线中的每一者均耦合到相应存储库中的4个分区。所述子总线中的每一者将32个数据位及4个ECC位耦合于逻辑裸片30与DRAM裸片20、22、24、26之间。然而，经堆叠的DRAM裸片20、22、24、26的数目，每一DRAM裸片中的分区的数目、每一分区中的库的数目及子总线38a到38p中的每一者中的位的数目可根据需要变化。将处理器12连接到所述逻辑裸片的相对窄的高速总线14被划分成4个16位下游线路40a到40d及4个单独16位上游线路42a到42d。4个下游线路40a到40d可连接到如图1中所示的单个处理器12(其可为多核处理器)、连接到多个处理器(未显示)或连接到如存储器控制器的某一其它存储器存取装置。4个下游线路40a到40d可彼此独立地操作以使得包在不同时间经由线路40a到40d耦合且耦合到相同或不同存储库。
如下文更详细地解释，由逻辑裸片30执行的功能中的一者是将从DRAM裸片20、22、24、26耦合的读取数据位串行化成经由总线14的上游线路42a到42d中的一者的16个并行位中的每一者耦合的16个串行数据位串行流。类似地，逻辑裸片30可执行并行化经由总线14的16位下游线路40a到40d中的一者耦合的16个串行数据位以获得256个并行数据位的功能。然后，逻辑裸片30经由32位子总线38a到38p中的一者以8位串行流耦合所述256个位。然而，其它实施例可使用不同数目的具有不同宽度的线路40、42或不同数目的具有不同宽度的子总线38a到38p，且其可耦合具有不同结构的数据位。如所属领域的技术人员将了解，多个DRAM裸片的堆叠产生具有极大容量的存储器装置。另外，使用连接DRAM裸片的极宽总线允许数据以极高带宽耦合到所述DRAM裸片及从其耦合。
图3中显示根据本发明实施例的逻辑裸片30连接到处理器12及DRAM裸片20、22、24、26。如图3中所示，4个下游线路40a到40d中的每一者均连接到相应链路接口50a到50d。每一链路接口50a到50d均包含并行化器54，所述并行化器将16位线路40a到40d中的每一者上的每一16个数据位串行流转换为256个并行位。就存在4个链路接口50a到50d而言，所述链路接口可一起输出1024个输出并行位。
链路接口50a到50d中的每一者将其256个并行位应用于相应下游目标60a到60d，所述下游目标在存储器请求是针对写入操作的情况下对所接收包的命令及地址部分进行解码且缓冲写入数据。下游目标60a到60d将其相应命令、地址及可能地写入数据输出到开关62。开关62含有16个多路复用器64，所述多路复用器中的每一者将来自下游目标60a到60d中的任一者的命令、地址及任何写入数据引导到DRAM裸片20、22、24、26的其相应存储库。因此，下游目标60a到60d中的每一者均可存取DRAM裸片20、22、24、26中的16个存储库中的任一者。多路复用器64使用所接收存储器请求中的地址来确定其相应存储库是否是存储器请求的目标。多路复用器64中的每一者将所述存储器请求应用于16个存储库控制器70a到70p中的相应一者。
每一存储库控制器70a到70p均包含相应存储器控制器80，所述存储器控制器80中的每一者均包含写入缓冲器82、读取缓冲器84及命令管线86。将从开关62接收的存储器请求中的命令及地址加载到命令管线86中，所述命令管线随后输出所接收的命令及对应地址。存储器请求中的任何写入数据均存储于写入缓冲器82中。如下文将更详细地解释，读取缓冲器84用于存储来自相应存储库的读取数据。将来自写入缓冲器82的写入数据及来自命令管线86的命令及地址两者均应用于存储器接口88。存储器接口88包含ECC及有缺陷的存储器单元修补系统100。如下文更详细地解释，ECC及修补系统100使用ECC技术来检验及校正从DRAM裸片20、22、24、26读取的数据，且帮助例如嵌入式处理器或硬件状态机148、处理器12或其它存储器存取装置的控制器来分别用冗余行及列替代含有一个或一个以上有缺陷的存储器单元的行及列。然而，在其它实施例中，嵌入在逻辑裸片30中的处理器(未显示)可用于分别用冗余行及列替代含有一个或一个以上有缺陷的存储器单元的行及列。存储器接口88经由命令/地址总线92将来自命令管线86的命令及地址耦合到DRAM裸片20、22、24、26，且其经由36位数据总线94将来自写入缓冲器82的32位写入数据及来自ECC及修补系统100的4位ECC耦合到DRAM裸片20、22、24、26。
虽然数据作为256个并行位加载到写入缓冲器82中，但其是以2组从缓冲器82输出，每一组为128个并行位。然后，所述128个位进一步由ECC及修补系统100串行化为4组32位数据，所述4组32位数据经由数据总线94耦合。在图3中所示的实施例中，写入数据与500MHz时钟同步地耦合到写入缓冲器82，因此数据以每秒16个十亿字节(“GB”)存储于写入缓冲器中。写入数据使用2GHz时钟从写入缓冲器82耦合到DRAM裸片20、22、24、26，因此所述数据以8GB/s从写入缓冲器82输出。因此，只要多于一半的存储器请求不是到相同存储库的写入操作，写入缓冲器82就将能够至少与将数据耦合到写入缓冲82一样快地将写入数据耦合到DRAM裸片20、22、24、26。
在存储器请求是针对读取操作的情况下，如上文所解释，所述请求的命令及地址以与写入请求相同的方式耦合到DRAM裸片20、22、24、26。响应于读取请求，32个读取数据位及4个ECC位经由36位数据总线94从DRAM裸片20、22、24、26输出。所述ECC位被传递到ECC及修补系统100，所述系统在将读取数据继续传递到读取缓冲器84之前使用所述ECC位来检验及校正所述读取数据。ECC及修补系统100也将32个读取数据位并行化成2组128位读取数据。在2组128位读取数据已存储于读取缓冲器84中之后，所述读取缓冲器将256个位传输到开关62。开关包含耦合到相应上游主装置110a到110d的4个输出多路复用器104。每一多路复用器104可将来自存储库控制器70a到70p中的任一者的256个并行数据位耦合到其相应上游主装置110a到110d。上游主装置110a到110d将所述256个读取数据位格式化成包数据且将所述包耦合到相应上游链路接口114a到114d。链路接口114a到114d中的每一者均包含相应串行化器120，所述串行化器将传入256个位转换为16位上游链路42a到42d中的相应一者的每一位上的16位串行流。
还如图3中所示，逻辑裸片30包含块修补系统130。提供所述块修补系统的功能以基本上取代DRAM裸片20、22、24、26的存储库中的一者中的行及/或列块。虽然如下文所解释可通过用冗余行及列取代个别行及列来修补所述个别行及列，但DRAM裸片20、22、24、26中的一者可具有大量含有有缺陷的存储器单元的行及列。通过允许将这些行或列作为块进行修补，可节省冗余行及列用于隔离程度更高的含有冗余存储器单元的行及/或列。通常，块修补系统130经编程以在制作期间或制作后测试期间来修补行及列群组。在此编程期间，来自系统130的控制总线134连接到存储库控制器70a到70p中的一者。在每一存储器存取期间，开关62中的多路复用器64中的一者将用于所述存取的地址耦合到块修补比较器138，所述块修补比较器将所接收的地址与针对块中正修补的地址编程到比较器138中的地址进行比较。在匹配的情况下，且如果存储器存取是针对写入操作，那么将写入数据从含有坏块的存储库的存储库控制器70a到70p耦合到块修补控制器140且将其存储于静态随机存取存储器(“SRAM”)装置142中。如果存储器存取是针对读取操作，那么通过块修补控制器140将读取数据从SRAM装置142耦合到含有坏块的存储库的存储库控制器70a到70p。此修补操作由例如嵌入式处理器或硬件状态机148或者通过开关62耦合到块修补系统130的其它适宜装置等控制器加以控制。
图4中显示ECC及有缺陷的存储器单元修补系统100的实施例，连同图3中所示的写入缓冲器82及读取缓冲器84。ECC及有缺陷的存储器单元修补系统100包含多路复用器150，所述多路复用器具有从命令管线86(图3)接收所接收包的命令及地址部分的一个输入。在正常操作中，多路复用器150将所述命令及地址耦合到命令管线154，所述命令管线基本上是先进先出(“FIFO”)缓冲器。然后，所述命令及地址通过一组驱动器158输出到DRAM裸片20、22、24、26。然而，在其它实施例中，命令管线154可重新布置无序命令及地址以避免库冲突，从而改善存储器总线效率。
写入缓冲器82将所接收的写入数据应用于合并电路160。所述合并电路的功能是在写入小于128个数据位的情况下将从写入缓冲器82输出的写入数据与从DRAM裸片20、22、24、26中的一者读取的邻近位组合在一起。更具体来说，ECC是基于128个数据位而产生的。如果仅将32个数据位写入到地址，那么读取相邻96个位。合并电路160将所述邻近的96个位与正写入的32个位组合在一起，且将所得128个位应用于ECC产生器164，所述产生器产生16位ECC代码。所述ECC代码的16个位由串行化器168划分成4个群组且经由数据总线92(图3)的36个位中的4个位应用于DRAM裸片20、22、24、26。从串行化器168输出的36个位中的剩余32个位是从ECC产生器164输出的32个读取数据位。
将来自DRAM裸片20、22、24、26的读取数据及对应ECC位应用于并行化器170，所述并行化器将经由数据总线92耦合的4个连续36位群组(32个读取数据位加4个ECC位)组合成128个读取数据位及16个ECC位。将所述144个位应用于ECC检验器与校正器174或某一其它类型的错误比较器。ECC检验器与校正器174从128个数据位产生16位ECC，且将所产生的16个位与从并行化器170接收的16位ECC进行比较。在匹配的情况下，将读取数据视为有效且从ECC检验器与校正器174输出所述读取数据并存储于读取缓冲器84中。如果所产生的16个位不匹配从并行化器170接收的16位ECC，那么将读取数据视为出现错误。在此情况下，ECC检验器与校正器174在可校正所述数据(即，在16位ECC的情况下，如果仅一个位出现错误)时校正所述读取数据且将经校正的读取数据传递到读取缓冲器84。ECC检验器与校正器174还将“旗标ECC错误”信号输出到重新发布状态机180，所述重新发布状态机致使将经校正的读取数据重新写入到DRAM裸片20、22、24、26且然后进行重新读取。如果重新读取的数据现在是正确的，那么视为无需修补。如果重新读取的数据仍然不正确，那么将所述错误视为“硬错误”，且通过用冗余行或列替代来修补所述错误。在此情况下，重新发布状态机将“硬错误”旗标发布到嵌入式处理器或硬件状态机148或处理器12(图3)。嵌入式处理器或硬件状态机148或处理器12记录所述地址不可用的事实，且将未来存储器存取路由到存储器单元的冗余行或列。将参考图5解释嵌入式处理器或硬件状态机148或处理器12所遵循的程序。
重新发布状态机180首先通过切换多路复用器150致使重新写入所述经校正的读取数据，因此将从重新发布状态机180输出的经校正的读取数据的读取命令及地址应用于命令管线154。当随后执行所述读取命令时，ECC检验器与校正器174经由合并电路160将所述经校正的读取数据及地址应用于ECC产生器164。ECC产生器164针对所述经校正的读取数据产生16位ECC，且将所述读取数据及ECC两者应用于串行化器168。然后，串行化器168将所述经校正的读取数据及ECC位输出到DRAM裸片20、22、24、26。在所述经校正的读取数据已写入到DRAM裸片20、22、24、26之后，ECC检验器与校正器将读取命令发布到相同地址，且致使多路复用器150将所述读取命令及地址耦合到命令管线154。如上文所述，处理响应于读取命令而接收的读取数据及ECC以确定先前错误是“硬错误”还是“软错误”。
如上文所提及，嵌入式处理器或硬件状态机148或处理器12经编程以分别用冗余行或列替代含有导致“硬错误”的存储器单元的行或列。图5中显示由嵌入式处理器或硬件状态机148或处理器12或其它存储器存取装置(例如，存储器控制器或嵌入在逻辑裸片30中的处理器)执行的过程的实施例。当嵌入式处理器或硬件状态机148或处理器12从重新发布状态机180接收到“硬错误”旗标时，在200处进入所述过程。在步骤204处，嵌入式处理器或硬件状态机148或处理器12首先提取且然后递增保持于错误计数缓冲器202中的错误计数。所述错误计数是由嵌入式处理器或硬件状态机148、处理器12保持的对已在DRAM裸片20、22、24、26中于相同地址处检测到错误的次数的计数。在图5的实施例中，不将所述错误视为硬错误直到已于相同地址处接收到硬错误旗标特定次数为止。在步骤206处做出所述错误计数是否超过此特定数目的确定。如果尚未超过所述特定数目，那么所述过程前进到步骤210，在步骤210处处理器等将经校正的读取数据写入到DRAM裸片20、22、24、26且然后如上文参考图4所解释进行重新读取。在步骤216处做出重新读取的数据是否出现错误的确定。如果出现错误，那么所述过程通过步骤218分支回到步骤200。
如果在步骤216处做出重新读取的数据并未出现错误的确定，那么在步骤220处嵌入式处理器或硬件状态机148或处理器12致使执行存储器计时应力测试。举例来说，此应力测试可致使所述存储器单元以减小的速率刷新。在已于所述地址处读取数据之后，在步骤224处再次进行检验以确定读取数据是否出现错误。如果出现错误，那么如上文所解释，所述过程通过226分支回到步骤200。另一方面，如果在步骤224处做出所述读取数据并未出现错误的确定，那么在步骤234处将当前地址添加到由嵌入式处理器或硬件状态机148或处理器12维持的擦除列表230。擦除列表230是已从其报告错误的存储器地址列表。出于此原因，嵌入式处理器或硬件状态机148或处理器12可对存储于所述位置中的数据执行其自己的ECC检验。然后，在步骤236处，嵌入式处理器或硬件状态机148或处理器12根据目标地址应力例程238将测试数据样式写入到DRAM裸片20、22、24、26。在已根据应力例程238检验DRAM裸片20、22、24、26之后，在步骤240处，所述过程再次检验以确定读取数据是否出现错误。如果出现错误，那么所述过程通过步骤244分支回到步骤200。否则，所述过程在248处结束。
返回到步骤206之后，如果确定错误计数确实超过特定数目，那么在步骤250处从错误缓冲器中移除对应地址，这是因为所述地址将不再用于存储器存取。然后，在步骤254处将库设定为“忙”，同时分别用新的行或列替代对应于有缺陷的存储器单元的地址的行或列。然后，在步骤258处读取空闲块的内容，且然后在步骤260处通过将替代的地址添加到地址比较列表来激活冗余行或列的地址。所述地址比较列表是由嵌入式处理器或硬件状态机148或处理器12维持的已通过用冗余地址替代来加以修补的地址的列表。嵌入式处理器或硬件状态机148或处理器12将用于每一存储器存取的地址与所述比较列表进行比较以确定是否应将所述存取重新引导到替代的地址。在步骤264处，将在步骤258处从块读取的数据写入到随后将使用的冗余存储器单元块。然后，在步骤266处清除在步骤254处设定为“忙”的库，且所述过程经由268退出。
由ECC及有缺陷的存储器单元修补系统100检测到的错误可由于两个原因中的任一者而出现。首先，所述错误可因每一个别DRAM裸片20、22、24、26中的故障而产生。如参考图5所解释校正且修补所述错误。然而，所述错误也可因将DRAM裸片20、22、24、26彼此连接的TSV中的故障而产生。在参考图6所解释的本发明的另一实施例中，数据错误可诊断为归因于个别DRAM裸片20、22、24、26或归因于将DRAM裸片20、22、24、26彼此连接且连接到逻辑裸片30的一个或一个以上TSV。所述TSV故障可存在于将地址耦合到DRAM裸片20、22、24、26的TSV中或存在于将数据耦合到DRAM裸片20、22、24、26及从DRAM裸片20、22、24、26耦合数据的TSV中。如果故障是在将地址耦合到DRAM裸片20、22、24、26的TSV中，那么将在从其读取来自所有DRAM裸片的错误数据的具有共用地址位的地址处检测到错误。可通过检查从其读取出现错误的数据的地址来确定应用于有缺陷的TSV的特定地址位。类似地，如果故障是在将数据耦合到DRAM裸片20、22、24、26的TSV中，那么无论从其读取数据的地址如何，从所有DRAM裸片20、22、24、26读取的数据中的对应数据位均将出现错误。
图6中显示由嵌入式处理器或硬件状态机148(图3)、处理器12或其它存储器存取装置执行以确定错误是否是TSV错误的过程的实施例。响应于检测到单个位错误，在300处进入所述过程。在304处，提取且然后递增由嵌入式处理器或硬件状态机148、处理器12或其它存储器存取装置保持的存储于TSV错误计数缓冲器中的TSV错误计数。所述TSV错误计数缓冲器记录已在DRAM裸片20、22、24、26中于相同地址处检测到错误的次数。所述TSV错误计数缓冲器还在记录306中记录对应于304处的每一错误的时间戳。如下文所解释，所述时间戳允许对错误原因的更好诊断。然后，所述过程在步骤310处检验以确定所述计数是否超过时间或空间阈值。时间阈值是对应于可在具体时间周期内在具体地址处发生的错误的数目的数目。如果未超过所述阈值，那么所述过程在314处终止。空间阈值是对应于可在具体地址处或具体地址范围处发生的错误的数目的数目。如果未超过所述阈值中的任一者，那么所述过程在314处终止。
如果在310处做出超过时间阈值或空间阈值的确定，那么所述过程分支到320，在320处从所述TSV错误计数缓冲器中提取地址及数据信息。然后，所述过程在步骤324处检查所存储的数据以查看从其读取出现错误的数据的地址是否具有共用地址位。所述过程还在步骤324处检查所述所存储的数据以查看具有出现错误的共用数据位的错误读取数据。如果在步骤324处未发现存在所述情况中的任一者，那么将致使在300处进入所述过程的错误视为是DRAM装置裸片20、22、24、26中的个别一者中的错误而非TSV错误。如果如此，那么所述过程再次在314处终止，在此情况下，可进行图5中所示的用于检测及校正DRAM装置裸片20、22、24、26中的错误的过程。
如果在324处检测到来自共用地址的错误或具有共用错误数据位的读取数据，那么将致使在300处进入所述过程的错误视为TSV错误。在此情况下，所述过程分支到330，在330处进行测试以确定未通过的地址或数据对用于捕获DRAM裸片20、22、24、26中的地址或写入数据或捕获逻辑裸片30中的读取数据的时钟的计时变化的敏感程度。此测试通过以递增方式变更出于数个目的中的每一者而发送到DRAM裸片20、22、24、26的时钟信号的计时来执行。举例来说，逻辑裸片30可将地址捕获时钟或选通信号发送到DRAM裸片20、22、24、26以便DRAM裸片用以捕获地址。类似地，逻辑裸片30可将数据捕获时钟或选通信号发送到DRAM裸片20、22、24、26以便DRAM裸片用以捕获写入数据。逻辑裸片30也可将数据时钟或选通信号发送到DRAM裸片20、22、24、26以确定所述DRAM裸片何时将把读取数据发送到逻辑裸片30。在任一情况下，可整体地对地址或数据的每一项进行所述测试或可对地址或数据逐位地进行所述测试。如果所述错误可通过变更所述时钟或选通信号中的一者的计时来校正，那么将所述错误视为经纠正，且所述过程通过314退出。
如果所述错误不可通过变更所述时钟或选通信号中的一者的计时来校正，那么所述过程分支到334，在334处逻辑裸片30致使来自处理器12或其它存储器存取装置的存储器请求暂停。这样做是因为存储器装置因由处理器12或其它存储器存取装置发送的存储器请求并未得到满足而视为不可用直到可重复在330处进行的计时测试为止。可使用各种构件来用信号通知处理器12或其它存储器存取装置暂停发送存储器请求。举例来说，逻辑裸片30可将“停止”包公式化回到处理器12或其它存储器存取装置。
在额外存储器请求已暂停之后，所述过程在336处检验以查看所述错误是否仍然存在，且如果仍存在，那么查看在300处进入所述过程所针对的错误是否是重复测试的结果。如果是，那么所述过程分支到340，其中嵌入式处理器或硬件状态机148将TSV中的一者记录为永久故障。然后，嵌入式处理器或硬件状态机148、处理器12或其它存储器存取装置将到所述错误地址的地址重新映射到不同地址，或中断使用故障数据位用于写入及读取。然而，如果在336处发现不再存在错误，那么所述过程分支到344，在344处记录先前未通过的TSV的身份以查看是否重复所述故障，且然后所述过程分支回到330，在330处将推测TSV仍然通过所述测试且因此通过340终止。
如本文中所揭示的对有缺陷的存储器单元的动态修补具有数个优点。其通过减少存储器装置的故障之间的时间而使存储器装置更可靠、更易存取且更易服务。通过在检测到硬错误时将其修理好，存储器装置应极少出故障，因为可通过擦除来校正软错误。此对于关键任务企业类型服务器中所使用的存储器装置尤其有益。另外，可做出关于错误是存在于DRAM装置裸片20、22、24、26中的一者中还是存在于将DRAM装置裸片20、22、24、26彼此连接且连接到逻辑裸片30的直通硅通孔中的确定。
从上文应了解，虽然本文中已出于图解说明目的描述了本发明的具体实施例，但在不背离本发明的精神及范围的情况下可做出各种修改。举例来说，虽然本发明的所述实施例是在经堆叠的DRAM裸片的背景中加以解释，但应理解，所述经堆叠的裸片可为其它类型的存储器装置裸片，例如快闪存储器装置裸片。因此，除所附权利要求书以外，本发明不受任何限制。
Claims (22)
1.一种存储器装置系统，其包括：
多个经堆叠的存储器装置裸片，其经由多个导体彼此连接，所述存储器装置中的每一者均含有多个存储器单元；
逻辑裸片，其经由多个导体耦合到所述存储器装置裸片，所述逻辑裸片可操作以将数据写入到所述存储器装置裸片及从其读取数据，所述逻辑裸片包含错误检验系统，所述错误检验系统包括：
错误代码产生器，其经耦合以接收写入到所述存储器装置裸片中的至少一者的数据，所述错误代码产生器可操作以产生且存储对应于待写入到所述存储器装置裸片中的至少一者中的地址的数据的错误检验代码，所述错误代码产生器可进一步操作以接收从所述存储器装置裸片中的至少一者中的地址读取的数据且产生对应于所述所接收数据的错误检验代码；及
错误比较器，其经耦合以接收所述所存储的对应于写入到所述存储器装置裸片中的至少一者中的读取地址的数据的错误检验代码及所述所产生的对应于从所述存储器装置裸片中的至少一者中的所述读取地址读取的所述数据的错误检验代码，所述错误比较器可操作以在所存储的对应于从所述读取地址读取的所述数据的错误检验代码不匹配对应于所述所接收数据的所述所产生错误代码时指示错误，
其中所述错误检验系统包括嵌入式处理器或硬件状态机，所述嵌入式处理器或硬件状态机可操作以通过首先致使将经校正的读取数据写入到所述读取地址且然后致使读取此后存储于所述读取地址处的所述数据来确定所述错误指示是否响应于硬错误，且其中所述错误检验系统可操作以将所存储的从所述经校正的读取数据产生的错误检验代码与从此后存储于所述读取地址处的所述数据产生的错误检验代码进行比较，所述嵌入式处理器或硬件状态机可进一步操作以响应于作为所述比较的结果接收错误指示而指示硬错误。
2.根据权利要求1所述的存储器装置系统，其中所述错误代码产生器可进一步响应于所述错误指示而操作以校正从所述存储器装置裸片中的至少一者中的所述读取地址读取的所述数据且致使将所述经校正的读取数据重新写入到所述读取地址。
3.根据权利要求1所述的存储器装置系统，其中所述存储器装置裸片通过多个直通硅通孔彼此耦合且耦合到所述逻辑裸片，信号经由所述多个直通硅通孔耦合到所述存储器装置裸片中的每一者及/或从其耦合，且其中所述嵌入式处理器或硬件状态机可操作以检查从其读取导致指示错误的数据的地址以检测指示所述逻辑裸片将地址位应用于其的故障直通硅通孔的错误样式。
4.根据权利要求1所述的存储器装置系统，其中所述存储器装置裸片通过多个直通硅通孔彼此耦合且耦合到所述逻辑裸片，信号经由所述多个直通硅通孔耦合到所述存储器装置裸片中的每一者及/或从其耦合，且其中所述嵌入式处理器或硬件状态机可操作以检查所读取的导致指示错误的所述数据以检测指示所述逻辑裸片将写入数据位应用于其或DRAM裸片将读取数据位应用于其的故障直通硅通孔的错误样式。
5.根据权利要求1所述的存储器装置系统，其中所述存储器装置裸片被划分成多个存储库，所述多个存储库中的每一者均包括所述多个存储器装置裸片的对应组地址。
6.根据权利要求1所述的存储器装置系统，其中所述逻辑裸片进一步包括耦合到所述错误检验系统的嵌入式处理器或硬件状态机，所述嵌入式处理器或硬件状态机可响应于所述错误指示而操作以将对从其读取导致所述错误指示的所述数据的所述地址的存储器请求重新引导到不同地址。
7.一种存储器装置系统，其包括：
多个经堆叠的存储器装置裸片，其经由多个导体彼此连接，所述存储器装置中的每一者均含有多个存储器单元；
逻辑裸片，其经由多个导体耦合到所述存储器装置裸片，所述逻辑裸片可操作以将数据写入到所述存储器装置裸片及从其读取数据，所述逻辑裸片包含错误检验系统，所述错误检验系统包括：
错误代码产生器，其经耦合以接收写入到所述存储器装置裸片中的至少一者的数据，所述错误代码产生器可操作以产生且存储对应于待写入到所述存储器装置裸片中的至少一者中的地址的数据的错误检验代码，所述错误代码产生器可进一步操作以接收从所述存储器装置裸片中的至少一者中的地址读取的数据且产生对应于所述所接收数据的错误检验代码；及
错误比较器，其经耦合以接收所述所存储的对应于写入到所述存储器装置裸片中的至少一者中的读取地址的数据的错误检验代码及所述所产生的对应于从所述存储器装置裸片中的至少一者中的所述读取地址读取的所述数据的错误检验代码，所述错误比较器可操作以在所存储的对应于从所述读取地址读取的所述数据的错误检验代码不匹配对应于所述所接收数据的所述所产生错误代码时指示错误，
其中所述存储器装置裸片被划分成多个存储库，所述多个存储库中的每一者均包括所述多个存储器装置裸片的对应组地址，
其中所述逻辑裸片进一步包括：
多个下游路径，经由其耦合写入命令、读取命令、地址及写入数据；
多个上游路径，经由其耦合读取数据；及
存取电路，其可操作以将所述下游路径中的每一者耦合到所述存储器装置裸片中的所述存储库中的任一者，且可操作以将所述存储器装置裸片中的所述存储库中的任一者耦合到所述上游路径中的每一者。
8.一种存储器系统，其包括：
处理器；
多个经堆叠的存储器装置裸片，其经由多个导体彼此连接，所述存储器装置中的每一者均含有多个存储器单元；及
逻辑裸片，其经由多个导体耦合到所述处理器且耦合到所述存储器装置裸片，所述逻辑裸片可操作以将数据写入到所述存储器装置裸片及从其读取数据，所述逻辑裸片包含错误检验系统，所述错误检验系统包括：
错误代码产生器，其经耦合以接收写入到所述存储器装置裸片中的至少一者的数据，所述错误代码产生器可操作以产生且存储对应于待写入到所述存储器装置裸片中的至少一者中的地址的数据的错误检验代码，所述错误代码产生器可进一步操作以接收从所述存储器装置裸片中的至少一者中的地址读取的数据且产生对应于所述所接收数据的错误检验代码；
错误比较器，其经耦合以接收所述所存储的对应于写入到所述存储器装置裸片中的至少一者中的读取地址的数据的错误检验代码及所述所产生的对应于从所述存储器装置裸片中的至少一者中的所述读取地址读取的所述数据的错误检验代码，所述错误比较器可操作以在所存储的错误检验代码不匹配所述所产生的错误检验代码时指示错误；及
存储器存取装置，其耦合到所述逻辑电路裸片，所述存储器存取装置从所述逻辑电路裸片接收所述错误指示且可操作以将存储器请求应用于所述存储器装置裸片中的至少一者，所述存储器存取装置可进一步响应于从所述逻辑电路裸片接收所述错误指示而操作以记录对应于正读取的导致产生所述错误检验代码的存储器单元的地址，所述存储器存取装置可进一步操作以此后向所述至少一个存储器装置裸片在除了所述所记录的地址以外的地址处发布存储器请求
其中所述错误检验系统进一步包括嵌入式处理器或硬件状态机，所述嵌入式处理器或硬件状态机可操作以通过首先产生致使将经校正的读取数据写入到所述存储器装置裸片中的至少一者中的所述读取地址的写入命令且然后产生致使读取写入到所述存储器装置裸片中的至少一者中的所述读取地址的所述经校正的读取数据的读取命令来确定所述错误指示是否是响应于硬错误而产生，且其中所述错误比较器可操作以将所述所存储的从所述经校正的读取数据产生的错误检验代码与从所述所读取经校正的读取数据产生的所述错误检验代码进行比较，所述嵌入式处理器或硬件状态机可进一步操作以响应于作为所述比较的结果从所述错误比较器接收所述错误指示而产生且输出指示硬错误的信号。
9.根据权利要求8所述的存储器系统，其中所述存储器装置裸片通过多个直通硅通孔彼此耦合且耦合到所述逻辑裸片，信号经由所述多个直通硅通孔耦合到所述存储器装置裸片中的每一者及/或从其耦合，且其中所述嵌入式处理器或硬件状态机可操作以检查从所述存储器装置裸片接收的信号从而检测指示所述逻辑裸片经由其从所述存储器装置裸片接收信号的故障直通硅通孔的错误样式。
10.根据权利要求9所述的存储器系统，其中所述错误代码产生器可操作以响应于所述嵌入式处理器或硬件状态机检测到指示故障直通硅通孔的错误样式而向所述处理器提供暂停向所述逻辑裸片发送存储器请求的请求，且其中所述处理器可操作以响应于从所述逻辑裸片接收所述请求而暂停向所述逻辑裸片发送存储器请求。
11.根据权利要求9所述的存储器系统，其中所述嵌入式处理器或硬件状态机可进一步操作以检查指示故障直通硅通孔的所述错误样式且确定所述故障直通硅通孔是所述逻辑裸片经由其将地址信号应用于所述存储器装置裸片的直通硅通孔还是数据信号经由其耦合于所述逻辑裸片与所述存储器装置裸片之间的直通硅通孔。
12.根据权利要求11所述的存储器系统，其中所述嵌入式处理器或硬件状态机可进一步响应于确定所述故障直通硅通孔是所述逻辑裸片经由其将地址信号应用于所述存储器装置裸片的直通硅通孔而操作以将含有将经由所述故障直通硅通孔耦合的地址信号的存储器请求引导到不需要地址信号经由所述故障直通硅通孔耦合的地址。
13.根据权利要求11所述的存储器系统，其中所述嵌入式处理器或硬件状态机可进一步响应于确定所述故障直通硅通孔是数据信号经由其耦合于所述逻辑裸片与所述存储器装置裸片之间的直通硅通孔而操作以遮蔽将经由所述故障直通硅通孔耦合的数据位。
14.根据权利要求8所述的存储器系统，其中所述存储器装置裸片中的每一者均包括相应动态随机存取存储器装置裸片。
15.根据权利要求8所述的存储器系统，其中所述存储器存取装置可操作以记录对应于正读取的导致多个错误指示中的每一者以及所述错误发生的时间的指示的所述存储器单元的地址。
16.一种将数据写入到彼此连接且连接到逻辑裸片的多个经堆叠的存储器装置裸片及从其读取数据的方法，所述方法包括：
通过将写入数据耦合到所述逻辑裸片来将数据写入到所述存储器装置裸片中的至少一者中的地址；
产生对应于写入到所述存储器装置裸片中的所述至少一者中的所述地址的所述数据的错误检验代码；
存储所述所产生的错误检验代码；
随后读取从所述存储器装置裸片中的所述至少一者中的所述地址读取的数据；
产生对应于随后从所述存储器装置裸片中的所述至少一者中的所述地址读取的所述数据的错误检验代码；
将所述所存储的错误检验代码与所述所产生的错误检验代码进行比较；
在所述所存储的错误检验代码不匹配所述所产生的错误检验代码的情况下，识别从其读取所述随后所读取的数据的所述地址；及
此后将数据写入到所述至少一个存储器装置裸片中的地址而非所述所识别的地址及从其读取数据，
其中所述识别从其读取所述随后所读取的数据的所述地址的动作包括：
将经校正的数据写入到随后已从其读取所述数据的所述地址；
产生对应于所述经校正的数据的错误检验代码；
存储所述所产生的对应于所述经校正的数据的错误检验代码；
随后读取随后已从其读取所述数据的所述地址处的所述经校正的数据；
产生对应于所述随后所读取的经校正的数据的错误检验代码；
将所述所存储的对应于所述经校正的数据的错误检验代码与所述所产生的对应于所述随后所读取的经校正的数据的错误检验代码进行比较；及
在所述所存储的对应于所述经校正的数据的错误检验代码不匹配所述所产生的对应于所述随后所读取的经校正的数据的错误检验代码的情况下，识别从其读取所述随后所读取的经校正的数据的所述地址。
17.根据权利要求16所述的方法，其进一步包括将对所述已识别地址的存储器请求重新指引到不同地址。
18.一种将数据写入到彼此连接且连接到逻辑裸片的多个经堆叠的存储器装置裸片及从其读取数据的方法，所述方法包括：
通过将写入数据耦合到所述逻辑裸片来将数据写入到所述存储器装置裸片中的至少一者中的地址；
产生对应于写入到所述存储器装置裸片中的所述至少一者中的所述地址的所述数据的错误检验代码；
存储所述所产生的错误检验代码；
随后读取从所述存储器装置裸片中的所述至少一者中的所述地址读取的数据；
产生对应于随后从所述存储器装置裸片中的所述至少一者中的所述地址读取的所述数据的错误检验代码；
将所述所存储的错误检验代码与所述所产生的错误检验代码进行比较；
在所述所存储的错误检验代码不匹配所述所产生的错误检验代码的情况下，识别从其读取所述随后所读取的数据的所述地址；及
此后将数据写入到所述至少一个存储器装置裸片中的地址而非所述所识别的地址及从其读取数据，
其中所述识别从其读取所述随后所读取的数据的所述地址的动作包括：
响应于所述所存储的错误检验代码不匹配对应于所述随后所读取的数据的所述错误检验代码，在所述至少一个存储器装置裸片中的从其读取所述随后所读取的数据的所述地址处进行多个测试；
确定所述至少一个存储器裸片是否未通过多个所述测试；及
响应于确定所述至少一个存储器裸片未通过多个所述测试，识别从其读取所述随后所读取的数据的所述地址。
19.一种将数据写入到彼此连接且连接到逻辑裸片的多个经堆叠的存储器装置裸片及从其读取数据的方法，所述方法包括：
通过将写入数据耦合到所述逻辑裸片来将数据写入到所述存储器装置裸片中的至少一者中的地址；
产生对应于写入到所述存储器装置裸片中的所述至少一者中的所述地址的所述数据的错误检验代码；
存储所述所产生的错误检验代码；
随后读取从所述存储器装置裸片中的所述至少一者中的所述地址读取的数据；
产生对应于随后从所述存储器装置裸片中的所述至少一者中的所述地址读取的所述数据的错误检验代码；
将所述所存储的错误检验代码与所述所产生的错误检验代码进行比较；
在所述所存储的错误检验代码不匹配所述所产生的错误检验代码的情况下，识别从其读取所述随后所读取的数据的所述地址；及
此后将数据写入到所述至少一个存储器装置裸片中的地址而非所述所识别的地址及从其读取数据，
其中所述存储器装置裸片通过多个直通硅通孔彼此耦合且耦合到所述逻辑裸片，信号经由所述多个直通硅通孔耦合到所述存储器装置裸片中的每一者及/或从其耦合，且其中所述方法进一步包括检查多个所述已识别地址以检测指示所述逻辑裸片经由其将地址信号应用于所述存储器装置裸片的故障直通硅通孔的错误样式。
20.根据权利要求19所述的方法，其进一步包括将含有将应用于所述逻辑裸片经由其将地址信号应用于所述存储器装置裸片的所述故障直通硅通孔的地址信号的存储器请求引导到不需要地址信号经由所述故障直通硅通孔耦合的地址。
21.根据权利要求19所述的方法，其进一步包括遮蔽将经由所述故障直通硅通孔耦合的数据位。
22.一种将数据写入到彼此连接且连接到逻辑裸片的多个经堆叠的存储器装置裸片及从其读取数据的方法，所述方法包括：
通过将写入数据耦合到所述逻辑裸片来将数据写入到所述存储器装置裸片中的至少一者中的地址；
产生对应于写入到所述存储器装置裸片中的所述至少一者中的所述地址的所述数据的错误检验代码；
存储所述所产生的错误检验代码；
随后读取从所述存储器装置裸片中的所述至少一者中的所述地址读取的数据；
产生对应于随后从所述存储器装置裸片中的所述至少一者中的所述地址读取的所述数据的错误检验代码；
将所述所存储的错误检验代码与所述所产生的错误检验代码进行比较；
在所述所存储的错误检验代码不匹配所述所产生的错误检验代码的情况下，识别从其读取所述随后所读取的数据的所述地址；及
此后将数据写入到所述至少一个存储器装置裸片中的地址而非所述所识别的地址及从其读取数据，
其中所述存储器装置裸片通过多个直通硅通孔彼此耦合且耦合到所述逻辑裸片，信号经由所述多个直通硅通孔耦合到所述存储器装置裸片中的每一者及/或从其耦合，且其中所述方法进一步包括检查从多个已识别地址读取的数据以检测指示数据信号经由其耦合于所述逻辑裸片与所述存储器装置裸片之间的故障直通硅通孔的错误样式。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/166,814 US8756486B2 (en) | 2008-07-02 | 2008-07-02 | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| US12/166,814 | 2008-07-02 | ||
| PCT/US2009/046956 WO2010002561A2 (en) | 2008-07-02 | 2009-06-10 | Method and apparatus for repairing high capacity/high bandwidth memory devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102084430A CN102084430A (zh) | 2011-06-01 |
| CN102084430B true CN102084430B (zh) | 2014-01-01 |
Family
ID=41465294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200980125793.7A Active CN102084430B (zh) | 2008-07-02 | 2009-06-10 | 用于修补高容量/高带宽存储器装置的方法及设备 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US8756486B2 (zh) |
| EP (1) | EP2311043B1 (zh) |
| JP (1) | JP5327484B2 (zh) |
| KR (2) | KR101296070B1 (zh) |
| CN (1) | CN102084430B (zh) |
| TW (1) | TWI438776B (zh) |
| WO (1) | WO2010002561A2 (zh) |
Families Citing this family (98)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7904756B2 (en) * | 2007-10-19 | 2011-03-08 | Oracle International Corporation | Repair planning engine for data corruptions |
| US8521979B2 (en) | 2008-05-29 | 2013-08-27 | Micron Technology, Inc. | Memory systems and methods for controlling the timing of receiving read data |
| US7979757B2 (en) | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
| US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
| US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
| US8756486B2 (en) | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| US8127204B2 (en) | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
| US8032804B2 (en) * | 2009-01-12 | 2011-10-04 | Micron Technology, Inc. | Systems and methods for monitoring a memory system |
| WO2011106262A2 (en) | 2010-02-23 | 2011-09-01 | Rambus Inc. | Hierarchical memory architecture |
| US8683270B2 (en) * | 2010-04-29 | 2014-03-25 | Micron Technology, Inc. | Signal line to indicate program-fail in memory |
| KR101728068B1 (ko) * | 2010-06-01 | 2017-04-19 | 삼성전자 주식회사 | 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법 |
| US8400808B2 (en) | 2010-12-16 | 2013-03-19 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| US8554991B2 (en) | 2011-02-09 | 2013-10-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | High speed interface for dynamic random access memory (DRAM) |
| US9432298B1 (en) | 2011-12-09 | 2016-08-30 | P4tents1, LLC | System, method, and computer program product for improving memory systems |
| US9075741B2 (en) * | 2011-12-16 | 2015-07-07 | Intel Corporation | Dynamic error handling using parity and redundant rows |
| DE112011106030B4 (de) | 2011-12-23 | 2019-10-02 | Intel Corporation | Selbstreparaturlogik für eine Stapelspeicherarchitektur |
| JP5992713B2 (ja) * | 2012-03-30 | 2016-09-14 | 株式会社ソニー・インタラクティブエンタテインメント | メモリシステム、その制御方法及び情報処理装置 |
| CN104205232B (zh) | 2012-03-30 | 2017-05-31 | 英特尔公司 | 用于存储器设备的芯片上冗余修复 |
| US8924786B2 (en) | 2012-06-28 | 2014-12-30 | Intel Corporation | No-touch stress testing of memory I/O interfaces |
| US9069698B2 (en) * | 2012-09-06 | 2015-06-30 | Advanced Micro Devices, Inc. | Channel rotating error correction code |
| KR20140082173A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 어드레스 카운팅 회로 및 이를 이용한 반도체 장치 |
| US9135100B2 (en) | 2013-03-14 | 2015-09-15 | Micron Technology, Inc. | Cooperative memory error detection and repair |
| US9223665B2 (en) | 2013-03-15 | 2015-12-29 | Micron Technology, Inc. | Apparatuses and methods for memory testing and repair |
| JP2014241057A (ja) * | 2013-06-12 | 2014-12-25 | ソニー株式会社 | インターフェース制御回路、メモリシステム、および、インターフェース制御回路の制御方法 |
| US9171597B2 (en) | 2013-08-30 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods for providing strobe signals to memories |
| US9263157B2 (en) | 2013-12-23 | 2016-02-16 | International Business Machines Corporation | Detecting defective connections in stacked memory devices |
| US10891185B2 (en) | 2014-08-08 | 2021-01-12 | Hewlett Packard Enterprise Development Lp | Error counters on a memory device |
| KR20160022097A (ko) | 2014-08-19 | 2016-02-29 | 삼성전자주식회사 | 재구성 차단 기능을 가지는 반도체 메모리 장치 및 메모리 모듈 |
| US9842633B2 (en) * | 2014-12-11 | 2017-12-12 | Micron Technology, Inc. | Tracking and correction of timing signals |
| US9685219B2 (en) | 2015-05-13 | 2017-06-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device for deconcentrating refresh commands and system including the same |
| US10521294B2 (en) * | 2015-06-30 | 2019-12-31 | Hewlett-Packard Development Company, L.P. | Patrol scrub periods based on power status |
| US10042701B2 (en) | 2015-09-29 | 2018-08-07 | Apple Inc. | Storing address of spare in failed memory location |
| US9880903B2 (en) | 2015-11-22 | 2018-01-30 | International Business Machines Corporation | Intelligent stress testing and raid rebuild to prevent data loss |
| US9858148B2 (en) | 2015-11-22 | 2018-01-02 | International Business Machines Corporation | Raid data loss prevention |
| US10049006B2 (en) * | 2015-12-08 | 2018-08-14 | Nvidia Corporation | Controller-based memory scrub for DRAMs with internal error-correcting code (ECC) bits contemporaneously during auto refresh or by using masked write commands |
| KR102451650B1 (ko) * | 2016-02-05 | 2022-10-11 | 에스케이하이닉스 주식회사 | 적층형 반도체 장치 |
| US10628248B2 (en) | 2016-03-15 | 2020-04-21 | International Business Machines Corporation | Autonomous dram scrub and error counting |
| US10042700B2 (en) * | 2016-05-28 | 2018-08-07 | Advanced Micro Devices, Inc. | Integral post package repair |
| US10268602B2 (en) * | 2016-09-29 | 2019-04-23 | Micron Technology, Inc. | System and method for individual addressing |
| US10042702B2 (en) * | 2016-11-07 | 2018-08-07 | SK Hynix Inc. | Memory device transferring data between master and slave device and semiconductor package including the same |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| KR102243582B1 (ko) * | 2017-04-24 | 2021-04-23 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US10606690B2 (en) * | 2017-09-29 | 2020-03-31 | Intel Corporation | Memory controller error checking process using internal memory device codes |
| US10936221B2 (en) | 2017-10-24 | 2021-03-02 | Micron Technology, Inc. | Reconfigurable memory architectures |
| US11281608B2 (en) | 2017-12-11 | 2022-03-22 | Micron Technology, Inc. | Translation system for finer grain memory architectures |
| US10437557B2 (en) * | 2018-01-31 | 2019-10-08 | Micron Technology, Inc. | Determination of a match between data values stored by several arrays |
| US11017833B2 (en) | 2018-05-24 | 2021-05-25 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
| US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
| US10573370B2 (en) | 2018-07-02 | 2020-02-25 | Micron Technology, Inc. | Apparatus and methods for triggering row hammer address sampling |
| US11151006B2 (en) * | 2018-07-02 | 2021-10-19 | Samsung Electronics Co., Ltd. | HBM RAS cache architecture |
| US11144385B2 (en) | 2018-08-21 | 2021-10-12 | Micron Technology, Inc. | Transmission failure feedback schemes for reducing crosstalk |
| US10957413B2 (en) * | 2018-10-31 | 2021-03-23 | Micron Technology, Inc. | Shared error check and correct logic for multiple data banks |
| US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
| CN113168861B (zh) | 2018-12-03 | 2024-05-14 | 美光科技公司 | 执行行锤刷新操作的半导体装置 |
| CN111354393B (zh) | 2018-12-21 | 2023-10-20 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
| JP7184632B2 (ja) * | 2018-12-25 | 2022-12-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10957377B2 (en) | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
| CN109871293A (zh) * | 2018-12-29 | 2019-06-11 | 成都锐成芯微科技股份有限公司 | 存储器的数据修复方法及存储器系统 |
| US11200105B2 (en) * | 2018-12-31 | 2021-12-14 | Micron Technology, Inc. | Normalization of detecting and reporting failures for a memory device |
| US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
| US11615831B2 (en) | 2019-02-26 | 2023-03-28 | Micron Technology, Inc. | Apparatuses and methods for memory mat refresh sequencing |
| US11043254B2 (en) | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
| US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
| US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
| US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
| US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
| US10978132B2 (en) | 2019-06-05 | 2021-04-13 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of skipped refresh operations |
| US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
| US11139015B2 (en) | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
| US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
| US11386946B2 (en) | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
| US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
| US10964378B2 (en) | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
| US11200942B2 (en) | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
| US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
| US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
| US11393790B2 (en) * | 2019-12-06 | 2022-07-19 | Micron Technology, Inc. | Memory with TSV health monitor circuitry |
| US11907570B2 (en) | 2020-02-25 | 2024-02-20 | Micron Technology, Inc. | Predictive media management for read disturb |
| CN113312294B (zh) * | 2020-02-27 | 2024-06-18 | 瑞昱半导体股份有限公司 | 电子装置以及通讯方法 |
| US12009034B2 (en) | 2020-03-02 | 2024-06-11 | Micron Technology, Inc. | Classification of error rate of data retrieved from memory cells |
| TWI729786B (zh) * | 2020-04-24 | 2021-06-01 | 華邦電子股份有限公司 | 記憶體儲存裝置及其自動錯誤修復方法 |
| US11257546B2 (en) | 2020-05-07 | 2022-02-22 | Micron Technology, Inc. | Reading of soft bits and hard bits from memory cells |
| US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
| US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
| US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
| US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
| US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
| US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
| US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
| US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
| US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
| US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
| JP7575712B2 (ja) | 2021-05-24 | 2024-10-30 | 日本電信電話株式会社 | ソフトエラー検出用積層基板およびソフトエラー検出装置 |
| US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
| US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
| US12112787B2 (en) | 2022-04-28 | 2024-10-08 | Micron Technology, Inc. | Apparatuses and methods for access based targeted refresh operations |
| US12125514B2 (en) | 2022-04-28 | 2024-10-22 | Micron Technology, Inc. | Apparatuses and methods for access based refresh operations |
| CN115373926B (zh) * | 2022-08-31 | 2023-05-16 | 西安微电子技术研究所 | 基于物理层ip的自测试及自修复方法及系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101036131A (zh) * | 2004-11-22 | 2007-09-12 | 英特尔公司 | 支持时间上多路复用的纠错编码的存储器事务猝发操作和存储器组件 |
Family Cites Families (124)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5263032A (en) * | 1991-06-27 | 1993-11-16 | Digital Equipment Corporation | Computer system operation with corrected read data function |
| US5179303A (en) * | 1991-10-24 | 1993-01-12 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| JPH05265872A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | アクセス制御回路 |
| JPH0774620A (ja) | 1993-08-30 | 1995-03-17 | Sony Corp | バツフア回路 |
| US5748914A (en) | 1995-10-19 | 1998-05-05 | Rambus, Inc. | Protocol for communication with dynamic memory |
| JP3691170B2 (ja) * | 1996-08-30 | 2005-08-31 | 株式会社ルネサステクノロジ | テスト回路 |
| US5774475A (en) * | 1996-12-05 | 1998-06-30 | National Semiconductor Corporation | Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit |
| US6551857B2 (en) * | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| US6020760A (en) | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
| JP3270367B2 (ja) * | 1997-09-29 | 2002-04-02 | エヌイーシーフィールディング株式会社 | 半導体記憶装置 |
| JPH11213666A (ja) * | 1998-01-30 | 1999-08-06 | Mitsubishi Electric Corp | 出力回路および同期型半導体記憶装置 |
| US5982684A (en) * | 1998-05-28 | 1999-11-09 | Intel Corporation | Parallel access testing of a memory array |
| TW440767B (en) * | 1998-06-02 | 2001-06-16 | Fujitsu Ltd | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| US6181616B1 (en) * | 1998-09-03 | 2001-01-30 | Micron Technology, Inc. | Circuits and systems for realigning data output by semiconductor testers to packet-based devices under test |
| US6177807B1 (en) * | 1999-05-28 | 2001-01-23 | International Business Machines Corporation | High frequency valid data strobe |
| US6401213B1 (en) * | 1999-07-09 | 2002-06-04 | Micron Technology, Inc. | Timing circuit for high speed memory |
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2001236797A (ja) * | 1999-12-17 | 2001-08-31 | Fujitsu Ltd | 自己試験回路及びそれを内蔵するメモリデバイス |
| JP2001195899A (ja) * | 2000-01-06 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
| DE10002130A1 (de) * | 2000-01-19 | 2001-08-02 | Infineon Technologies Ag | Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus |
| US6745275B2 (en) * | 2000-01-25 | 2004-06-01 | Via Technologies, Inc. | Feedback system for accomodating different memory module loading |
| US7168005B2 (en) * | 2000-09-14 | 2007-01-23 | Cadence Design Systems, Inc. | Programable multi-port memory BIST with compact microcode |
| US20030120858A1 (en) * | 2000-09-15 | 2003-06-26 | Matrix Semiconductor, Inc. | Memory devices and methods for use therewith |
| US6574626B1 (en) * | 2000-09-29 | 2003-06-03 | Agilent Technologies, Inc. | Method and apparatus for administration of extended memory |
| US6418068B1 (en) * | 2001-01-19 | 2002-07-09 | Hewlett-Packard Co. | Self-healing memory |
| US20020100231A1 (en) | 2001-01-26 | 2002-08-01 | Miller Robert J. | Textured laminate flooring |
| US6714476B2 (en) * | 2001-02-15 | 2004-03-30 | Ibm Corporation | Memory array with dual wordline operation |
| TW483258B (en) | 2001-02-22 | 2002-04-11 | Realtek Semiconductor Corp | Phase interpolating circuit and the apparatus composed of phase interpolating circuits for generating phase interpolating signal |
| US6658523B2 (en) * | 2001-03-13 | 2003-12-02 | Micron Technology, Inc. | System latency levelization for read data |
| US6417695B1 (en) * | 2001-03-15 | 2002-07-09 | Micron Technology, Inc. | Antifuse reroute of dies |
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US6990534B2 (en) * | 2001-07-20 | 2006-01-24 | Flowfinity Wireless, Inc. | Method for a proactive browser system for implementing background frame maintenance and asynchronous frame submissions |
| JP4437519B2 (ja) * | 2001-08-23 | 2010-03-24 | スパンション エルエルシー | 多値セルメモリ用のメモリコントローラ |
| US6938133B2 (en) * | 2001-09-28 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Memory latency and bandwidth optimizations |
| US6889334B1 (en) * | 2001-10-02 | 2005-05-03 | Advanced Micro Devices, Inc. | Multimode system for calibrating a data strobe delay for a memory read operation |
| DE10163653A1 (de) * | 2001-12-21 | 2003-07-03 | Bosch Gmbh Robert | Vorrichtung für ein Radarsystem |
| US7203259B2 (en) * | 2002-01-02 | 2007-04-10 | Intel Corporation | Phase interpolator |
| US7197101B2 (en) * | 2002-01-02 | 2007-03-27 | Intel Corporation | Phase interpolator based clock recovering |
| US6650157B2 (en) * | 2002-01-11 | 2003-11-18 | Sun Microsystems, Inc. | Using a push/pull buffer to improve delay locked loop performance |
| JP4004811B2 (ja) * | 2002-02-06 | 2007-11-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2003303139A (ja) * | 2002-04-09 | 2003-10-24 | Nec Corp | 冗長メモリモジュールおよびメモリコントローラ |
| US7171596B2 (en) | 2002-09-11 | 2007-01-30 | Infineon Technologies Ag | Circuit and method for testing embedded DRAM circuits through direct access mode |
| US7035150B2 (en) * | 2002-10-31 | 2006-04-25 | Infineon Technologies Ag | Memory device with column select being variably delayed |
| US20040098545A1 (en) | 2002-11-15 | 2004-05-20 | Pline Steven L. | Transferring data in selectable transfer modes |
| JP4274811B2 (ja) * | 2003-02-17 | 2009-06-10 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP4291596B2 (ja) * | 2003-02-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 |
| JP4419049B2 (ja) | 2003-04-21 | 2010-02-24 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
| JP4627411B2 (ja) * | 2003-05-20 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | メモリ装置及びメモリのエラー訂正方法 |
| US7447950B2 (en) * | 2003-05-20 | 2008-11-04 | Nec Electronics Corporation | Memory device and memory error correction method |
| US7184916B2 (en) * | 2003-05-20 | 2007-02-27 | Cray Inc. | Apparatus and method for testing memory cards |
| US7061273B2 (en) * | 2003-06-06 | 2006-06-13 | Rambus Inc. | Method and apparatus for multi-mode driver |
| TWI252494B (en) | 2003-06-11 | 2006-04-01 | Samsung Electronics Co Ltd | Memory system with reduced pin count |
| JP2005025827A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 半導体集積回路装置およびそのエラー検知訂正方法 |
| US20050071707A1 (en) | 2003-09-30 | 2005-03-31 | Hampel Craig E. | Integrated circuit with bi-modal data strobe |
| US7401176B2 (en) * | 2003-10-24 | 2008-07-15 | Microchip Technology Incorporated | Method and system for fast access to stack memory |
| JP2005191083A (ja) * | 2003-12-24 | 2005-07-14 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の配線評価方法 |
| KR20050079563A (ko) | 2004-02-06 | 2005-08-10 | 삼성전자주식회사 | 응답 지연 시간을 단축시킨 버스 시스템 |
| US7107424B1 (en) * | 2004-03-25 | 2006-09-12 | Emc Corporation | Memory read strobe pulse optimization training system |
| JP4451189B2 (ja) | 2004-04-05 | 2010-04-14 | 株式会社アドバンテスト | 試験装置、位相調整方法、及びメモリコントローラ |
| JP2005353168A (ja) * | 2004-06-10 | 2005-12-22 | Canon Inc | メモリインターフェース回路及びメモリインターフェース方法 |
| GB0413071D0 (en) | 2004-06-12 | 2004-07-14 | Texas Instruments Ltd | Triangulating phase interpolator |
| US20050289435A1 (en) | 2004-06-29 | 2005-12-29 | Mulla Dean A | Fast approximate DINV calculation in parallel with coupled ECC generation or correction |
| KR100630343B1 (ko) * | 2004-07-14 | 2006-09-29 | 삼성전자주식회사 | 아날로그 위상 보간 기술을 이용한 클록 데이터 복원 회로및 그 동작 방법 |
| US7330370B2 (en) | 2004-07-20 | 2008-02-12 | Unity Semiconductor Corporation | Enhanced functionality in a two-terminal memory array |
| US7539800B2 (en) * | 2004-07-30 | 2009-05-26 | International Business Machines Corporation | System, method and storage medium for providing segment level sparing |
| US7389375B2 (en) * | 2004-07-30 | 2008-06-17 | International Business Machines Corporation | System, method and storage medium for a multi-mode memory buffer device |
| EP1635261B1 (en) * | 2004-09-10 | 2008-06-11 | STMicroelectronics S.r.l. | Memory with embedded error correction code circuit |
| JP4444770B2 (ja) * | 2004-09-14 | 2010-03-31 | シャープ株式会社 | メモリ装置 |
| US7135905B2 (en) * | 2004-10-12 | 2006-11-14 | Broadcom Corporation | High speed clock and data recovery system |
| US7200021B2 (en) * | 2004-12-10 | 2007-04-03 | Infineon Technologies Ag | Stacked DRAM memory chip for a dual inline memory module (DIMM) |
| JP2006277872A (ja) * | 2005-03-30 | 2006-10-12 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
| EP1708021A1 (en) | 2005-03-30 | 2006-10-04 | Konica Minolta Medical & Graphic, Inc. | Thermal processing method of silver salt photothermographic dry imaging material |
| JP4309368B2 (ja) * | 2005-03-30 | 2009-08-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US7205811B2 (en) | 2005-03-31 | 2007-04-17 | Agere Systems Inc. | Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias |
| US7296195B2 (en) * | 2005-05-02 | 2007-11-13 | Credence Systems Corporation | Bit synchronization for high-speed serial device testing |
| TWI289851B (en) * | 2005-05-04 | 2007-11-11 | Univ Tsinghua | Semiconductor memory and method of correcting errors for the same |
| US7317256B2 (en) * | 2005-06-01 | 2008-01-08 | Intel Corporation | Electronic packaging including die with through silicon via |
| US8619452B2 (en) * | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
| US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US7464225B2 (en) | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
| US7631245B2 (en) * | 2005-09-26 | 2009-12-08 | Sandisk Il Ltd. | NAND flash memory controller exporting a NAND interface |
| JP4790386B2 (ja) | 2005-11-18 | 2011-10-12 | エルピーダメモリ株式会社 | 積層メモリ |
| US7802169B2 (en) * | 2005-12-12 | 2010-09-21 | Mediatek Inc. | Error correction devices and correction methods |
| WO2007095080A2 (en) | 2006-02-09 | 2007-08-23 | Metaram, Inc. | Memory circuit system and method |
| JP4828251B2 (ja) | 2006-02-22 | 2011-11-30 | エルピーダメモリ株式会社 | 積層型半導体記憶装置及びその制御方法 |
| US8185711B2 (en) * | 2006-05-16 | 2012-05-22 | Samsung Electronics Co., Ltd. | Memory module, a memory system including a memory controller and a memory module and methods thereof |
| JP4267002B2 (ja) | 2006-06-08 | 2009-05-27 | エルピーダメモリ株式会社 | コントローラ及びメモリを備えるシステム |
| EP2487794A3 (en) | 2006-08-22 | 2013-02-13 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
| JP4245180B2 (ja) | 2006-10-30 | 2009-03-25 | エルピーダメモリ株式会社 | 積層メモリ |
| US7694031B2 (en) * | 2006-10-31 | 2010-04-06 | Globalfoundries Inc. | Memory controller including a dual-mode memory interconnect |
| JP2008140220A (ja) | 2006-12-04 | 2008-06-19 | Nec Corp | 半導体装置 |
| EP2509075B1 (en) * | 2006-12-14 | 2019-05-15 | Rambus Inc. | Multi-die memory device |
| US8110899B2 (en) * | 2006-12-20 | 2012-02-07 | Intel Corporation | Method for incorporating existing silicon die into 3D integrated stack |
| US7984355B2 (en) * | 2007-04-09 | 2011-07-19 | Qimonda Ag | Memory module with ranks of memory chips |
| US8427891B2 (en) * | 2007-04-17 | 2013-04-23 | Rambus Inc. | Hybrid volatile and non-volatile memory device with a shared interface circuit |
| US20080270842A1 (en) * | 2007-04-26 | 2008-10-30 | Jenchang Ho | Computer operating system handling of severe hardware errors |
| US7921264B2 (en) * | 2007-06-27 | 2011-04-05 | International Business Machines Corporation | Dual-mode memory chip for high capacity memory subsystem |
| US20090016130A1 (en) * | 2007-07-12 | 2009-01-15 | Manfred Menke | Memory device and method of testing a memory device |
| US7688652B2 (en) * | 2007-07-18 | 2010-03-30 | Mosaid Technologies Incorporated | Storage of data in memory via packet strobing |
| US8356138B1 (en) * | 2007-08-20 | 2013-01-15 | Xilinx, Inc. | Methods for implementing programmable memory controller for distributed DRAM system-in-package (SiP) |
| US20090091968A1 (en) | 2007-10-08 | 2009-04-09 | Stefan Dietrich | Integrated circuit including a memory having a data inversion circuit |
| WO2009055103A2 (en) | 2007-10-22 | 2009-04-30 | Rambus, Inc. | Low-power source-synchronous signaling |
| KR101396366B1 (ko) | 2007-10-22 | 2014-05-20 | 삼성전자주식회사 | 선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털지연동기루프 |
| US20090196093A1 (en) * | 2008-01-31 | 2009-08-06 | Qimonda Ag | Stacked die memory |
| US7924637B2 (en) | 2008-03-31 | 2011-04-12 | Advanced Micro Devices, Inc. | Method for training dynamic random access memory (DRAM) controller timing delays |
| US9252758B2 (en) * | 2008-04-08 | 2016-02-02 | Realtek Semiconductor Corporation | Multi-phase phase interpolator |
| US8521979B2 (en) * | 2008-05-29 | 2013-08-27 | Micron Technology, Inc. | Memory systems and methods for controlling the timing of receiving read data |
| US7979757B2 (en) | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
| US7710144B2 (en) * | 2008-07-01 | 2010-05-04 | International Business Machines Corporation | Controlling for variable impedance and voltage in a memory system |
| US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
| US8289760B2 (en) * | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
| US8756486B2 (en) | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| JP5405771B2 (ja) * | 2008-07-04 | 2014-02-05 | 株式会社日立メディアエレクトロニクス | 光ピックアップ装置及び光ディスクドライブ装置。 |
| US8103928B2 (en) * | 2008-08-04 | 2012-01-24 | Micron Technology, Inc. | Multiple device apparatus, systems, and methods |
| US8127204B2 (en) * | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
| US7872936B2 (en) * | 2008-09-17 | 2011-01-18 | Qimonda Ag | System and method for packaged memory |
| KR20100037427A (ko) * | 2008-10-01 | 2010-04-09 | 삼성전자주식회사 | Ａｃ 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프 |
| TWI420818B (zh) | 2009-03-10 | 2013-12-21 | Realtek Semiconductor Corp | 避免在相位內插電路中時鐘切換造成脈衝的方法及裝置 |
| KR101079209B1 (ko) | 2010-04-28 | 2011-11-03 | 주식회사 하이닉스반도체 | 반도체 시스템의 데이터 송수신 장치 및 방법 |
| WO2012060097A1 (ja) * | 2010-11-02 | 2012-05-10 | 日本電気株式会社 | メモリモジュールおよびメモリシステム |
| US8400808B2 (en) * | 2010-12-16 | 2013-03-19 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| US9171597B2 (en) | 2013-08-30 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods for providing strobe signals to memories |
-
2008
- 2008-07-02 US US12/166,814 patent/US8756486B2/en active Active
-
2009
- 2009-06-10 WO PCT/US2009/046956 patent/WO2010002561A2/en active Application Filing
- 2009-06-10 JP JP2011516422A patent/JP5327484B2/ja active Active
- 2009-06-10 KR KR1020127021899A patent/KR101296070B1/ko active IP Right Grant
- 2009-06-10 CN CN200980125793.7A patent/CN102084430B/zh active Active
- 2009-06-10 EP EP09774013.8A patent/EP2311043B1/en active Active
- 2009-06-10 KR KR1020117002786A patent/KR101234444B1/ko active IP Right Grant
- 2009-06-24 TW TW098121258A patent/TWI438776B/zh active
-
2014
- 2014-06-16 US US14/305,985 patent/US9146811B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101036131A (zh) * | 2004-11-22 | 2007-09-12 | 英特尔公司 | 支持时间上多路复用的纠错编码的存储器事务猝发操作和存储器组件 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101234444B1 (ko) | 2013-02-18 |
| US8756486B2 (en) | 2014-06-17 |
| US20140298119A1 (en) | 2014-10-02 |
| JP5327484B2 (ja) | 2013-10-30 |
| WO2010002561A2 (en) | 2010-01-07 |
| US9146811B2 (en) | 2015-09-29 |
| TW201007749A (en) | 2010-02-16 |
| KR101296070B1 (ko) | 2013-08-12 |
| EP2311043A2 (en) | 2011-04-20 |
| US20100005376A1 (en) | 2010-01-07 |
| WO2010002561A3 (en) | 2010-03-11 |
| TWI438776B (zh) | 2014-05-21 |
| EP2311043A4 (en) | 2015-05-20 |
| KR20120098969A (ko) | 2012-09-05 |
| EP2311043B1 (en) | 2017-08-16 |
| CN102084430A (zh) | 2011-06-01 |
| JP2011527064A (ja) | 2011-10-20 |
| KR20110038119A (ko) | 2011-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102084430B (zh) | 用于修补高容量/高带宽存储器装置的方法及设备 | |
| JP3650411B2 (ja) | 自動メモリー・テスタのための冗長性アナライザ | |
| US7603528B2 (en) | Memory device verification of multiple write operations | |
| KR101374455B1 (ko) | 메모리 에러와 리던던시 | |
| KR100337218B1 (ko) | 스크루빙 및 스페어링을 향상시킨 컴퓨터 램 메모리 시스템 | |
| US4945512A (en) | High-speed partitioned set associative cache memory | |
| EP1416499B1 (en) | Self-repairing built-in self test for linked list memories | |
| US6886116B1 (en) | Data storage system adapted to validate error detection logic used in such system | |
| EP0095928B1 (en) | Pipeline processing apparatus having a test function | |
| US20090132876A1 (en) | Maintaining Error Statistics Concurrently Across Multiple Memory Ranks | |
| KR102283686B1 (ko) | 저장 데이터 값의 에러 검출 | |
| US20040216003A1 (en) | Mechanism for FRU fault isolation in distributed nodal environment | |
| WO2014047225A1 (en) | Substitute redundant memory | |
| CN101477480A (zh) | 内存控制方法、装置及内存读写系统 | |
| US20050289423A1 (en) | Built-in self test systems and methods for multiple memories | |
| CN100364015C (zh) | 一种多端口存储器的测试方法 | |
| US20100313081A1 (en) | Cache memory, processor, and production methods for cache memory and processor | |
| CN109117333B (zh) | 计算芯片及其操作方法 | |
| Jone et al. | An efficient BIST method for distributed small buffers | |
| US20050049810A1 (en) | Method and system for determining minimum post production test time required on an integrated circuit device to achieve optimum reliability | |
| US20010052100A1 (en) | Data read/write controlling method, disk array apparatus, and recording medium for recording data read/write controlling program | |
| KR102483739B1 (ko) | Bira cam 구조를 재활용한 dram 기반 포스트 실리콘 디버깅 방법 및 장치 | |
| Nicolaidis et al. | Transparent BIST for ECC-based memory repair | |
| US20070118778A1 (en) | Method and/or apparatus to detect and handle defects in a memory | |
| US20180259576A1 (en) | Implementing integrated circuit yield enhancement through array fault detection and correction using combined abist, lbist, and repair techniques |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |