JP2005025827A - 半導体集積回路装置およびそのエラー検知訂正方法 - Google Patents
半導体集積回路装置およびそのエラー検知訂正方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims abstract description 126
- 238000012937 correction Methods 0.000 claims abstract description 80
- 238000001514 detection method Methods 0.000 claims abstract description 64
- 238000007689 inspection Methods 0.000 claims abstract description 12
- 238000012546 transfer Methods 0.000 claims description 13
- 238000003491 array Methods 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract description 13
- 230000001360 synchronised effect Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 27
- 208000011580 syndromic disease Diseases 0.000 description 21
- 230000014759 maintenance of location Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000010485 coping Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
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- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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- G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
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Abstract
【課題】データ保持特性の劣化、及びアクセススピードの劣化双方を抑制可能な半導体集積回路装置を提供すること
【解決手段】ノーマルデータ部１ａ及びパリティデータ部１ｂを備えたメモリセルアレイ１と、データ読み出し時、ノーマルデータ部１ａから読み出した読み出しデータを、パリティデータ部１ｂから読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うエラー検知訂正回路３と、エラー検知訂正された読み出しデータを、リードレイテンシ経過以降に出力するＩ／Ｏバッファ２とを具備する。
【選択図】 図１
【解決手段】ノーマルデータ部１ａ及びパリティデータ部１ｂを備えたメモリセルアレイ１と、データ読み出し時、ノーマルデータ部１ａから読み出した読み出しデータを、パリティデータ部１ｂから読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うエラー検知訂正回路３と、エラー検知訂正された読み出しデータを、リードレイテンシ経過以降に出力するＩ／Ｏバッファ２とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に、誤り検査訂正（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を備えたメモリ回路を有する半導体集積回路装置およびそのエラー検知訂正方法に関する。
【０００２】
【従来の技術】
半導体記憶装置の小型化、大容量化、省電力化に伴い、半導体記憶装置の中でも特に微細構造を持つメモリセルはプロセス的にも、トランジスタ特性においても信頼性の確保が難しくなっている。半導体メモリの中でＳＲＡＭは、メモリセルが複数のトランジスタ（フルＣＭＯＳタイプで６個のトランジスタ）で構成されるため、小型化、大容量化が困難である。これに対し、ＤＲＡＭのメモリセルは、１個のトランジスタと１個のキャパシタで構成されるため、小型化、大容量化に向いている。
【０００３】
このようなＤＲＡＭの特徴を考慮して、例えば、小型の携帯電子機器において、ＳＲＡＭを用いて構成されていたメモリシステムの一部を、ＤＲＡＭセルを用いた擬似ＳＲＡＭ（Ｐｓｅｕｄｏ−ＳＲＡＭ：ＰＳＲＡＭ）に置き換え、小型化を図ることが考えられている。通常、ＤＲＡＭはロウ、カラムのアドレスをマルチプレクスするのに対し、ＳＲＡＭではアドレスマルチプレクスを行わない。従って、ＳＲＡＭ用のインターフェースをそのまま用いるとすれば、ＰＳＲＡＭは、アドレスマルチプレクスせずに使うことになる。また、ＤＲＡＭはデータのリフレッシュ動作を必要とすることから、ＰＳＲＡＭにおいても内部に自動リフレッシュ回路を内蔵させることが必要である。
【０００４】
ＰＳＲＡＭはＤＲＡＭセルを用いるために、メモリシステムの小型化、大容量化に向いている。しかし、定期的にデータをリフレッシュしなければならないので、消費電力が大きくなりやすい。このため、ＰＳＲＡＭにおいては、例えば、動作電圧を可能な限り下げたり、あるいはリフレッシュサイクルを可能な限り長くしたりして、省電力化の要望に応えている。
【０００５】
しかしながら、省電力化が進展するに連れ、ＤＲＡＭセルのデータ保持特性の維持が厳しくなりつつあり、データ保持特性の劣化の対応が求められている。省電力化に起因したデータ保持特性の劣化は、ＰＳＲＡＭに特有のものではなく、通常のＤＲＡＭや、さらには、不揮発性半導体装置、例えば、ＥＥＰＲＯＭにおいても同様である。
【０００６】
データ保持特性の劣化を解決する装置としては、エラー検査訂正（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を持つ半導体記憶装置がある。
【０００７】
ＥＣＣ回路を備えた半導体記憶装置の公知例としては、例えば、特許文献１、２がある。
【０００８】
【特許文献１】
特開平１０−１７７８８０号公報
【０００９】
【特許文献２】
特開２００３−５９２９０号公報
【００１０】
【発明が解決しようとする課題】
しかし、ＥＣＣ回路を備えた半導体記憶装置は、省電力化に起因したデータ保持特性の劣化については解決できるものの、通常の読み出し動作及び書き込み動作に加え、ＥＣＣのための一連の動作が加わるために、アクセススピードが劣化する。
【００１１】
小型の携帯電子機器に多用される半導体記憶装置、例えば、ＰＳＲＡＭは、省電力化に加え、アクセスピードの高速化も求められている。
【００１２】
この発明は上記事情に鑑みて為されたもので、その目的は、省電力化に起因したデータ保持特性の劣化、及びアクセススピードの劣化の双方を抑制可能な半導体集積回路装置およびそのエラー検知訂正方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体集積回路装置は、通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたメモリセルアレイと、データ読み出し時、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うエラー検知訂正回路と、前記エラー検知訂正された読み出しデータを、前記リードレイテンシ経過以降に出力するＩ／Ｏバッファとを具備することを特徴としている。
【００１４】
また、この発明の第２態様に係る半導体集積回路装置は、通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたＫ個のメモリセルアレイと（ただし、Ｋは２以上の自然数）、データ読み出し時、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うＫ個のエラー検知訂正回路と、前記エラー検知訂正された読み出しデータを、前記リードレイテンシ経過以降に出力するＩ／Ｏバッファとを具備することを特徴としている。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
（第１実施形態）
図１は、この発明の第１実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図である。
【００１７】
図１に示すように、第１実施形態に係る装置は、メモリセルＭＣに、ＤＲＡＭセルを用いた擬似ＳＲＡＭ（Ｐｓｅｕｄｏ ＳＲＡＭ：ＰＳＲＡＭ）である。第１実施形態に係る装置では、メモリセルアレイ１と、Ｉ／Ｏバッファ２との間に、エラー検知訂正（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路３を有する。メモリセルアレイ１は、ノーマルデータ部１ａと、パリティデータ部１ｂとを含む。ＥＣＣ回路３は、エラー訂正符号として、例えば、ハミング符号（Ｈａｍｍｉｎｇ−Ｃｏｄｅ）を用い、単一ビットエラー訂正（Ｓｉｎｇｌｅ−Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｏｎ）を行う。
【００１８】
第１実施形態に係る装置は、バーストカウンタ４を持つ。バーストカウンタ４は、バーストモード時に用いられ、バーストモード時、モード設定回路５に設定されたバーストレングス（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：Ｂ．Ｌ．）分の内部アドレス（カラムアドレスに相当）を生成する。つまり、第１実施形態に係る装置は、バーストモード付ＰＳＲＡＭである。以下、詳細に説明する。
【００１９】
図１に示すように、ノーマルデータ部１ａは通常のデータ書き込み／読み出しに用いられ、ノーマルデータ部１ａ内のメモリセルＭＣには、通常のデータが記憶される。パリティデータ部１ｂはエラー検知訂正（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）に用いられ、パリティデータ部１ｂ内のメモリセルＭＣにはＥＣＣのための検査データ、例えば、シンドロームの奇数偶数判定のためのパリティデータが記憶される。
【００２０】
メモリセルアレイ１内にはワード線ＷＬ、及びビット線ＢＬが設けられる。ワード線ＷＬは、ノーマルデータ部１ａからパリティデータ部１ｂまで連続して設けられ、ワード線ＷＬとビット線ＢＬとの交点には、メモリセルＭＣが設けられる。
【００２１】
ロウデコーダ及びワード線ドライバ６は、入力されたアドレス（ロウアドレスに相当）基づいてワード線ＷＬを選択駆動する。アドレスは、例えば、外部から、アドレスバリット信号／ＡＤＶに従ってロウアドレスバッファ７に入力され、ロウアドレスバッファ７を介してロウデコーダに入力される。ロウデコーダは入力された内部アドレスをデコードし、デコード結果に基づいてワード線ドライバを選択する。選択されたワード線ドライバは、これに接続されたワード線を駆動する。
【００２２】
ビット線ＢＬは、センスアンプ８を介してカラムゲート９に接続される。カラムゲート９は、カラムアドレスバッファ１０から出力された内部アドレスに基づいてビット線ＢＬを選択し、選択したビット線ＢＬをデータ線ＤＱに接続する。これにより、ビット線ＢＬとデータ線ＤＱとの間でデータの授受が行われる。
【００２３】
データ線ＤＱは、ＤＱバッファ１１に接続される。ＥＣＣ回路３は、ＤＱバッファ１１とＩ／Ｏバッファ２との間に設けられる。
【００２４】
ＥＣＣ回路３は、シンドロームデコード／エラー訂正回路３１を備えたリード／ライトバッファ３２、検査ビット生成回路３３、情報ビット生成回路３４、及びシンドローム生成回路３５を具備する。検査ビット生成回路３３は、例えば、外部からＩ／Ｏピンを介して入力される書き込みデータ（ＷＤ）に基づいて、パリティデータ部１ｂに書き込むための検査データを生成する。情報ビット生成回路３４は、ノーマルデータ部１ａから読み出された読み出しデータＲＤから情報データを抽出する。シンドローム生成回路３５は、パリティデータ部から読み出された検査データＰＲＷＤと情報データとを比較し、シンドローム信号を生成する。シンドロームデコード／エラー訂正回路３１は、シンドローム信号をデコードし、エラー発生の有無を、例えば、ビット毎に検知し、エラーが発生した場合、そのエラーが発生したビットデータを反転させ、訂正する。エラー検知訂正については、周知の方法を用いることが可能である。本例では、エラー検知訂正として、ハミング符号（Ｈａｍｍｉｎｇ−Ｃｏｄｅ）を用いた、単一ビットエラー訂正（Ｓｉｎｇｌｅ−Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｏｎ）を想定する。その具体的なエラー検知訂正動作の一例は、特許文献２に記載されているので、本明細書ではその詳細は省略する。簡単には、エラー発生の有無は、例えば、ハミング符号検査行列中のアドレスの論理値が“０”になるか、“１”になるかで検知される。エラーが発生したアドレスでは、例えば、論理値“１”となり、エラーが無いアドレスでは論理値“０”となる。シンドロームデコード／エラー訂正回路３１は、論理値“１”となったアドレスに対応するビットデータを反転し、１ビットのエラーを訂正する。
【００２５】
バーストモードは、リードレイテンシ（Ｒｅａｄ Ｌａｔｅｎｃｙ：Ｒ．Ｌ．）、バーストレングス、リニアシーケンスもしくはインターリーブシーケンス等、バーストモードに関わる設定情報に基づいて実行される。これら設定情報は、例えば、アドレス入力を用いて、モード設定回路５に予め設定される。バーストモード時、装置は、例えば、外部から入力されたクロック入力ＣＬＫｉｎから、クロックバッファ１２およびクロックジェネレータ１３を介して生成された内部クロックＣＬＫに基づいて動作する。この内部クロックＣＬＫはバーストカウンタ４、ロウデコーダ３等に供給される。
【００２６】
次に、第１実施形態に係る装置の動作を説明する。以下の動作は、バーストデータ読み出し及び書き込みを想定する。
【００２７】
（読み出し動作）
本第１実施形態では、読み出し動作時、読み出したデータのＥＣＣを、設定されたリードレイテンシ中に終了させる。例えば、リードレイテンシが“２クロック”に設定されている場合には、アドレスバリッド信号／ＡＤＶが“ＬＯＷ”レベルに遷移してから“２クロック”未満内に、例えば、下記の動作（１）〜（５）を終了させ、“２クロック”目に、第１回バーストデータ出力を行えるようにしておく。図２〜図１０に、動作の一例を視覚化し、図１１にその動作波形図を示す。
【００２８】
なお、本動作の一例では、リードレイテンシを“２クロック”、バーストレングスを“４ワード”とし、“４ワード”パラレル読み出し／“１ワード”シリアル出力を想定する。もちろん、リードレイテンシ及びバーストレングスは、それぞれ“２クロック”及び“４ワード”に限られるものではない。
【００２９】
（１） ワード線ＷＬの選択、及びノーマルデータ部１ａからのデータ（読み出しデータ：ＲＤ１〜ＲＤ４）の読み出し、パリティデータ部１ｂからの検査データ（ＰＲＷＤ）の読み出し（図２）
（２） センスアンプ８による読み出しデータ／検査データの増幅及びリストア（図３）
（３） ビット線ＢＬの選択、及びビット線ＢＬからＤＱバッファ（データ線ＤＱ）への読み出しデータ／検査データの授受（図４）
（４） 読み出しデータからの情報ビット（ＩＮＦ．）生成（図５）
（５） 検査データ及び情報ビットからのシンドローム信号（ＳＹＮ．）生成、及びシンドローム信号のデコード（エラー検知）及びエラー訂正（図６）
これらの動作を、リードレイテンシ中、本例では“２クロック”未満内に終了させる。
【００３０】
次に、図７に示すように、リードレイテンシ経過以降に、本例では、“２クロック”目に、Ｉ／Ｏバッファ２からＩ／Ｏピンに、第１回バーストデータ出力ができるように、エラー訂正された“１ワード”分の読み出しデータ（ＲＤ１ＥＣＣ）を、リード／ライトバッファ３２からＩ／Ｏバッファ２に転送しておく。
【００３１】
バーストカウンタ４は、例えば、“２クロック”目から、設定されたバーストレングス分のカウントに入る。そして、カウント毎に、内部アドレスを生成し、内部アドレスを、カラムアドレスバッファ１０を介して、リード／ライトバッファ３２のカラムデコード回路に供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、エラー訂正された読み出しデータを、１ワードずつ出力していく。本例では、“２クロック”目（図７）に、エラー訂正された読み出しデータ（ＲＤ１ＥＣＣ）を出力する（第１回バーストデータ出力）。続いて、３クロック”目（図８）、“４クロック”目（図９）、“５クロック”目（図１０）に、それぞれ第２回バーストデータ出力、第３回バーストデータ出力、第４回バーストデータ出力を行う。これにより、設定されたバーストレングス分の、エラー訂正されたデータ（ＲＤ１ＥＣＣ〜ＲＤ４ＥＣＣ）が出力される。
【００３２】
（書き込み動作）
本第１実施形態では、書き込み動作の前半、即ちリードレイテンシ中に、上記読み出し動作を行い、リード／ライトバッファ３２に、エラー訂正された読み出しデータを揃えておく。例えば、リードレイテンシが“２クロック”に設定されている場合には、アドレスバリッド信号／ＡＤＶが“ＬＯＷ”レベルに遷移してから“２クロック”未満内に、上記読み出し動作を終了させ、リード／ライトバッファ３２に、エラー訂正された読み出しデータを揃えておく。この後、“２クロック”目に、“１ワード”分の読み出しデータを、“１ワード分”の書き込みデータに書き換える。この時、残りの“３ワード分”はエラー訂正された読み出しデータである。この後、書き込みデータ及び読み出しデータ、合計４ワード分のデータから検査ビットを生成し、検査ビットをパリティデータ部１ｂに書き込み、合計４ワード分のデータはノーマルデータ部１ａに書き込む。この書き換え動作を、カウント毎に行う。図１２〜図１７に、動作の一例を視覚化し、図１８に、その動作波形図を示す。なお、本動作の一例では、リードレイテンシを“２クロック”、バーストレングスを“４ワード”とし、かつ“１ワード”シリアル入力／“４ワード”パラレル書き込みを想定する。もちろん、リードレイテンシ及びバーストレングスは、それぞれ“２クロック”、及び“４ワード”に限られるものではない。
【００３３】
まず、図１２に示すように、例えば、図２〜図６に示した動作により、リードレイテンシ中、本例では“２クロック”未満内に、エラー訂正された“４ワード”分の読み出しデータＲＤ１ＥＣＣ〜ＲＤ４ＥＣＣを、リード／ライトバッファ３２に揃えておく。
【００３４】
次に、図１３に示すように、書き込み動作の後半、即ちリードレイテンシ経過以降、本例では“２クロック”以降に、第１回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ１を、Ｉ／Ｏバッファ２からリード／ライトバッファ３２に入力する。さらに、バーストカウンタ４が、カウント毎に内部アドレスを生成し、カラムアドレスバッファ１０を介してリード／ライトバッファ３２内のカラムデコード回路に供給する。これにより、読み出しデータＲＤ１ＥＣＣを、書き込みデータＷＤ１に書き換える。この後、書き込みデータＷＤ１及び読み出しデータＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣから検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む。また、書き込みデータＷＤ１及び読み出しデータＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣはノーマルデータ部１ａに書き込む。
【００３５】
以下同様に、“３クロック”以降に、第２回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ２をリード／ライトバッファ３２に入力し、読み出しデータＲＤ２ＥＣＣを書き込みデータＷＤ２に書き換える。この後、データＷＤ１、ＷＤ２、ＲＤ３ＥＣＣ、ＲＤ４ＥＣＣをノーマルデータ部１ａに書き込むとともに、データＷＤ１、ＷＤ２、ＲＤ３ＥＣＣ、ＲＤ４ＥＣＣから検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む（図１４）。
【００３６】
“４クロック”以降に、第３回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ３をリード／ライトバッファ３２に入力し、読み出しデータＲＤ３ＥＣＣを書き込みデータＷＤ３に書き換える。この後、データＷＤ１、ＷＤ２、ＷＤ３、ＲＤ４ＥＣＣをノーマルデータ部１ａに書き込むとともに、データＷＤ１、ＷＤ２、ＷＤ３、ＲＤ４ＥＣＣから検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む（図１５）。
【００３７】
“５クロック”以降に、第４回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ４をリード／ライトバッファ３２に入力し、読み出しデータＲＤ４ＥＣＣを書き込みデータＷＤ４に書き換える。この後、データＷＤ１〜ＷＤ４をノーマルデータ部１ａに書き込むとともに、データＷＤ１〜ＷＤ４から検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む（図１６）。
【００３８】
図１７は、書き込み後のデータを示す。
【００３９】
本第１実施形態に係る装置によれば、リードレイテンシ中にＥＣＣ動作を終了させるので、ＥＣＣ動作を付加することによる、アクセススピードの劣化を抑制することができる。また、ＥＣＣ動作が付加されるので、省電力化に起因したデータ保持特性の劣化も抑制される。従って、省電力化に起因したデータ保持特性の劣化、及びアクセススピードの劣化の双方を抑制することが可能となり、低消費電力で、かつ動作が高速な半導体記憶装置を得ることができる。
【００４０】
また、本第１実施形態では、書き込み動作時、エラー訂正された読み出しデータを、書き込み動作の前半、即ちリードレイテンシ中に、リード／ライトバッファ３２に揃えておく。この後、書き込み動作の後半、即ちリードレイテンシ経過以降に、エラー訂正された読み出しデータを、１ワードずつ、カウント毎に書き込みデータに書き換え、検査ビットとともに、ノーマルデータ部１ａ及びパリティビット部１ｂに書き込む。このような書き込み動作の場合、ノーマルデータ部１ａ及びパリティビット部１ｂには、カウント毎に書き込みデータ及び検査ビットが書き込まれているので、バーストデータ入力を途中で中断することが可能である。しかも、バーストデータ入力が途中で中断された場合でも、例えば、改めてＥＣＣ動作を行うことなく、次の動作に移行することができる。このような動作は、例えば、無駄な動作を抑制できる動作であり、例えば、アクセススピードの、更なる高速化に有利である。
【００４１】
また、本第１実施形態では、データの書き込みを、例えば、１ワードシリアル入力／４ワードパラレル書き込み、即ち１ワードシリアル入力／マルチワードパラレル書き込みを想定したが、これに限られるものではない。例えば、１ワードシリアル入力／１ワードシリアル書き込みとすることも可能である。
【００４２】
１ワードシリアル入力／１ワードシリアル書き込みの場合、書き込みデータ及び読み出しデータ、例えば、合計４ワード分のデータから検査ビットを生成し、検査ビットをパリティデータ部１ｂに書き込むまでは、上記書き込み動作例と同じである。しかし、ノーマルデータ部１ａに書き込むデータは、入力された１ワード分の書き込みデータのみとする。具体的に、上記書き込み動作例に対比させると、第１回バーストデータ入力時には、検査ビットを書き込みデータＷＤ１及び読み出しデータＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣから生成し、パリティデータ部１ｂに書き込む。ノーマルデータ部１ａには、書き込みデータＷＤ１を書き込む。以下同様に、第２回バーストデータ入力時、検査ビットをデータＷＤ１、ＷＤ２、ＲＤ３ＥＣＣ、ＲＤ４ＥＣＣから生成し、パリティデータ部１ｂに書き込み、書き込みデータＷＤ２を、ノーマルデータ部１ａに書き込む。第３回バーストデータ入力時、検査ビットをデータＷＤ１、ＷＤ２、ＷＤ３、ＲＤ４ＥＣＣから生成し、パリティデータ部１ｂに書き込み、書き込みデータＷＤ３を、ノーマルデータ部１ａに書き込む。第４回バーストデータ入力時、検査ビットをデータＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４から生成し、パリティデータ部１ｂに書き込み、書き込みデータＷＤ４を、ノーマルデータ部１ａに書き込む。
【００４３】
このような１ワードシリアル入力／１ワードシリアル書き込みによれば、１ワードシリアル入力／マルチワードパラレル書き込みに比べ、１ワードの書き込みだけで済むので、動作する回路を最小限に抑えることができ、省電力化を図れる、という利点がある。
【００４４】
なお、１ワードシリアル入力／１ワードシリアル書き込みは、以下に説明する全ての実施形態にも適用することが可能である。
【００４５】
（第２実施形態）
本第２実施形態は、第１実施形態をより具体的に説明する例で、バーストレングスが“４ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ＝１６ビット＝１ワード”のバーストモード付ＰＳＲＡＭの例である。
【００４６】
図１９は、この発明の第２実施形態に係るＥＣＣ回路付同期型半導体記憶装置の一構成例を示すブロック図である。本第２実施形態では、仕様の一例として、読み出し時「“４ワード”パラレル読み出し／“１ワード”シリアル出力」、書き込み時「“１ワード”シリアル入力／“４ワード”パラレル書き込み」を想定する。ノーマルデータ部１ａに対して、一度に読み書きするビット数は、６４ビット（＝Ｂ．Ｌ．×Ｉ／Ｏ＝４ワード×１６ビット）である。また、パリティデータ部１ｂに対して、一度に読み書きするビット数は８ビットである。ＥＣＣ回路３は、第１実施形態と同様、誤り訂正符号として、例えば、ハミング符号を用い、単一ビットエラー訂正を行う。
【００４７】
以下、その動作の一例に基づき、第２実施形態に係る装置を詳細に説明する。
【００４８】
（読み出し動作）
読み出し動作時、ＥＣＣ回路３は、ノーマルデータ部１ａから６４ビットのデータを読み出し、情報ビット生成回路３４にて６４ビットの読み出しデータから、８ビットの情報データを生成する。さらに、ＥＣＣ回路３は、６４ビットの読み出しデータに加えて、パリティデータ部１ｂから８ビットの検査データを読み出す。シンドローム生成回路３５は、８ビットの情報データと８ビットの検査データとを比較し、８ビットのシンドローム信号を生成する。６４ビットの読み出しデータは、シンドロームデコード／エラー訂正回路３１において、８ビットのシンドローム信号に従って、１ビットのエラー検知及びエラー訂正が為される。第２実施形態においても、６４ビットの読み出しデータのＥＣＣを、第１実施形態と同様に、設定されたリードレイテンシ中に終了させる。
【００４９】
リードレイテンシ経過以降、バーストカウンタ４は、内部アドレスを生成する。内部アドレスは、カウント毎に、カラムアドレスバッファ１０を介してリード／ライトバッファ３２内のカラムデコード回路に供給される。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、１６ビットの読み出しデータを出力する。本例では、リードレイテンシ経過以降、例えば、１クロック毎に、１６ビットの読み出しデータを、４回出力する。
【００５０】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、リード／ライトバッファ３２に、エラー訂正された６４ビットの読み出しデータを揃えておく。
【００５１】
書き込み動作の後半、即ちリードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成し、カラムアドレスバッファ１０を介してリード／ライトバッファ３２内のカラムデコード回路に供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、６４ビットのエラー訂正された読み出しデータを、１６ビットずつ、入力された書き込みデータに書き換える。そして、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。この動作をバーストレングス分、本例では４回繰り返す。
【００５２】
このような第２実施形態においても、第１実施形態と同様の効果を得ることができる。
【００５３】
なお、本第２実施形態では、バーストレングスが“４ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ”、ノーマルデータ部１ａに対して、一度に読み書き可能なビット数が“６４ビット”を想定した。つまり、「一度に読み書き可能なビット数＝Ｂ．Ｌ．×Ｉ／Ｏ」の例である。バーストレングスは、例えば、ユーザの希望に応じて、あるいはユーザ自体が任意に設定できる。このため、バーストレングスが長くなり、例えば、「一度に読み書きするビット数＜Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。以下、これに対処できる装置のいくつかの例を、第３、第４実施形態として説明する。
【００５４】
（第３実施形態）
第３実施形態に係る装置は、バーストレングスが長い例に関する。以下では、バーストレングスが“８ワード”、Ｉ／Ｏが“１ワード＝１６Ｉ／Ｏ＝１６ビット）”のバーストモード付ＰＳＲＡＭを想定する。このＰＳＲＡＭでは、“８ワード”パラレル読み出し／“１ワード”シリアル出力を想定すると、ノーマルデータ部１ａに対して、一度に読み書きするビット数は１２８ビット（＝Ｂ．Ｌ．×Ｉ／Ｏ＝８ワード×１６ビット）となる。これは、上記第２実施形態に係る装置の２倍である。
【００５５】
一度に読み書きするビット数が大きい場合、通常、ＥＣＣ回路３によるエラーの救済率が劣化する。さらに、エラーの救済率が劣化する上、シンドローム信号のビット数も大きくなってＥＣＣ動作が複雑になり、ＥＣＣに時間を要してしまう。この結果、ＥＣＣ動作を、設定されたリードレイテンシ中に終了させることが難しくなる。
【００５６】
本第３実施形態は、一度に読み書きするビット数が大きい場合でも、エラー救済率の劣化を抑制し、かつＥＣＣに要する時間を軽減できるようにしたものである。
【００５７】
図２０は、この発明の第３実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図である。
【００５８】
図２０に示すように、第３実施形態では、例えば、第２実施形態と同規模のＥＣＣ回路３を２個具備する。具体的には、第３実施形態は、一度に読み書きするビット数を、“ノーマルデータ部１ａ＝６４ビット”、“パリティデータ部１ｂ＝８ビット”としたメモリを、２セット（上側メモリＴＯＰ／下側メモリＢＴＭ）具備したメモリである。本例のＥＣＣ回路３は、第１、第２実施形態と同様に、誤り訂正符号として、例えば、ハミング符号を用い、単一ビットエラー訂正を行う。以下、その動作を説明する。なお、上側メモリＴＯＰの動作、及び下側メモリＢＴＭの動作は、それぞれ同じである。
【００５９】
（読み出し動作）
読み出し動作時、上側メモリＴＯＰのＥＣＣ回路３は、上側メモリＴＯＰのノーマルデータ１ａから６４ビットのデータを読み出し、情報ビット生成回路３４にて６４ビットの読み出しデータから８ビットの情報データを生成する。さらに、上側メモリＴＯＰのＥＣＣ回路３は、６４ビットの読み出しデータに加えて、上側メモリＴＯＰのパリティデータ部１ｂから８ビットの検査データを読み出す。シンドローム生成回路３５は、８ビットの情報データと８ビットの検査データとを比較し、８ビットのシンドローム信号を生成する。６４ビットの読み出しデータは、シンドロームデコード／エラー訂正回路３１において、８ビットのシンドローム信号に従って、１ビットのエラー検知及びエラー訂正が為される。
【００６０】
この動作を、上側メモリＴＯＰ及び下側メモリＢＴＭで、例えば、同時に行い、上側メモリＴＯＰ及び下側メモリＢＴＭあわせて１２８ビットの、エラー訂正された読み出しデータを揃える。この動作を、設定されたリードレイテンシ中に終了させる。
【００６１】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレス（バーストアドレス）を生成し、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路、及び下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路にそれぞれ供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、上側メモリＴＯＰ＝８ビット、下側メモリＢＴＭ＝８ビット、合計１６ビット（＝１ワード）の読み出しデータを出力する。本例では、例えば、１クロック毎に、１６ビットの読み出しデータを、合計８回出力する。
【００６２】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、上側メモリＴＯＰのリード／ライトバッファ３２に６４ビット、下側メモリＢＴＭのリード／ライトバッファ３２に６４ビット、合計１２８ビットの、エラー訂正された読み出しデータを揃えておく。
【００６３】
書き込み動作の後半、即ちリードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成し、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路、及び下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路にそれぞれ供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、エラー訂正された１２８ビットの読み出しデータを、カウント毎に、上側メモリＴＯＰ＝８ビット、下側メモリＢＴＭ＝８ビット、合計１６ビットずつ、入力された書き込みデータに書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【００６４】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭに、６４ビットずつ、合計１２８ビットの書き込みデータが生成される。
【００６５】
第３実施形態に係る装置のＥＣＣ動作の概要を図２１に示しておく。
【００６６】
このような第３実施形態によれば、バーストレングスが長く、設定されたリードレイテンシ中に、ＥＣＣを終了させることが難しくなる場合でも、第１、第２実施形態と同様の効果を得ることができる。
【００６７】
また、第３実施形態によれば、ＴＯＰ／ＢＴＭそれぞれでＥＣＣを行うので、一度に読み書きするビット数が大きい場合でも、エラー救済率の劣化を抑制することができる。
【００６８】
なお、本第３実施形態では、バーストレングスが“８ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ”、ＴＯＰ／ＢＴＭそれぞれのノーマルデータ部１ａに対して、一度に読み書き可能なビット数がそれぞれ“６４ビット、合計１２８ビット”を想定した。つまり、「一度に読み書き可能なビット数＝Ｂ．Ｌ．×Ｉ／Ｏ」の例と等価である。
【００６９】
バーストレングスは、例えば、ユーザの希望に応じて、あるいはユーザ自体が任意に設定できるので、「一度に読み書き可能なビット数＞Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。例えば、バーストレングスが“４ワード”になると、一度に６４ビット読み書きで済むので、本例では６４ビット余分になる。この場合にはＴＯＰ／ＢＴＭのＥＣＣ回路３のいずれか一つのみ動作させれば良い。
【００７０】
（第４実施形態）
第４実施形態も、第３実施形態と同様に、バーストレングスが長い例に関する。第４実施形態では、「Ｂ．Ｌ．×Ｉ／Ｏ＝設定されたリードレイテンシ中にＥＣＣ可能なビット数」、具体的には、例えば、第２実施形態の「４ワード×１６＝６４ビット」のメモリを一つのセットと考え、このセットを１チップ中に複数持たせ、ＥＣＣ回路の動作をフレキシブルに変化させる。これにより、例えば、バーストレングスが長く、設定されたリードレイテンシ中にＥＣＣが終了できない場合にも対応できるようにする。
【００７１】
図２２は、この発明の第４実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図である。
【００７２】
図２２に示すように、第４実施形態では、第２実施形態と同様のメモリを、２セット持つ。詳しくは、一度に読み書きするビット数を、“ノーマルデータ部１ａ＝６４ビット”、“パリティデータ部１ｂ＝８ビット”としたメモリを、２セット（上側メモリＴＯＰ／下側メモリＢＴＭ）持つ。本例のＥＣＣ回路３は、第１〜第３実施形態と同様、誤り訂正符号として、例えば、ハミング符号を用い、単一ビットエラー訂正を行う。以下、その動作例のいくつかを説明する。
【００７３】
（第１の例）
第１の例では、バーストレングスが“８ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ＝１６ビット＝１ワード”を想定する。
【００７４】
（読み出し動作）
読み出し動作時、上側メモリＴＯＰ、下側メモリＢＴＭそれぞれＥＣＣ回路３は、例えば、第２実施形態と同様の動作を行い、それぞれ６４ビットの読み出しデータのＥＣＣを、設定されたリードレイテンシ中に終了させる。これにより、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、合計１２８ビットのエラー訂正された読み出しデータが揃えられる。
【００７５】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、８個の内部アドレスを生成し、最初の４個の内部アドレスを、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【００７６】
次に、残り４個の内部アドレスを、カラムアドレスバッファ１０を介して下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、上側メモリＴＯＰからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。下側メモリＢＴＭからデータ出力がされている間、上側メモリＴＯＰのＥＣＣ回路３は、動作しない。
【００７７】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭから、合計８回のバーストデータ出力が行われる。
【００７８】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、合計１２８ビットのエラー訂正された読み出しデータを揃えておく。
【００７９】
書き込み動作の後半、即ち設定されたリードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、８個の内部アドレスを生成し、最初の４個の内部アドレスを、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、エラー訂正された６４ビットの読み出しデータを、１６ビットずつ、入力された書き込みデータに書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【００８０】
次に、残り４個の内部アドレスを、カラムアドレスバッファ１０を介して下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、エラー訂正された６４ビットの読み出しデータを、１６ビットずつ、入力された書き込みデータに書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。この間、上側メモリＴＯＰのＥＣＣ回路３は動作しない。
【００８１】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭに、６４ビットずつ、合計１２８ビットの書き込みデータが生成される。
【００８２】
第４実施形態の第１の例に係る装置のＥＣＣ動作の概要を図２３に示しておく。
【００８３】
このような第４実施形態の第１の例においても、第３実施形態と同様に、バーストレングスが長く、設定されたリードレイテンシ中に、ＥＣＣを終了させることが難しくなる場合でも、第１、第２実施形態と同様の効果を得ることができる。
【００８４】
また、第３実施形態と同様に、ＥＣＣをＴＯＰ／ＢＴＭそれぞれで行うので、エラー救済率の劣化も抑制できる。
【００８５】
なお、本第４実施形態の第１の例では、バーストレングスが“８ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ”、ＴＯＰ／ＢＴＭそれぞれのノーマルデータ部１ａに対して、一度に読み書き可能なビット数がそれぞれ“６４ビット、合計１２８ビット”を想定した。つまり、「一度に読み書き可能なビット数＝Ｂ．Ｌ．×Ｉ／Ｏ」の例と等価である。
【００８６】
本例においても、第３実施形態と同様に、「一度に読み書き可能なビット数＞Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。例えば、バーストレングスが“４ワード”になった場合には、第３実施形態と同様に、ＴＯＰ／ＢＴＭのＥＣＣ回路３のいずれか一つのみ動作させれば良い。
【００８７】
反対に、バーストレングスが、さらに長くなると、「一度に読み書きするビット数＜Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。以下、これに対処できる装置の一例を、第４実施形態の第２の例として説明する。
【００８８】
（第２の例）
第２の例では、バーストレングスが第１の例よりも長い“１６ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ＝１６ビット＝１ワード”のバーストモード付ＰＳＲＡＭを想定する。
【００８９】
（読み出し動作）
読み出し動作時、上側メモリＴＯＰ、下側メモリＢＴＭそれぞれＥＣＣ回路３は、例えば、第２実施形態と同様の動作を行い、それぞれ６４ビットの読み出しデータのＥＣＣを、設定されたリードレイテンシ中に終了させる。これにより、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、まず、合計１２８ビットのエラー訂正された読み出しデータを揃える。
【００９０】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、１６個の内部アドレスを生成する。最初の４個の内部アドレスを、第１の例と同様に、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【００９１】
次に、続く４個の内部アドレスを、第１の例と同様に、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、上側メモリＴＯＰからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。
【００９２】
この間、上側メモリＴＯＰでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行う。これにより、上側メモリＴＯＰに６４ビットのエラー訂正された読み出しデータが揃えられる。
【００９３】
次に、続く４個の内部アドレスを、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、下側メモリＢＴＭからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。
【００９４】
この間、下側メモリＢＴＭでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行う。これにより、下側メモリＢＴＭに６４ビットのエラー訂正された読み出しデータが揃えられる。
【００９５】
次に、残り４個の内部アドレスを、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、上側メモリＴＯＰからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。この間、上側メモリＴＯＰのＥＣＣ回路３は動作しない。
【００９６】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭから、合計１６回のバーストデータ出力が行われる。
【００９７】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、まず、合計１２８ビットのエラー訂正された読み出しデータを揃えておく。
【００９８】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、１６個の内部アドレスを生成する。最初の４個の内部アドレスを、第１の例と同様に、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、上側メモリＴＯＰのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【００９９】
この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【０１００】
次に、続く４個の内部アドレスを、第１の例と同様に、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、下側メモリＢＴＭのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【０１０１】
この間、上側メモリＴＯＰでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行い、上側メモリＴＯＰに、残り６４ビットのエラー訂正された読み出しデータを揃えておく。
【０１０２】
次に、続く４個の内部アドレスを、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、上側メモリＢＴＭのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【０１０３】
この間、下側メモリＢＴＭでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行い、下側メモリＢＴＭに、残り６４ビットのエラー訂正された読み出しデータを揃えておく。
【０１０４】
次に、残り４個の内部アドレスを、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、下側メモリＢＴＭのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【０１０５】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭに、残り６４ビットずつ、合計１２８ビットの書き込みデータが生成される。
【０１０６】
第４実施形態の第２の例に係る装置のＥＣＣ動作の概要を図２４に示しておく。図２４では、２度目のデータ読み出し、及び２度目のデータ書き込みのためのＥＣＣ動作を、上側メモリＴＯＰもしくは下側メモリＢＴＭのバーストデータ出力／入力に要するクロック数と同じ、４クロックかけて行うように記載している。もちろん、上記ＥＣＣ動作を４クロックかけて終了させるようにしても良いが、上記ＥＣＣ動作の時間は自由である。例えば、上記ＥＣＣ動作を、１クロックで終了させることも可能である。ただし、上記ＥＣＣ動作は、２度目のバーストデータ出力、及び２度目のバーストデータ入力が開始される前に、終了されなければならない。
【０１０７】
このような第４実施形態の第２の例によれば、複数のメモリセルアレイを有する装置において、「一度に読み書き可能なビット数＞Ｂ．Ｌ．×Ｉ／Ｏ」となるような場合においても、第１〜第３実施形態、及び第４実施形態の第１の例と同様の効果を得ることができる。
【０１０８】
なお、第２〜第４実施形態では、Ｉ／Ｏ数を１６としたが、Ｉ／Ｏ数は１６に限られるものではない。例えば、１以上１６未満が可能であるし、１６以上も可能である。つまり、Ｉ／Ｏ数を“Ｎ”としたとき、Ｎは１以上の自然数であれば良い。
【０１０９】
また、第３、第４実施形態では、メモリセルアレイ１の数、及びＥＣＣ回路３の数をそれぞれ“２個”としたが、２個に限られるものではない。メモリセルアレイ１、及びＥＣＣ回路の数を、“Ｋ”としたとき、Ｋは２以上の自然数であれば良い。
【０１１０】
さらに、バーストレングスは２以上が可能であり、バーストレングスを“Ｍ”としたとき、Ｍは２以上の自然数であれば良い。
【０１１１】
一例として、“Ｋ＝４、Ｍ＝８、Ｎ＝３２”とした装置を説明する。
【０１１２】
この場合、一度に読み書きするビット数は、Ｍ×Ｎ＝８×３２＝２５６ビットである。Ｋは４であるから、ＥＣＣ回路３は１個当たり、（Ｍ×Ｎ）／Ｋ＝２５６／４＝６４ビットを、設定されたリードレイテンシ中にＥＣＣすれば良い。
【０１１３】
第３実施形態に従う場合には、リードレイテンシ経過以降、ＥＣＣされた６４ビット×４＝２５６ビットのデータは、４個のＥＣＣ回路３からＩ／Ｏバッファ２に対して、Ｎ／Ｋ＝３２／４＝８ビットずつ同時に（合計３２ビット）、転送されれば良い。
【０１１４】
また、第４実施形態の第１例に従う場合には、リードレイテンシ経過以降、ＥＣＣされた６４ビット×４＝２５６ビットのデータは、４個のＥＣＣ回路３からＩ／Ｏバッファ２に対して、Ｎ＝３２ビットずつ別々に、転送されれば良い。
【０１１５】
また、“Ｋ＝４、Ｍ＝８＋８、Ｎ＝３２”で、一度に読み書き可能なビット数を超えてしまった場合には、第４実施形態の第２例に従えば良い。つまり、リードレイテンシ経過以降、ＥＣＣされた６４ビット×４＝２５６ビットのデータを、４個のＥＣＣ回路３からＩ／Ｏバッファ２に対して、Ｎ＝３２ビットずつ別々に、転送する。
【０１１６】
この後、不足ビットＬ×Ｎ＝８×３２ビット＝２５６ビットのＥＣＣを、転送を終えたＥＣＣ回路３から順次行い、最初の２５６ビットの転送に続いて順次転送すれば良い。
【０１１７】
また、不足ビットＬ×Ｎ＝４×３２ビット＝１２８ビットのように、一度に読み書き可能なビット数＞不足ビットＬ×Ｎとなった場合には、例えば、４個のＥＣＣ回路のうち、２個のＥＣＣ回路３で、不足ビットのＥＣＣを行えば良い。
【０１１８】
（第５実施形態）
次に、この発明の第１〜第４実施形態に従った同期型半導体記憶装置を利用した、電子機器の一例を、この発明の第５実施形態として説明する。本例では、電子機器の一例として、携帯電話端末を示す。
【０１１９】
図２５は携帯電話端末の外観を示す平面図、図２６は携帯電話端末の一構成例を示すブロック図である。
【０１２０】
図２５及び図２６に示すように、携帯電話端末は、通信部、及び制御部を含む。
【０１２１】
通信部は、送受信アンテナ３１１、アンテナ共用器３１２、受信器３１３、ベースバンド処理部３１４、音声コーデックとして用いられるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）３１５、スピーカ３１６、マイクロホン３１７、送信器３１８、及び周波数シンセサイザ３１９を備えている。
【０１２２】
制御部は、ＣＰＵ３２１、及びＣＰＵ３２１にＣＰＵバス３３０を介して接続されるＲＯＭ３２２、ＲＡＭ３２３、ＥＥＰＲＯＭ３２４を備えている。ＲＯＭ３２２は、ＣＰＵ３２１において実行されるプログラム、例えば、通信プロトコルや、表示用のフォント等の必要となるデータを記憶する。ＲＡＭ３２３は作業領域として主に用いられ、例えば、ＣＰＵ３２１がプログラム実行中において、計算途中のデータなどを必要に応じて記憶したり、制御部と制御部以外の各部との間でやり取りされるデータを一時的に記憶したりする。ＥＥＰＲＯＭ３２４は不揮発性半導体記憶装置であり、携帯電話端末の電源がオフにされても、これに記憶されているデータは消滅しない。このため、ＥＥＰＲＯＭ３２４は、例えば、直前の設定条件などを記憶し、次の電源オン時に同じ設定にするような使用方法をとる場合に、それらの設定パラメータ等を記憶する。第１〜第４実施形態に従った同期型半導体記憶装置は、上記ＲＡＭに使用される。
【０１２３】
本例に係る携帯電話端末は、さらに、キー操作部３４０、ＬＣＤコントローラ３５０、リンガ３６０、外部入出力端子３７０、外部メモリスロット３８０、及びオーディオ再生処理部３９０を備えている。
【０１２４】
キー操作部３４０は、インターフェース回路（Ｉ／Ｆ）３４１を介してＣＰＵバス３３０に接続される。キー操作部３４０からキー入力されたキー入力情報は、例えば、ＣＰＵ３２１に伝えられる。
【０１２５】
ＬＣＤコントローラ３５０は、例えば、ＣＰＵ３２１からの表示情報を、ＣＰＵバス３３０を介して受け、ＬＣＤ（液晶ディスプレイ）３５１を制御するＬＣＤ制御情報に変換し、ＬＣＤ３５１に伝える。
【０１２６】
リンガ３６０は、例えば、呼び出し音等を発生する。
【０１２７】
外部入出力端子３７０は、インターフェース回路３７１を介してＣＰＵバス３３０に接続され、携帯電話端末に外部から情報を入力したり、あるいは携帯電話端末から外部へ情報を出力したりする際の端子として機能する。
【０１２８】
外部メモリスロット３８０にはメモリカード等の外部メモリ４００が挿入される。外部メモリスロット３８０は、インターフェース回路３８１を介してＣＰＵバス３３０に接続される。携帯電話端末にスロット３８０を設けることにより、携帯電話端末からの情報を外部メモリ４００に書き込んだり、あるいは外部メモリ４００に記憶された情報を読み出し、携帯電話端末に入力したりすることが可能となる。
【０１２９】
オーディオ再生処理部３９０は、携帯電話端末に入力されたオーディオ情報、あるいは外部メモリ４００に記憶されたオーディオ情報を再生する。再生されたオーディオ情報は、外部端子３９１を介して、例えば、ヘッドフォン、携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。例えば、携帯電話端末にオーディオ再生処理部３９０を設けることにより、オーディオ情報の再生が可能となる。
【０１３０】
このように、この発明の第１〜第４実施形態に従った同期型半導体記憶装置は、電子機器、例えば、携帯電話に適用することが可能である。
【０１３１】
特に、この発明の第１〜第４実施形態に従った同期型半導体記憶装置は、第１実施形態で述べたように、例えば、バーストデータ入力が途中で中断された場合でも、改めてＥＣＣ動作を行う必要がない。これは、データ書き込みを途中で中断し、データ読み出しを優先させる機能に有用である。このような機能は、例えば、携帯電話の割り込み受信機能の実現に利用される。
【０１３２】
従って、この発明の第１〜第４実施形態に従った同期型半導体記憶装置は、データ書き込みを途中で中断し、データ読み出しを優先させるような電子機器、例えば、携帯電話等の使用に好適である。
【０１３３】
以上、この発明を第１〜第５実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１３４】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１３５】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１３６】
また、上記各実施形態では、この発明をＰＳＲＡＭに適用した例に基づき説明したが、上述したようなＰＳＲＡＭを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。また、この発明は、ＰＳＲＡＭに限って適用されるものではなく、ＰＳＲＡＭ以外の半導体記憶装置にも適用できる。
【０１３７】
【発明の効果】
以上説明したように、この発明によれば、省電力化に起因したデータ保持特性の劣化、及びアクセススピードの劣化の双方を抑制可能な半導体集積回路装置およびそのエラー検知訂正方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る同期型半導体記憶装置の構成例を示すブロック図
【図２】図２はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図３】図３はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図４】図４はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図５】図５はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図６】図６はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図７】図７はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図８】図８はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図９】図９はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図１０】図１０はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図１１】図１１はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す動作波形図
【図１２】図１２はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１３】図１３はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１４】図１４はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１５】図１５はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１６】図１６はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１７】図１７はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１８】図１８はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す動作波形図
【図１９】図１９はこの発明の第２実施形態に係るＥＣＣ回路付同期型半導体記憶装置の構成例を示すブロック図
【図２０】図２０はこの発明の第３実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図
【図２１】図２１はこの発明の第３実施形態に係る同期型半導体記憶装置のＥＣＣ動作の概要を示す図
【図２２】図２２はこの発明の第４実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図
【図２３】図２３はこの発明の第４実施形態に係る同期型半導体記憶装置の第１の例に係るＥＣＣ動作の概要を示す図
【図２４】図２４はこの発明の第４実施形態に係る同期型半導体記憶装置の第２の例に係るＥＣＣ動作の概要を示す図
【図２５】図２５は携帯電話端末の外観を示す平面図
【図２６】図２６は携帯電話端末の構成例を示すブロック図
【符号の説明】
１…メモリセルアレイ、２…Ｉ／Ｏバッファ、３…ＥＣＣ回路、４…バーストカウンタ、５…モード設定回路、６…ロウデコーダ及びワード線ドライバ、７…ロウアドレスバッファ、８…センスアンプ、９…カラムゲート、１０…カラムアドレスバッファ、１１…ＤＱバッファ、１２…クロックバッファ、１３…クロックジェネレータ、３１…シンドロームデコード／エラー訂正回路、３２…リード／ライトバッファ、３３…検査ビット生成回路、３４…情報ビット生成回路、３５…シンドローム生成回路
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に、誤り検査訂正（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を備えたメモリ回路を有する半導体集積回路装置およびそのエラー検知訂正方法に関する。
【０００２】
【従来の技術】
半導体記憶装置の小型化、大容量化、省電力化に伴い、半導体記憶装置の中でも特に微細構造を持つメモリセルはプロセス的にも、トランジスタ特性においても信頼性の確保が難しくなっている。半導体メモリの中でＳＲＡＭは、メモリセルが複数のトランジスタ（フルＣＭＯＳタイプで６個のトランジスタ）で構成されるため、小型化、大容量化が困難である。これに対し、ＤＲＡＭのメモリセルは、１個のトランジスタと１個のキャパシタで構成されるため、小型化、大容量化に向いている。
【０００３】
このようなＤＲＡＭの特徴を考慮して、例えば、小型の携帯電子機器において、ＳＲＡＭを用いて構成されていたメモリシステムの一部を、ＤＲＡＭセルを用いた擬似ＳＲＡＭ（Ｐｓｅｕｄｏ−ＳＲＡＭ：ＰＳＲＡＭ）に置き換え、小型化を図ることが考えられている。通常、ＤＲＡＭはロウ、カラムのアドレスをマルチプレクスするのに対し、ＳＲＡＭではアドレスマルチプレクスを行わない。従って、ＳＲＡＭ用のインターフェースをそのまま用いるとすれば、ＰＳＲＡＭは、アドレスマルチプレクスせずに使うことになる。また、ＤＲＡＭはデータのリフレッシュ動作を必要とすることから、ＰＳＲＡＭにおいても内部に自動リフレッシュ回路を内蔵させることが必要である。
【０００４】
ＰＳＲＡＭはＤＲＡＭセルを用いるために、メモリシステムの小型化、大容量化に向いている。しかし、定期的にデータをリフレッシュしなければならないので、消費電力が大きくなりやすい。このため、ＰＳＲＡＭにおいては、例えば、動作電圧を可能な限り下げたり、あるいはリフレッシュサイクルを可能な限り長くしたりして、省電力化の要望に応えている。
【０００５】
しかしながら、省電力化が進展するに連れ、ＤＲＡＭセルのデータ保持特性の維持が厳しくなりつつあり、データ保持特性の劣化の対応が求められている。省電力化に起因したデータ保持特性の劣化は、ＰＳＲＡＭに特有のものではなく、通常のＤＲＡＭや、さらには、不揮発性半導体装置、例えば、ＥＥＰＲＯＭにおいても同様である。
【０００６】
データ保持特性の劣化を解決する装置としては、エラー検査訂正（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を持つ半導体記憶装置がある。
【０００７】
ＥＣＣ回路を備えた半導体記憶装置の公知例としては、例えば、特許文献１、２がある。
【０００８】
【特許文献１】
特開平１０−１７７８８０号公報
【０００９】
【特許文献２】
特開２００３−５９２９０号公報
【００１０】
【発明が解決しようとする課題】
しかし、ＥＣＣ回路を備えた半導体記憶装置は、省電力化に起因したデータ保持特性の劣化については解決できるものの、通常の読み出し動作及び書き込み動作に加え、ＥＣＣのための一連の動作が加わるために、アクセススピードが劣化する。
【００１１】
小型の携帯電子機器に多用される半導体記憶装置、例えば、ＰＳＲＡＭは、省電力化に加え、アクセスピードの高速化も求められている。
【００１２】
この発明は上記事情に鑑みて為されたもので、その目的は、省電力化に起因したデータ保持特性の劣化、及びアクセススピードの劣化の双方を抑制可能な半導体集積回路装置およびそのエラー検知訂正方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体集積回路装置は、通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたメモリセルアレイと、データ読み出し時、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うエラー検知訂正回路と、前記エラー検知訂正された読み出しデータを、前記リードレイテンシ経過以降に出力するＩ／Ｏバッファとを具備することを特徴としている。
【００１４】
また、この発明の第２態様に係る半導体集積回路装置は、通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたＫ個のメモリセルアレイと（ただし、Ｋは２以上の自然数）、データ読み出し時、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うＫ個のエラー検知訂正回路と、前記エラー検知訂正された読み出しデータを、前記リードレイテンシ経過以降に出力するＩ／Ｏバッファとを具備することを特徴としている。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
（第１実施形態）
図１は、この発明の第１実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図である。
【００１７】
図１に示すように、第１実施形態に係る装置は、メモリセルＭＣに、ＤＲＡＭセルを用いた擬似ＳＲＡＭ（Ｐｓｅｕｄｏ ＳＲＡＭ：ＰＳＲＡＭ）である。第１実施形態に係る装置では、メモリセルアレイ１と、Ｉ／Ｏバッファ２との間に、エラー検知訂正（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路３を有する。メモリセルアレイ１は、ノーマルデータ部１ａと、パリティデータ部１ｂとを含む。ＥＣＣ回路３は、エラー訂正符号として、例えば、ハミング符号（Ｈａｍｍｉｎｇ−Ｃｏｄｅ）を用い、単一ビットエラー訂正（Ｓｉｎｇｌｅ−Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｏｎ）を行う。
【００１８】
第１実施形態に係る装置は、バーストカウンタ４を持つ。バーストカウンタ４は、バーストモード時に用いられ、バーストモード時、モード設定回路５に設定されたバーストレングス（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：Ｂ．Ｌ．）分の内部アドレス（カラムアドレスに相当）を生成する。つまり、第１実施形態に係る装置は、バーストモード付ＰＳＲＡＭである。以下、詳細に説明する。
【００１９】
図１に示すように、ノーマルデータ部１ａは通常のデータ書き込み／読み出しに用いられ、ノーマルデータ部１ａ内のメモリセルＭＣには、通常のデータが記憶される。パリティデータ部１ｂはエラー検知訂正（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）に用いられ、パリティデータ部１ｂ内のメモリセルＭＣにはＥＣＣのための検査データ、例えば、シンドロームの奇数偶数判定のためのパリティデータが記憶される。
【００２０】
メモリセルアレイ１内にはワード線ＷＬ、及びビット線ＢＬが設けられる。ワード線ＷＬは、ノーマルデータ部１ａからパリティデータ部１ｂまで連続して設けられ、ワード線ＷＬとビット線ＢＬとの交点には、メモリセルＭＣが設けられる。
【００２１】
ロウデコーダ及びワード線ドライバ６は、入力されたアドレス（ロウアドレスに相当）基づいてワード線ＷＬを選択駆動する。アドレスは、例えば、外部から、アドレスバリット信号／ＡＤＶに従ってロウアドレスバッファ７に入力され、ロウアドレスバッファ７を介してロウデコーダに入力される。ロウデコーダは入力された内部アドレスをデコードし、デコード結果に基づいてワード線ドライバを選択する。選択されたワード線ドライバは、これに接続されたワード線を駆動する。
【００２２】
ビット線ＢＬは、センスアンプ８を介してカラムゲート９に接続される。カラムゲート９は、カラムアドレスバッファ１０から出力された内部アドレスに基づいてビット線ＢＬを選択し、選択したビット線ＢＬをデータ線ＤＱに接続する。これにより、ビット線ＢＬとデータ線ＤＱとの間でデータの授受が行われる。
【００２３】
データ線ＤＱは、ＤＱバッファ１１に接続される。ＥＣＣ回路３は、ＤＱバッファ１１とＩ／Ｏバッファ２との間に設けられる。
【００２４】
ＥＣＣ回路３は、シンドロームデコード／エラー訂正回路３１を備えたリード／ライトバッファ３２、検査ビット生成回路３３、情報ビット生成回路３４、及びシンドローム生成回路３５を具備する。検査ビット生成回路３３は、例えば、外部からＩ／Ｏピンを介して入力される書き込みデータ（ＷＤ）に基づいて、パリティデータ部１ｂに書き込むための検査データを生成する。情報ビット生成回路３４は、ノーマルデータ部１ａから読み出された読み出しデータＲＤから情報データを抽出する。シンドローム生成回路３５は、パリティデータ部から読み出された検査データＰＲＷＤと情報データとを比較し、シンドローム信号を生成する。シンドロームデコード／エラー訂正回路３１は、シンドローム信号をデコードし、エラー発生の有無を、例えば、ビット毎に検知し、エラーが発生した場合、そのエラーが発生したビットデータを反転させ、訂正する。エラー検知訂正については、周知の方法を用いることが可能である。本例では、エラー検知訂正として、ハミング符号（Ｈａｍｍｉｎｇ−Ｃｏｄｅ）を用いた、単一ビットエラー訂正（Ｓｉｎｇｌｅ−Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｏｎ）を想定する。その具体的なエラー検知訂正動作の一例は、特許文献２に記載されているので、本明細書ではその詳細は省略する。簡単には、エラー発生の有無は、例えば、ハミング符号検査行列中のアドレスの論理値が“０”になるか、“１”になるかで検知される。エラーが発生したアドレスでは、例えば、論理値“１”となり、エラーが無いアドレスでは論理値“０”となる。シンドロームデコード／エラー訂正回路３１は、論理値“１”となったアドレスに対応するビットデータを反転し、１ビットのエラーを訂正する。
【００２５】
バーストモードは、リードレイテンシ（Ｒｅａｄ Ｌａｔｅｎｃｙ：Ｒ．Ｌ．）、バーストレングス、リニアシーケンスもしくはインターリーブシーケンス等、バーストモードに関わる設定情報に基づいて実行される。これら設定情報は、例えば、アドレス入力を用いて、モード設定回路５に予め設定される。バーストモード時、装置は、例えば、外部から入力されたクロック入力ＣＬＫｉｎから、クロックバッファ１２およびクロックジェネレータ１３を介して生成された内部クロックＣＬＫに基づいて動作する。この内部クロックＣＬＫはバーストカウンタ４、ロウデコーダ３等に供給される。
【００２６】
次に、第１実施形態に係る装置の動作を説明する。以下の動作は、バーストデータ読み出し及び書き込みを想定する。
【００２７】
（読み出し動作）
本第１実施形態では、読み出し動作時、読み出したデータのＥＣＣを、設定されたリードレイテンシ中に終了させる。例えば、リードレイテンシが“２クロック”に設定されている場合には、アドレスバリッド信号／ＡＤＶが“ＬＯＷ”レベルに遷移してから“２クロック”未満内に、例えば、下記の動作（１）〜（５）を終了させ、“２クロック”目に、第１回バーストデータ出力を行えるようにしておく。図２〜図１０に、動作の一例を視覚化し、図１１にその動作波形図を示す。
【００２８】
なお、本動作の一例では、リードレイテンシを“２クロック”、バーストレングスを“４ワード”とし、“４ワード”パラレル読み出し／“１ワード”シリアル出力を想定する。もちろん、リードレイテンシ及びバーストレングスは、それぞれ“２クロック”及び“４ワード”に限られるものではない。
【００２９】
（１） ワード線ＷＬの選択、及びノーマルデータ部１ａからのデータ（読み出しデータ：ＲＤ１〜ＲＤ４）の読み出し、パリティデータ部１ｂからの検査データ（ＰＲＷＤ）の読み出し（図２）
（２） センスアンプ８による読み出しデータ／検査データの増幅及びリストア（図３）
（３） ビット線ＢＬの選択、及びビット線ＢＬからＤＱバッファ（データ線ＤＱ）への読み出しデータ／検査データの授受（図４）
（４） 読み出しデータからの情報ビット（ＩＮＦ．）生成（図５）
（５） 検査データ及び情報ビットからのシンドローム信号（ＳＹＮ．）生成、及びシンドローム信号のデコード（エラー検知）及びエラー訂正（図６）
これらの動作を、リードレイテンシ中、本例では“２クロック”未満内に終了させる。
【００３０】
次に、図７に示すように、リードレイテンシ経過以降に、本例では、“２クロック”目に、Ｉ／Ｏバッファ２からＩ／Ｏピンに、第１回バーストデータ出力ができるように、エラー訂正された“１ワード”分の読み出しデータ（ＲＤ１ＥＣＣ）を、リード／ライトバッファ３２からＩ／Ｏバッファ２に転送しておく。
【００３１】
バーストカウンタ４は、例えば、“２クロック”目から、設定されたバーストレングス分のカウントに入る。そして、カウント毎に、内部アドレスを生成し、内部アドレスを、カラムアドレスバッファ１０を介して、リード／ライトバッファ３２のカラムデコード回路に供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、エラー訂正された読み出しデータを、１ワードずつ出力していく。本例では、“２クロック”目（図７）に、エラー訂正された読み出しデータ（ＲＤ１ＥＣＣ）を出力する（第１回バーストデータ出力）。続いて、３クロック”目（図８）、“４クロック”目（図９）、“５クロック”目（図１０）に、それぞれ第２回バーストデータ出力、第３回バーストデータ出力、第４回バーストデータ出力を行う。これにより、設定されたバーストレングス分の、エラー訂正されたデータ（ＲＤ１ＥＣＣ〜ＲＤ４ＥＣＣ）が出力される。
【００３２】
（書き込み動作）
本第１実施形態では、書き込み動作の前半、即ちリードレイテンシ中に、上記読み出し動作を行い、リード／ライトバッファ３２に、エラー訂正された読み出しデータを揃えておく。例えば、リードレイテンシが“２クロック”に設定されている場合には、アドレスバリッド信号／ＡＤＶが“ＬＯＷ”レベルに遷移してから“２クロック”未満内に、上記読み出し動作を終了させ、リード／ライトバッファ３２に、エラー訂正された読み出しデータを揃えておく。この後、“２クロック”目に、“１ワード”分の読み出しデータを、“１ワード分”の書き込みデータに書き換える。この時、残りの“３ワード分”はエラー訂正された読み出しデータである。この後、書き込みデータ及び読み出しデータ、合計４ワード分のデータから検査ビットを生成し、検査ビットをパリティデータ部１ｂに書き込み、合計４ワード分のデータはノーマルデータ部１ａに書き込む。この書き換え動作を、カウント毎に行う。図１２〜図１７に、動作の一例を視覚化し、図１８に、その動作波形図を示す。なお、本動作の一例では、リードレイテンシを“２クロック”、バーストレングスを“４ワード”とし、かつ“１ワード”シリアル入力／“４ワード”パラレル書き込みを想定する。もちろん、リードレイテンシ及びバーストレングスは、それぞれ“２クロック”、及び“４ワード”に限られるものではない。
【００３３】
まず、図１２に示すように、例えば、図２〜図６に示した動作により、リードレイテンシ中、本例では“２クロック”未満内に、エラー訂正された“４ワード”分の読み出しデータＲＤ１ＥＣＣ〜ＲＤ４ＥＣＣを、リード／ライトバッファ３２に揃えておく。
【００３４】
次に、図１３に示すように、書き込み動作の後半、即ちリードレイテンシ経過以降、本例では“２クロック”以降に、第１回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ１を、Ｉ／Ｏバッファ２からリード／ライトバッファ３２に入力する。さらに、バーストカウンタ４が、カウント毎に内部アドレスを生成し、カラムアドレスバッファ１０を介してリード／ライトバッファ３２内のカラムデコード回路に供給する。これにより、読み出しデータＲＤ１ＥＣＣを、書き込みデータＷＤ１に書き換える。この後、書き込みデータＷＤ１及び読み出しデータＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣから検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む。また、書き込みデータＷＤ１及び読み出しデータＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣはノーマルデータ部１ａに書き込む。
【００３５】
以下同様に、“３クロック”以降に、第２回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ２をリード／ライトバッファ３２に入力し、読み出しデータＲＤ２ＥＣＣを書き込みデータＷＤ２に書き換える。この後、データＷＤ１、ＷＤ２、ＲＤ３ＥＣＣ、ＲＤ４ＥＣＣをノーマルデータ部１ａに書き込むとともに、データＷＤ１、ＷＤ２、ＲＤ３ＥＣＣ、ＲＤ４ＥＣＣから検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む（図１４）。
【００３６】
“４クロック”以降に、第３回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ３をリード／ライトバッファ３２に入力し、読み出しデータＲＤ３ＥＣＣを書き込みデータＷＤ３に書き換える。この後、データＷＤ１、ＷＤ２、ＷＤ３、ＲＤ４ＥＣＣをノーマルデータ部１ａに書き込むとともに、データＷＤ１、ＷＤ２、ＷＤ３、ＲＤ４ＥＣＣから検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む（図１５）。
【００３７】
“５クロック”以降に、第４回バーストデータ入力に対応した“１ワード”分の書き込みデータＷＤ４をリード／ライトバッファ３２に入力し、読み出しデータＲＤ４ＥＣＣを書き込みデータＷＤ４に書き換える。この後、データＷＤ１〜ＷＤ４をノーマルデータ部１ａに書き込むとともに、データＷＤ１〜ＷＤ４から検査ビットＰＲＷＤを生成し、検査ビットＰＲＷＤをパリティデータ部１ｂに書き込む（図１６）。
【００３８】
図１７は、書き込み後のデータを示す。
【００３９】
本第１実施形態に係る装置によれば、リードレイテンシ中にＥＣＣ動作を終了させるので、ＥＣＣ動作を付加することによる、アクセススピードの劣化を抑制することができる。また、ＥＣＣ動作が付加されるので、省電力化に起因したデータ保持特性の劣化も抑制される。従って、省電力化に起因したデータ保持特性の劣化、及びアクセススピードの劣化の双方を抑制することが可能となり、低消費電力で、かつ動作が高速な半導体記憶装置を得ることができる。
【００４０】
また、本第１実施形態では、書き込み動作時、エラー訂正された読み出しデータを、書き込み動作の前半、即ちリードレイテンシ中に、リード／ライトバッファ３２に揃えておく。この後、書き込み動作の後半、即ちリードレイテンシ経過以降に、エラー訂正された読み出しデータを、１ワードずつ、カウント毎に書き込みデータに書き換え、検査ビットとともに、ノーマルデータ部１ａ及びパリティビット部１ｂに書き込む。このような書き込み動作の場合、ノーマルデータ部１ａ及びパリティビット部１ｂには、カウント毎に書き込みデータ及び検査ビットが書き込まれているので、バーストデータ入力を途中で中断することが可能である。しかも、バーストデータ入力が途中で中断された場合でも、例えば、改めてＥＣＣ動作を行うことなく、次の動作に移行することができる。このような動作は、例えば、無駄な動作を抑制できる動作であり、例えば、アクセススピードの、更なる高速化に有利である。
【００４１】
また、本第１実施形態では、データの書き込みを、例えば、１ワードシリアル入力／４ワードパラレル書き込み、即ち１ワードシリアル入力／マルチワードパラレル書き込みを想定したが、これに限られるものではない。例えば、１ワードシリアル入力／１ワードシリアル書き込みとすることも可能である。
【００４２】
１ワードシリアル入力／１ワードシリアル書き込みの場合、書き込みデータ及び読み出しデータ、例えば、合計４ワード分のデータから検査ビットを生成し、検査ビットをパリティデータ部１ｂに書き込むまでは、上記書き込み動作例と同じである。しかし、ノーマルデータ部１ａに書き込むデータは、入力された１ワード分の書き込みデータのみとする。具体的に、上記書き込み動作例に対比させると、第１回バーストデータ入力時には、検査ビットを書き込みデータＷＤ１及び読み出しデータＲＤ２ＥＣＣ〜ＲＤ４ＥＣＣから生成し、パリティデータ部１ｂに書き込む。ノーマルデータ部１ａには、書き込みデータＷＤ１を書き込む。以下同様に、第２回バーストデータ入力時、検査ビットをデータＷＤ１、ＷＤ２、ＲＤ３ＥＣＣ、ＲＤ４ＥＣＣから生成し、パリティデータ部１ｂに書き込み、書き込みデータＷＤ２を、ノーマルデータ部１ａに書き込む。第３回バーストデータ入力時、検査ビットをデータＷＤ１、ＷＤ２、ＷＤ３、ＲＤ４ＥＣＣから生成し、パリティデータ部１ｂに書き込み、書き込みデータＷＤ３を、ノーマルデータ部１ａに書き込む。第４回バーストデータ入力時、検査ビットをデータＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４から生成し、パリティデータ部１ｂに書き込み、書き込みデータＷＤ４を、ノーマルデータ部１ａに書き込む。
【００４３】
このような１ワードシリアル入力／１ワードシリアル書き込みによれば、１ワードシリアル入力／マルチワードパラレル書き込みに比べ、１ワードの書き込みだけで済むので、動作する回路を最小限に抑えることができ、省電力化を図れる、という利点がある。
【００４４】
なお、１ワードシリアル入力／１ワードシリアル書き込みは、以下に説明する全ての実施形態にも適用することが可能である。
【００４５】
（第２実施形態）
本第２実施形態は、第１実施形態をより具体的に説明する例で、バーストレングスが“４ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ＝１６ビット＝１ワード”のバーストモード付ＰＳＲＡＭの例である。
【００４６】
図１９は、この発明の第２実施形態に係るＥＣＣ回路付同期型半導体記憶装置の一構成例を示すブロック図である。本第２実施形態では、仕様の一例として、読み出し時「“４ワード”パラレル読み出し／“１ワード”シリアル出力」、書き込み時「“１ワード”シリアル入力／“４ワード”パラレル書き込み」を想定する。ノーマルデータ部１ａに対して、一度に読み書きするビット数は、６４ビット（＝Ｂ．Ｌ．×Ｉ／Ｏ＝４ワード×１６ビット）である。また、パリティデータ部１ｂに対して、一度に読み書きするビット数は８ビットである。ＥＣＣ回路３は、第１実施形態と同様、誤り訂正符号として、例えば、ハミング符号を用い、単一ビットエラー訂正を行う。
【００４７】
以下、その動作の一例に基づき、第２実施形態に係る装置を詳細に説明する。
【００４８】
（読み出し動作）
読み出し動作時、ＥＣＣ回路３は、ノーマルデータ部１ａから６４ビットのデータを読み出し、情報ビット生成回路３４にて６４ビットの読み出しデータから、８ビットの情報データを生成する。さらに、ＥＣＣ回路３は、６４ビットの読み出しデータに加えて、パリティデータ部１ｂから８ビットの検査データを読み出す。シンドローム生成回路３５は、８ビットの情報データと８ビットの検査データとを比較し、８ビットのシンドローム信号を生成する。６４ビットの読み出しデータは、シンドロームデコード／エラー訂正回路３１において、８ビットのシンドローム信号に従って、１ビットのエラー検知及びエラー訂正が為される。第２実施形態においても、６４ビットの読み出しデータのＥＣＣを、第１実施形態と同様に、設定されたリードレイテンシ中に終了させる。
【００４９】
リードレイテンシ経過以降、バーストカウンタ４は、内部アドレスを生成する。内部アドレスは、カウント毎に、カラムアドレスバッファ１０を介してリード／ライトバッファ３２内のカラムデコード回路に供給される。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、１６ビットの読み出しデータを出力する。本例では、リードレイテンシ経過以降、例えば、１クロック毎に、１６ビットの読み出しデータを、４回出力する。
【００５０】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、リード／ライトバッファ３２に、エラー訂正された６４ビットの読み出しデータを揃えておく。
【００５１】
書き込み動作の後半、即ちリードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成し、カラムアドレスバッファ１０を介してリード／ライトバッファ３２内のカラムデコード回路に供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、６４ビットのエラー訂正された読み出しデータを、１６ビットずつ、入力された書き込みデータに書き換える。そして、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。この動作をバーストレングス分、本例では４回繰り返す。
【００５２】
このような第２実施形態においても、第１実施形態と同様の効果を得ることができる。
【００５３】
なお、本第２実施形態では、バーストレングスが“４ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ”、ノーマルデータ部１ａに対して、一度に読み書き可能なビット数が“６４ビット”を想定した。つまり、「一度に読み書き可能なビット数＝Ｂ．Ｌ．×Ｉ／Ｏ」の例である。バーストレングスは、例えば、ユーザの希望に応じて、あるいはユーザ自体が任意に設定できる。このため、バーストレングスが長くなり、例えば、「一度に読み書きするビット数＜Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。以下、これに対処できる装置のいくつかの例を、第３、第４実施形態として説明する。
【００５４】
（第３実施形態）
第３実施形態に係る装置は、バーストレングスが長い例に関する。以下では、バーストレングスが“８ワード”、Ｉ／Ｏが“１ワード＝１６Ｉ／Ｏ＝１６ビット）”のバーストモード付ＰＳＲＡＭを想定する。このＰＳＲＡＭでは、“８ワード”パラレル読み出し／“１ワード”シリアル出力を想定すると、ノーマルデータ部１ａに対して、一度に読み書きするビット数は１２８ビット（＝Ｂ．Ｌ．×Ｉ／Ｏ＝８ワード×１６ビット）となる。これは、上記第２実施形態に係る装置の２倍である。
【００５５】
一度に読み書きするビット数が大きい場合、通常、ＥＣＣ回路３によるエラーの救済率が劣化する。さらに、エラーの救済率が劣化する上、シンドローム信号のビット数も大きくなってＥＣＣ動作が複雑になり、ＥＣＣに時間を要してしまう。この結果、ＥＣＣ動作を、設定されたリードレイテンシ中に終了させることが難しくなる。
【００５６】
本第３実施形態は、一度に読み書きするビット数が大きい場合でも、エラー救済率の劣化を抑制し、かつＥＣＣに要する時間を軽減できるようにしたものである。
【００５７】
図２０は、この発明の第３実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図である。
【００５８】
図２０に示すように、第３実施形態では、例えば、第２実施形態と同規模のＥＣＣ回路３を２個具備する。具体的には、第３実施形態は、一度に読み書きするビット数を、“ノーマルデータ部１ａ＝６４ビット”、“パリティデータ部１ｂ＝８ビット”としたメモリを、２セット（上側メモリＴＯＰ／下側メモリＢＴＭ）具備したメモリである。本例のＥＣＣ回路３は、第１、第２実施形態と同様に、誤り訂正符号として、例えば、ハミング符号を用い、単一ビットエラー訂正を行う。以下、その動作を説明する。なお、上側メモリＴＯＰの動作、及び下側メモリＢＴＭの動作は、それぞれ同じである。
【００５９】
（読み出し動作）
読み出し動作時、上側メモリＴＯＰのＥＣＣ回路３は、上側メモリＴＯＰのノーマルデータ１ａから６４ビットのデータを読み出し、情報ビット生成回路３４にて６４ビットの読み出しデータから８ビットの情報データを生成する。さらに、上側メモリＴＯＰのＥＣＣ回路３は、６４ビットの読み出しデータに加えて、上側メモリＴＯＰのパリティデータ部１ｂから８ビットの検査データを読み出す。シンドローム生成回路３５は、８ビットの情報データと８ビットの検査データとを比較し、８ビットのシンドローム信号を生成する。６４ビットの読み出しデータは、シンドロームデコード／エラー訂正回路３１において、８ビットのシンドローム信号に従って、１ビットのエラー検知及びエラー訂正が為される。
【００６０】
この動作を、上側メモリＴＯＰ及び下側メモリＢＴＭで、例えば、同時に行い、上側メモリＴＯＰ及び下側メモリＢＴＭあわせて１２８ビットの、エラー訂正された読み出しデータを揃える。この動作を、設定されたリードレイテンシ中に終了させる。
【００６１】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレス（バーストアドレス）を生成し、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路、及び下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路にそれぞれ供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、上側メモリＴＯＰ＝８ビット、下側メモリＢＴＭ＝８ビット、合計１６ビット（＝１ワード）の読み出しデータを出力する。本例では、例えば、１クロック毎に、１６ビットの読み出しデータを、合計８回出力する。
【００６２】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、上側メモリＴＯＰのリード／ライトバッファ３２に６４ビット、下側メモリＢＴＭのリード／ライトバッファ３２に６４ビット、合計１２８ビットの、エラー訂正された読み出しデータを揃えておく。
【００６３】
書き込み動作の後半、即ちリードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成し、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路、及び下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路にそれぞれ供給する。リード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、エラー訂正された１２８ビットの読み出しデータを、カウント毎に、上側メモリＴＯＰ＝８ビット、下側メモリＢＴＭ＝８ビット、合計１６ビットずつ、入力された書き込みデータに書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【００６４】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭに、６４ビットずつ、合計１２８ビットの書き込みデータが生成される。
【００６５】
第３実施形態に係る装置のＥＣＣ動作の概要を図２１に示しておく。
【００６６】
このような第３実施形態によれば、バーストレングスが長く、設定されたリードレイテンシ中に、ＥＣＣを終了させることが難しくなる場合でも、第１、第２実施形態と同様の効果を得ることができる。
【００６７】
また、第３実施形態によれば、ＴＯＰ／ＢＴＭそれぞれでＥＣＣを行うので、一度に読み書きするビット数が大きい場合でも、エラー救済率の劣化を抑制することができる。
【００６８】
なお、本第３実施形態では、バーストレングスが“８ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ”、ＴＯＰ／ＢＴＭそれぞれのノーマルデータ部１ａに対して、一度に読み書き可能なビット数がそれぞれ“６４ビット、合計１２８ビット”を想定した。つまり、「一度に読み書き可能なビット数＝Ｂ．Ｌ．×Ｉ／Ｏ」の例と等価である。
【００６９】
バーストレングスは、例えば、ユーザの希望に応じて、あるいはユーザ自体が任意に設定できるので、「一度に読み書き可能なビット数＞Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。例えば、バーストレングスが“４ワード”になると、一度に６４ビット読み書きで済むので、本例では６４ビット余分になる。この場合にはＴＯＰ／ＢＴＭのＥＣＣ回路３のいずれか一つのみ動作させれば良い。
【００７０】
（第４実施形態）
第４実施形態も、第３実施形態と同様に、バーストレングスが長い例に関する。第４実施形態では、「Ｂ．Ｌ．×Ｉ／Ｏ＝設定されたリードレイテンシ中にＥＣＣ可能なビット数」、具体的には、例えば、第２実施形態の「４ワード×１６＝６４ビット」のメモリを一つのセットと考え、このセットを１チップ中に複数持たせ、ＥＣＣ回路の動作をフレキシブルに変化させる。これにより、例えば、バーストレングスが長く、設定されたリードレイテンシ中にＥＣＣが終了できない場合にも対応できるようにする。
【００７１】
図２２は、この発明の第４実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図である。
【００７２】
図２２に示すように、第４実施形態では、第２実施形態と同様のメモリを、２セット持つ。詳しくは、一度に読み書きするビット数を、“ノーマルデータ部１ａ＝６４ビット”、“パリティデータ部１ｂ＝８ビット”としたメモリを、２セット（上側メモリＴＯＰ／下側メモリＢＴＭ）持つ。本例のＥＣＣ回路３は、第１〜第３実施形態と同様、誤り訂正符号として、例えば、ハミング符号を用い、単一ビットエラー訂正を行う。以下、その動作例のいくつかを説明する。
【００７３】
（第１の例）
第１の例では、バーストレングスが“８ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ＝１６ビット＝１ワード”を想定する。
【００７４】
（読み出し動作）
読み出し動作時、上側メモリＴＯＰ、下側メモリＢＴＭそれぞれＥＣＣ回路３は、例えば、第２実施形態と同様の動作を行い、それぞれ６４ビットの読み出しデータのＥＣＣを、設定されたリードレイテンシ中に終了させる。これにより、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、合計１２８ビットのエラー訂正された読み出しデータが揃えられる。
【００７５】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、８個の内部アドレスを生成し、最初の４個の内部アドレスを、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【００７６】
次に、残り４個の内部アドレスを、カラムアドレスバッファ１０を介して下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、上側メモリＴＯＰからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。下側メモリＢＴＭからデータ出力がされている間、上側メモリＴＯＰのＥＣＣ回路３は、動作しない。
【００７７】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭから、合計８回のバーストデータ出力が行われる。
【００７８】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、合計１２８ビットのエラー訂正された読み出しデータを揃えておく。
【００７９】
書き込み動作の後半、即ち設定されたリードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、８個の内部アドレスを生成し、最初の４個の内部アドレスを、カラムアドレスバッファ１０を介して上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、エラー訂正された６４ビットの読み出しデータを、１６ビットずつ、入力された書き込みデータに書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【００８０】
次に、残り４個の内部アドレスを、カラムアドレスバッファ１０を介して下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、エラー訂正された６４ビットの読み出しデータを、１６ビットずつ、入力された書き込みデータに書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。この間、上側メモリＴＯＰのＥＣＣ回路３は動作しない。
【００８１】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭに、６４ビットずつ、合計１２８ビットの書き込みデータが生成される。
【００８２】
第４実施形態の第１の例に係る装置のＥＣＣ動作の概要を図２３に示しておく。
【００８３】
このような第４実施形態の第１の例においても、第３実施形態と同様に、バーストレングスが長く、設定されたリードレイテンシ中に、ＥＣＣを終了させることが難しくなる場合でも、第１、第２実施形態と同様の効果を得ることができる。
【００８４】
また、第３実施形態と同様に、ＥＣＣをＴＯＰ／ＢＴＭそれぞれで行うので、エラー救済率の劣化も抑制できる。
【００８５】
なお、本第４実施形態の第１の例では、バーストレングスが“８ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ”、ＴＯＰ／ＢＴＭそれぞれのノーマルデータ部１ａに対して、一度に読み書き可能なビット数がそれぞれ“６４ビット、合計１２８ビット”を想定した。つまり、「一度に読み書き可能なビット数＝Ｂ．Ｌ．×Ｉ／Ｏ」の例と等価である。
【００８６】
本例においても、第３実施形態と同様に、「一度に読み書き可能なビット数＞Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。例えば、バーストレングスが“４ワード”になった場合には、第３実施形態と同様に、ＴＯＰ／ＢＴＭのＥＣＣ回路３のいずれか一つのみ動作させれば良い。
【００８７】
反対に、バーストレングスが、さらに長くなると、「一度に読み書きするビット数＜Ｂ．Ｌ．×Ｉ／Ｏ」となる場合もある。以下、これに対処できる装置の一例を、第４実施形態の第２の例として説明する。
【００８８】
（第２の例）
第２の例では、バーストレングスが第１の例よりも長い“１６ワード”、Ｉ／Ｏが“１６Ｉ／Ｏ＝１６ビット＝１ワード”のバーストモード付ＰＳＲＡＭを想定する。
【００８９】
（読み出し動作）
読み出し動作時、上側メモリＴＯＰ、下側メモリＢＴＭそれぞれＥＣＣ回路３は、例えば、第２実施形態と同様の動作を行い、それぞれ６４ビットの読み出しデータのＥＣＣを、設定されたリードレイテンシ中に終了させる。これにより、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、まず、合計１２８ビットのエラー訂正された読み出しデータを揃える。
【００９０】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、１６個の内部アドレスを生成する。最初の４個の内部アドレスを、第１の例と同様に、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【００９１】
次に、続く４個の内部アドレスを、第１の例と同様に、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、上側メモリＴＯＰからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。
【００９２】
この間、上側メモリＴＯＰでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行う。これにより、上側メモリＴＯＰに６４ビットのエラー訂正された読み出しデータが揃えられる。
【００９３】
次に、続く４個の内部アドレスを、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。上側メモリＴＯＰのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、下側メモリＢＴＭからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。
【００９４】
この間、下側メモリＢＴＭでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行う。これにより、下側メモリＢＴＭに６４ビットのエラー訂正された読み出しデータが揃えられる。
【００９５】
次に、残り４個の内部アドレスを、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。下側メモリＢＴＭのリード／ライトバッファ３２は、カラムデコード回路に設定されたシーケンスに基づいて、上側メモリＴＯＰからの出力に続き、カウント毎に、１６ビットの読み出しデータを、合計４回出力する。この間、上側メモリＴＯＰのＥＣＣ回路３は動作しない。
【００９６】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭから、合計１６回のバーストデータ出力が行われる。
【００９７】
（書き込み動作）
書き込み動作の前半、即ち設定されたリードレイテンシ中、上記読み出し動作を行い、上側メモリＴＯＰ及び下側メモリＢＴＭの双方に、まず、合計１２８ビットのエラー訂正された読み出しデータを揃えておく。
【００９８】
リードレイテンシ経過以降、バーストカウンタ４は、カウント毎に内部アドレスを生成する。本例では、１６個の内部アドレスを生成する。最初の４個の内部アドレスを、第１の例と同様に、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、上側メモリＴＯＰのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【００９９】
この間、下側メモリＢＴＭのＥＣＣ回路３は動作しない。
【０１００】
次に、続く４個の内部アドレスを、第１の例と同様に、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、下側メモリＢＴＭのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【０１０１】
この間、上側メモリＴＯＰでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行い、上側メモリＴＯＰに、残り６４ビットのエラー訂正された読み出しデータを揃えておく。
【０１０２】
次に、続く４個の内部アドレスを、上側メモリＴＯＰのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、上側メモリＢＴＭのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【０１０３】
この間、下側メモリＢＴＭでは、残り６４ビット分のデータの読み出し、及び読み出しデータのＥＣＣを行い、下側メモリＢＴＭに、残り６４ビットのエラー訂正された読み出しデータを揃えておく。
【０１０４】
次に、残り４個の内部アドレスを、下側メモリＢＴＭのリード／ライトバッファ３２内のカラムデコード回路に、カウント毎に供給する。これにより、下側メモリＢＴＭのリード／ライトバッファ３２では、エラー訂正された６４ビットの読み出しデータが、入力された書き込みデータに、カウント毎に１６ビットずつ、順次書き換え、カウント毎に、検査ビットを生成してパリティデータ部１ｂに書き込むとともに、書き込みデータをノーマルデータ部１ａに書き込む。
【０１０５】
このようにして、上側メモリＴＯＰ及び下側メモリＢＴＭに、残り６４ビットずつ、合計１２８ビットの書き込みデータが生成される。
【０１０６】
第４実施形態の第２の例に係る装置のＥＣＣ動作の概要を図２４に示しておく。図２４では、２度目のデータ読み出し、及び２度目のデータ書き込みのためのＥＣＣ動作を、上側メモリＴＯＰもしくは下側メモリＢＴＭのバーストデータ出力／入力に要するクロック数と同じ、４クロックかけて行うように記載している。もちろん、上記ＥＣＣ動作を４クロックかけて終了させるようにしても良いが、上記ＥＣＣ動作の時間は自由である。例えば、上記ＥＣＣ動作を、１クロックで終了させることも可能である。ただし、上記ＥＣＣ動作は、２度目のバーストデータ出力、及び２度目のバーストデータ入力が開始される前に、終了されなければならない。
【０１０７】
このような第４実施形態の第２の例によれば、複数のメモリセルアレイを有する装置において、「一度に読み書き可能なビット数＞Ｂ．Ｌ．×Ｉ／Ｏ」となるような場合においても、第１〜第３実施形態、及び第４実施形態の第１の例と同様の効果を得ることができる。
【０１０８】
なお、第２〜第４実施形態では、Ｉ／Ｏ数を１６としたが、Ｉ／Ｏ数は１６に限られるものではない。例えば、１以上１６未満が可能であるし、１６以上も可能である。つまり、Ｉ／Ｏ数を“Ｎ”としたとき、Ｎは１以上の自然数であれば良い。
【０１０９】
また、第３、第４実施形態では、メモリセルアレイ１の数、及びＥＣＣ回路３の数をそれぞれ“２個”としたが、２個に限られるものではない。メモリセルアレイ１、及びＥＣＣ回路の数を、“Ｋ”としたとき、Ｋは２以上の自然数であれば良い。
【０１１０】
さらに、バーストレングスは２以上が可能であり、バーストレングスを“Ｍ”としたとき、Ｍは２以上の自然数であれば良い。
【０１１１】
一例として、“Ｋ＝４、Ｍ＝８、Ｎ＝３２”とした装置を説明する。
【０１１２】
この場合、一度に読み書きするビット数は、Ｍ×Ｎ＝８×３２＝２５６ビットである。Ｋは４であるから、ＥＣＣ回路３は１個当たり、（Ｍ×Ｎ）／Ｋ＝２５６／４＝６４ビットを、設定されたリードレイテンシ中にＥＣＣすれば良い。
【０１１３】
第３実施形態に従う場合には、リードレイテンシ経過以降、ＥＣＣされた６４ビット×４＝２５６ビットのデータは、４個のＥＣＣ回路３からＩ／Ｏバッファ２に対して、Ｎ／Ｋ＝３２／４＝８ビットずつ同時に（合計３２ビット）、転送されれば良い。
【０１１４】
また、第４実施形態の第１例に従う場合には、リードレイテンシ経過以降、ＥＣＣされた６４ビット×４＝２５６ビットのデータは、４個のＥＣＣ回路３からＩ／Ｏバッファ２に対して、Ｎ＝３２ビットずつ別々に、転送されれば良い。
【０１１５】
また、“Ｋ＝４、Ｍ＝８＋８、Ｎ＝３２”で、一度に読み書き可能なビット数を超えてしまった場合には、第４実施形態の第２例に従えば良い。つまり、リードレイテンシ経過以降、ＥＣＣされた６４ビット×４＝２５６ビットのデータを、４個のＥＣＣ回路３からＩ／Ｏバッファ２に対して、Ｎ＝３２ビットずつ別々に、転送する。
【０１１６】
この後、不足ビットＬ×Ｎ＝８×３２ビット＝２５６ビットのＥＣＣを、転送を終えたＥＣＣ回路３から順次行い、最初の２５６ビットの転送に続いて順次転送すれば良い。
【０１１７】
また、不足ビットＬ×Ｎ＝４×３２ビット＝１２８ビットのように、一度に読み書き可能なビット数＞不足ビットＬ×Ｎとなった場合には、例えば、４個のＥＣＣ回路のうち、２個のＥＣＣ回路３で、不足ビットのＥＣＣを行えば良い。
【０１１８】
（第５実施形態）
次に、この発明の第１〜第４実施形態に従った同期型半導体記憶装置を利用した、電子機器の一例を、この発明の第５実施形態として説明する。本例では、電子機器の一例として、携帯電話端末を示す。
【０１１９】
図２５は携帯電話端末の外観を示す平面図、図２６は携帯電話端末の一構成例を示すブロック図である。
【０１２０】
図２５及び図２６に示すように、携帯電話端末は、通信部、及び制御部を含む。
【０１２１】
通信部は、送受信アンテナ３１１、アンテナ共用器３１２、受信器３１３、ベースバンド処理部３１４、音声コーデックとして用いられるＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）３１５、スピーカ３１６、マイクロホン３１７、送信器３１８、及び周波数シンセサイザ３１９を備えている。
【０１２２】
制御部は、ＣＰＵ３２１、及びＣＰＵ３２１にＣＰＵバス３３０を介して接続されるＲＯＭ３２２、ＲＡＭ３２３、ＥＥＰＲＯＭ３２４を備えている。ＲＯＭ３２２は、ＣＰＵ３２１において実行されるプログラム、例えば、通信プロトコルや、表示用のフォント等の必要となるデータを記憶する。ＲＡＭ３２３は作業領域として主に用いられ、例えば、ＣＰＵ３２１がプログラム実行中において、計算途中のデータなどを必要に応じて記憶したり、制御部と制御部以外の各部との間でやり取りされるデータを一時的に記憶したりする。ＥＥＰＲＯＭ３２４は不揮発性半導体記憶装置であり、携帯電話端末の電源がオフにされても、これに記憶されているデータは消滅しない。このため、ＥＥＰＲＯＭ３２４は、例えば、直前の設定条件などを記憶し、次の電源オン時に同じ設定にするような使用方法をとる場合に、それらの設定パラメータ等を記憶する。第１〜第４実施形態に従った同期型半導体記憶装置は、上記ＲＡＭに使用される。
【０１２３】
本例に係る携帯電話端末は、さらに、キー操作部３４０、ＬＣＤコントローラ３５０、リンガ３６０、外部入出力端子３７０、外部メモリスロット３８０、及びオーディオ再生処理部３９０を備えている。
【０１２４】
キー操作部３４０は、インターフェース回路（Ｉ／Ｆ）３４１を介してＣＰＵバス３３０に接続される。キー操作部３４０からキー入力されたキー入力情報は、例えば、ＣＰＵ３２１に伝えられる。
【０１２５】
ＬＣＤコントローラ３５０は、例えば、ＣＰＵ３２１からの表示情報を、ＣＰＵバス３３０を介して受け、ＬＣＤ（液晶ディスプレイ）３５１を制御するＬＣＤ制御情報に変換し、ＬＣＤ３５１に伝える。
【０１２６】
リンガ３６０は、例えば、呼び出し音等を発生する。
【０１２７】
外部入出力端子３７０は、インターフェース回路３７１を介してＣＰＵバス３３０に接続され、携帯電話端末に外部から情報を入力したり、あるいは携帯電話端末から外部へ情報を出力したりする際の端子として機能する。
【０１２８】
外部メモリスロット３８０にはメモリカード等の外部メモリ４００が挿入される。外部メモリスロット３８０は、インターフェース回路３８１を介してＣＰＵバス３３０に接続される。携帯電話端末にスロット３８０を設けることにより、携帯電話端末からの情報を外部メモリ４００に書き込んだり、あるいは外部メモリ４００に記憶された情報を読み出し、携帯電話端末に入力したりすることが可能となる。
【０１２９】
オーディオ再生処理部３９０は、携帯電話端末に入力されたオーディオ情報、あるいは外部メモリ４００に記憶されたオーディオ情報を再生する。再生されたオーディオ情報は、外部端子３９１を介して、例えば、ヘッドフォン、携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。例えば、携帯電話端末にオーディオ再生処理部３９０を設けることにより、オーディオ情報の再生が可能となる。
【０１３０】
このように、この発明の第１〜第４実施形態に従った同期型半導体記憶装置は、電子機器、例えば、携帯電話に適用することが可能である。
【０１３１】
特に、この発明の第１〜第４実施形態に従った同期型半導体記憶装置は、第１実施形態で述べたように、例えば、バーストデータ入力が途中で中断された場合でも、改めてＥＣＣ動作を行う必要がない。これは、データ書き込みを途中で中断し、データ読み出しを優先させる機能に有用である。このような機能は、例えば、携帯電話の割り込み受信機能の実現に利用される。
【０１３２】
従って、この発明の第１〜第４実施形態に従った同期型半導体記憶装置は、データ書き込みを途中で中断し、データ読み出しを優先させるような電子機器、例えば、携帯電話等の使用に好適である。
【０１３３】
以上、この発明を第１〜第５実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１３４】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１３５】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１３６】
また、上記各実施形態では、この発明をＰＳＲＡＭに適用した例に基づき説明したが、上述したようなＰＳＲＡＭを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。また、この発明は、ＰＳＲＡＭに限って適用されるものではなく、ＰＳＲＡＭ以外の半導体記憶装置にも適用できる。
【０１３７】
【発明の効果】
以上説明したように、この発明によれば、省電力化に起因したデータ保持特性の劣化、及びアクセススピードの劣化の双方を抑制可能な半導体集積回路装置およびそのエラー検知訂正方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る同期型半導体記憶装置の構成例を示すブロック図
【図２】図２はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図３】図３はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図４】図４はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図５】図５はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図６】図６はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図７】図７はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図８】図８はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図９】図９はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図１０】図１０はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す図
【図１１】図１１はこの発明の第１実施形態に係る同期型半導体記憶装置の読み出し動作例を示す動作波形図
【図１２】図１２はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１３】図１３はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１４】図１４はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１５】図１５はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１６】図１６はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１７】図１７はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す図
【図１８】図１８はこの発明の第１実施形態に係る同期型半導体記憶装置の書き込み動作例を示す動作波形図
【図１９】図１９はこの発明の第２実施形態に係るＥＣＣ回路付同期型半導体記憶装置の構成例を示すブロック図
【図２０】図２０はこの発明の第３実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図
【図２１】図２１はこの発明の第３実施形態に係る同期型半導体記憶装置のＥＣＣ動作の概要を示す図
【図２２】図２２はこの発明の第４実施形態に係る同期型半導体記憶装置の一構成例を示すブロック図
【図２３】図２３はこの発明の第４実施形態に係る同期型半導体記憶装置の第１の例に係るＥＣＣ動作の概要を示す図
【図２４】図２４はこの発明の第４実施形態に係る同期型半導体記憶装置の第２の例に係るＥＣＣ動作の概要を示す図
【図２５】図２５は携帯電話端末の外観を示す平面図
【図２６】図２６は携帯電話端末の構成例を示すブロック図
【符号の説明】
１…メモリセルアレイ、２…Ｉ／Ｏバッファ、３…ＥＣＣ回路、４…バーストカウンタ、５…モード設定回路、６…ロウデコーダ及びワード線ドライバ、７…ロウアドレスバッファ、８…センスアンプ、９…カラムゲート、１０…カラムアドレスバッファ、１１…ＤＱバッファ、１２…クロックバッファ、１３…クロックジェネレータ、３１…シンドロームデコード／エラー訂正回路、３２…リード／ライトバッファ、３３…検査ビット生成回路、３４…情報ビット生成回路、３５…シンドローム生成回路
Claims (15)
- 通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたメモリセルアレイと、
データ読み出し時、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うエラー検知訂正回路と、
前記エラー検知訂正された読み出しデータを、前記リードレイテンシ経過以降に出力するＩ／Ｏバッファと
を具備することを特徴とする半導体集積回路装置。 - バーストレングス＝Ｍ、Ｉ／Ｏ数＝Ｎのとき（ただし、Ｍは２以上の自然数、Ｎは１以上の自然数）、
バーストデータ読み出し時、前記エラー検知訂正回路は、前記ノーマルデータ部から読み出したＭ×Ｎビットの読み出しデータのエラー検知訂正を、前記リードレイテンシ中に行うことを特徴とする請求項１に記載の半導体集積回路装置。 - 前記エラー検知訂正回路は、エラー検知訂正されたＭ×Ｎビットのデータを、Ｎビットずつ、前記Ｉ／Ｏバッファに転送することを特徴とする請求項２に記載の半導体集積回路装置。
- バーストレングス＝Ｍ、Ｉ／Ｏ数＝Ｎのとき（ただし、Ｍは２以上の自然数、Ｎは１以上の自然数）、
バーストデータ書き込み時、前記エラー検知訂正回路は、前記ノーマルデータ部から読み出したＭ×Ｎビットの読み出しデータのエラー検知訂正を、前記リードレイテンシ中に行うことを特徴とする請求項１に記載の半導体集積回路装置。 - リードレイテンシ経過以降、前記Ｉ／Ｏバッファは、入力された書き込みデータを、Ｎビットずつ、前記エラー検知訂正回路に転送し、
前記エラー検知訂正回路は、エラー検知訂正されたＭ×Ｎビットのデータを、Ｎビットずつ、転送された書き込みデータに従って書き換えることを特徴とする請求項４に記載の半導体集積回路装置。 - 通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたＫ個のメモリセルアレイと（ただし、Ｋは２以上の自然数）、
データ読み出し時、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を、リードレイテンシ中に行うＫ個のエラー検知訂正回路と、
前記エラー検知訂正された読み出しデータを、前記リードレイテンシ経過以降に出力するＩ／Ｏバッファと
を具備することを特徴とする半導体集積回路装置。 - バーストレングス＝Ｍ、Ｉ／Ｏ数＝Ｎのとき（ただし、Ｍは２以上の自然数、Ｎは１以上の自然数）、
バーストデータ読み出し時、前記Ｋ個のエラー検知訂正回路はそれぞれ、前記ノーマルデータ部から読み出した（Ｍ×Ｎ）／Ｋビットの読み出しデータのエラー検知訂正を、前記リードレイテンシ中に行うことを特徴とする請求項６に記載の半導体集積回路装置。 - 前記Ｋ個のエラー検知訂正回路はそれぞれ、エラー検知訂正された（Ｍ×Ｎ）／Ｋビットのデータを、Ｎ／Ｋビットずつ同時に、前記Ｉ／Ｏバッファに転送することを特徴とする請求項７に記載の半導体集積回路装置。
- 前記Ｋ個のエラー検知訂正回路はそれぞれ、エラー検知訂正された（Ｍ×Ｎ）／Ｋビットのデータを、Ｎビットずつ別々に、前記Ｉ／Ｏバッファに転送することを特徴とする請求項７に記載の半導体集積回路装置。
- バーストレングス＝Ｍ＋Ｌ（Ｌは１以上の自然数）であるとき、
前記Ｋ個のエラー検知訂正回路はそれぞれ、エラー検知訂正された（Ｍ×Ｎ）／Ｋビットのデータを、Ｎビットずつ別々に、前記Ｉ／Ｏバッファに転送し、
リードレイテンシ経過以降、Ｍ／Ｋ回のデータ転送を終えたエラー検知訂正回路は、前記（Ｍ×Ｎ）／Ｋビットに続くＬ×Ｎビット（ただし、Ｌ×Ｎ≦（Ｍ×Ｎ）／Ｋ）の読み出しデータのエラー検知訂正を、他のエラー検知訂正回路のデータ転送中に行うことを特徴とする請求項７に記載の半導体集積回路装置。 - バーストレングス＝Ｍ、Ｉ／Ｏ数＝Ｎのとき（ただし、Ｍは２以上の自然数、Ｎは１以上の自然数）、
バーストデータ書き込み時、前記Ｋ個のエラー検知訂正回路はそれぞれ、前記ノーマルデータ部から読み出した（Ｍ×Ｎ）／Ｋビットの読み出しデータのエラー検知訂正を、前記リードレイテンシ中に行うことを特徴とする請求項６に記載の半導体集積回路装置。 - リードレイテンシ経過以降、前記Ｉ／Ｏバッファは、入力された書き込みデータを、Ｎ／Ｋビットずつ同時に、前記Ｋ個のエラー検知訂正回路それぞれに転送し、
前記Ｋ個のエラー検知訂正回路はそれぞれ、エラー検知訂正された（Ｍ×Ｎ）／Ｋビットのデータを、Ｎ／Ｋビットずつ、転送された書き込みデータに従って同時に書き換えることを特徴とする請求項１１に記載の半導体集積回路装置。 - リードレイテンシ経過以降、前記Ｉ／Ｏバッファは、入力された書き込みデータを、Ｎビットずつ別々に、前記Ｋ個のエラー検知訂正回路に転送し、
前記Ｋ個のエラー検知訂正回路はそれぞれ、エラー検知訂正された（Ｍ×Ｎ）／Ｋビットのデータを、Ｎビットずつ、転送された書き込みデータに従って別々に書き換えることを特徴とする請求項９に記載の半導体集積回路装置。 - バーストレングス＝Ｍ＋Ｌ（Ｌは１以上の自然数）であるとき、
リードレイテンシ経過以降、前記Ｉ／Ｏバッファは、入力された書き込みデータを、Ｎビットずつ別々に、前記Ｋ個のエラー検知訂正回路に転送し、
前記Ｋ個のエラー検知訂正回路はそれぞれ、エラー検知訂正された（Ｍ×Ｎ）／Ｋビットのデータを、Ｎビットずつ、転送された書き込みデータに従って別々に書き換え、
（Ｍ×Ｎ）／Ｋビットのデータ書き換えを終えたエラー検知訂正回路は、
前記書き換えた（Ｍ×Ｎ）／Ｋビットのデータからの検査データの生成と、
前記生成した検査データの前記パリティデータ部への書き込みと、
前記書き換えた（Ｍ×Ｎ）／Ｋビットのデータの前記ノーマルデータ部への書き込みと、
前記（Ｍ×Ｎ）／Ｋビットに続くＬ×Ｎビット（ただし、Ｌ×Ｎ≦（Ｍ×Ｎ）／Ｋ）の読み出しデータのエラー検知訂正とを、他のエラー検知訂正回路のデータ書き換え中に行うことを特徴とする請求項１１に記載の半導体集積回路装置。 - 通常のデータ書き込み、読み出しに用いられるノーマルデータ部、及びノーマルデータ部からの読み出しデータのエラー検知訂正のための検査データを記憶するパリティデータ部を備えたメモリセルアレイを具備する半導体集積回路装置のエラー検知訂正方法であって、
バーストデータ読み出し時、リードレイテンシ中に、前記ノーマルデータ部から読み出した読み出しデータを、前記パリティデータ部から読み出した検査データに基づいてエラー検知訂正するエラー検知訂正動作を行い、
リードレイテンシ経過以後、前記エラー検知訂正されたデータを順次出力し、
バーストデータ書き込み時、リードレイテンシ中に、前記エラー検知訂正動作を行い、
リードレイテンシ経過以後、前記エラー検知訂正されたデータを、書き込みデータに従って、順次書き換えることを特徴とする半導体集積回路装置のエラー検知訂正方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003188710A JP2005025827A (ja) | 2003-06-30 | 2003-06-30 | 半導体集積回路装置およびそのエラー検知訂正方法 |
| TW093118887A TWI254318B (en) | 2003-06-30 | 2004-06-28 | Semiconductor integrated circuit device and error checking and correcting method thereof |
| US10/878,229 US7266759B2 (en) | 2003-06-30 | 2004-06-29 | Semiconductor integrated circuit device and error checking and correcting method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003188710A JP2005025827A (ja) | 2003-06-30 | 2003-06-30 | 半導体集積回路装置およびそのエラー検知訂正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005025827A true JP2005025827A (ja) | 2005-01-27 |
| JP2005025827A5 JP2005025827A5 (ja) | 2005-11-17 |
Family
ID=33549762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003188710A Pending JP2005025827A (ja) | 2003-06-30 | 2003-06-30 | 半導体集積回路装置およびそのエラー検知訂正方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7266759B2 (ja) |
| JP (1) | JP2005025827A (ja) |
| TW (1) | TWI254318B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058940A (ja) * | 2005-08-22 | 2007-03-08 | Sony Corp | 記憶装置、ファイル記憶装置、およびコンピュータシステム |
| JP2007066423A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体集積回路装置 |
| US8687440B2 (en) | 2009-12-03 | 2014-04-01 | Panasonic Corporation | Semiconductor memory device |
| JP2014093092A (ja) * | 2012-11-01 | 2014-05-19 | Samsung Electronics Co Ltd | メモリモジュール、それを含むメモリシステム、それの駆動方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044538B2 (ja) * | 2004-06-15 | 2008-02-06 | 株式会社東芝 | 半導体装置 |
| JP4703220B2 (ja) * | 2005-03-04 | 2011-06-15 | 株式会社東芝 | 半導体記憶装置 |
| KR100694407B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치 |
| US8074153B2 (en) * | 2005-12-12 | 2011-12-06 | Mediatek Inc. | Error correction devices and correction methods |
| KR100866970B1 (ko) * | 2007-06-08 | 2008-11-05 | 삼성전자주식회사 | Ｅｃｃ 레이턴시와 데이터 레이턴시를 별도로 설정할 수있는 반도체 장치 |
| JP4820795B2 (ja) * | 2007-10-04 | 2011-11-24 | パナソニック株式会社 | 半導体記憶装置 |
| US20090147612A1 (en) * | 2007-12-06 | 2009-06-11 | International Business Machines Corporation | System for controlling memory power consumption in integrated devices |
| TW200935433A (en) * | 2008-02-15 | 2009-08-16 | Asmedia Technology Inc | Method for reducing data error when flash memory storage device using copy back command |
| US8521979B2 (en) | 2008-05-29 | 2013-08-27 | Micron Technology, Inc. | Memory systems and methods for controlling the timing of receiving read data |
| US7979757B2 (en) | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
| US8756486B2 (en) | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
| US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
| US8127204B2 (en) | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
| US8726130B2 (en) * | 2010-06-01 | 2014-05-13 | Greenliant Llc | Dynamic buffer management in a NAND memory controller to minimize age related performance degradation due to error correction |
| US8583987B2 (en) * | 2010-11-16 | 2013-11-12 | Micron Technology, Inc. | Method and apparatus to perform concurrent read and write memory operations |
| US8400808B2 (en) | 2010-12-16 | 2013-03-19 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| KR101583165B1 (ko) * | 2011-08-24 | 2016-01-06 | 미쓰비시덴키 가부시키가이샤 | 오류 정정 복호 장치 |
| US9116824B2 (en) * | 2013-03-15 | 2015-08-25 | Sandisk Technologies Inc. | System and method to reduce read latency of a data storage device |
| US9171597B2 (en) | 2013-08-30 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods for providing strobe signals to memories |
| KR20150028118A (ko) * | 2013-09-05 | 2015-03-13 | 삼성전자주식회사 | 메모리 장치의 동작 방법, 이를 이용한 데이터 기입 방법 및 데이터 독출 방법 |
| KR102204390B1 (ko) | 2014-09-12 | 2021-01-18 | 삼성전자주식회사 | 빠른 불량 셀 구제 동작의 메모리 장치 |
| JP2016126813A (ja) * | 2015-01-08 | 2016-07-11 | マイクロン テクノロジー， インク． | 半導体装置 |
| CN109754841B (zh) * | 2017-11-08 | 2023-03-24 | 三星电子株式会社 | 包括奇偶校验错误检测电路的存储器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127014A (en) * | 1990-02-13 | 1992-06-30 | Hewlett-Packard Company | Dram on-chip error correction/detection |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| TW382705B (en) * | 1996-10-21 | 2000-02-21 | Texas Instruments Inc | Error correcting memory |
| US6957378B2 (en) | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP4050091B2 (ja) | 2001-06-04 | 2008-02-20 | 株式会社東芝 | 半導体メモリ装置 |
| US7117421B1 (en) * | 2002-05-31 | 2006-10-03 | Nvidia Corporation | Transparent error correction code memory system and method |
-
2003
- 2003-06-30 JP JP2003188710A patent/JP2005025827A/ja active Pending
-
2004
- 2004-06-28 TW TW093118887A patent/TWI254318B/zh not_active IP Right Cessation
- 2004-06-29 US US10/878,229 patent/US7266759B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058940A (ja) * | 2005-08-22 | 2007-03-08 | Sony Corp | 記憶装置、ファイル記憶装置、およびコンピュータシステム |
| JP2007066423A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体集積回路装置 |
| US7385849B2 (en) | 2005-08-31 | 2008-06-10 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US8687440B2 (en) | 2009-12-03 | 2014-04-01 | Panasonic Corporation | Semiconductor memory device |
| JP2014093092A (ja) * | 2012-11-01 | 2014-05-19 | Samsung Electronics Co Ltd | メモリモジュール、それを含むメモリシステム、それの駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI254318B (en) | 2006-05-01 |
| TW200527438A (en) | 2005-08-16 |
| US20050005230A1 (en) | 2005-01-06 |
| US7266759B2 (en) | 2007-09-04 |
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