JP4451189B2 - 試験装置、位相調整方法、及びメモリコントローラ - Google Patents
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
102 タイミング発生器
104 パターン発生器
106 波形整形器
108 可変遅延回路
110 可変遅延回路
112 SRラッチ
114 ドライバ
116 レベルコンパレータ
118 可変遅延回路
120 タイミングコンパレータ
122 論理比較器
124 フェイルカウンタ
126 判定回路
128 位相調整制御回路
200 判定値レジスタ
202 計数値比較器
900 クロスポイント調整レジスタ
904 加算器
1000 メモリ制御システム
1002 メモリコントローラ
1004 メモリ
1100 送受信制御部
1104 ストローブ信号発生器
1116 レベルコンパレータ
1118 可変遅延回路
1120 タイミングコンパレータ
1122 論理比較器
1124 フェイルカウンタ
1126 判定回路
1128 位相調整制御回路
1130 温度検出部
1132 リキャリブレーション制御部
1134 リキャリブレーション間隔制御部
Claims (14)
- 被試験メモリを試験する試験装置であって、
前記被試験メモリの試験実行前に、前記被試験メモリを実装した状態で、前記被試験メモリの複数の端子のそれぞれについて、前記被試験メモリから出力された、予め書き込まれた試験パターンに対応した出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、
前記タイミングコンパレータが取得した前記出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、
前記論理比較器が出力した前記比較結果に基づいて、前記被試験メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを調整する位相調整制御回路とを備える試験装置。 - 前記ストローブ信号を遅延させて前記タイミングコンパレータに供給する第1可変遅延回路をさらに備え、
前記位相調整制御回路は、前記論理比較器が出力した前記比較結果に基づいて、前記第1可変遅延回路による遅延量を設定する請求項1に記載の試験装置。 - 前記論理比較器が前記比較結果として出力した、前記出力値と前記期待値とが一致しないことを示すフェイルデータの数を計数するフェイルカウンタと、
前記フェイルカウンタが計数した前記フェイルデータの数を、予め定められた判定値と比較して、判定結果を出力する判定回路とをさらに備え、
前記位相調整制御回路は、前記判定回路が出力した前記判定結果に基づいて、前記第1可変遅延回路による遅延量を設定する請求項2に記載の試験装置。 - 前記位相調整制御回路は、2進数データで示される前記第1可変遅延回路による前記遅延量を、前記判定回路が出力した前記判定結果に基づいてバイナリサーチにより上位ビットから順に決定していく請求項3に記載の試験装置。
- セット信号のタイミングで試験パターン信号を立ち上げ、リセット信号のタイミングで前記試験パターン信号を立ち下げて、前記試験パターン信号を前記被試験メモリに供給するSRラッチと、
前記セット信号を遅延させて前記SRラッチに供給する第2可変遅延回路と、
前記リセット信号を遅延させて前記SRラッチに供給する第3可変遅延回路とをさらに備え、
前記タイミングコンパレータは、前記試験パターン信号に対応して前記被試験メモリから出力された出力信号の出力値を、前記被試験メモリの内部クロックと同期した前記ストローブ信号のタイミングで取得し、
前記論理比較器は、前記タイミングコンパレータが取得した前記出力値を前記期待値と比較して、比較結果を出力し、
前記位相調整制御回路は、前記論理比較器が出力した前記比較結果に基づいて、前記被試験メモリの複数の端子のそれぞれについて、前記第2可変遅延回路及び前記3可変遅延回路による遅延量を設定する請求項1に記載の試験装置。 - 前記被試験メモリの温度又は前記被試験メモリの周囲の温度の変化を検出する温度検出部と、
前記温度検出部が検出した温度変化が予め定められた温度変化以上である場合に、前記被試験メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを再度調整させるリキャリブレーション制御部とをさらに備える請求項1に記載の試験装置。 - 前記被試験メモリに対するデータの書き込み又は読み出しを連続して行った場合に、前記論理比較器が経過時間毎に出力した前記比較結果に基づいて、前記被試験メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを再調整すべき時間間隔を測定するリキャリブレーション間隔制御部をさらに備える請求項1に記載の試験装置。
- 被試験メモリの試験実行前に、前記被試験メモリを実装した状態で、前記被試験メモリの複数の端子のそれぞれについて、前記被試験メモリから出力された、予め書き込まれた試験パターンに対応した出力信号とストローブ信号とのタイミングを調整する位相調整方法であって、
前記被試験メモリから出力された前記出力信号の出力値を、前記ストローブ信号のタイミングで取得する出力値取得段階と、
取得された前記出力値を予め生成された期待値と比較して、比較結果を出力する段階と、
前記比較結果に基づいて、前記被試験メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを調整する段階とを備える位相調整方法。 - 前記被試験メモリに試験パターン信号を低速で書き込む低速書込段階と、
前記試験パターン信号に対応した前記出力信号を前記被試験メモリから高速で読み出す第1高速読出段階とをさらに備え、
前記出力値取得段階は、前記第1高速読出段階において読み出された前記出力信号の前記出力値を、前記ストローブ信号のタイミングで取得する段階を有する請求項8に記載の位相調整方法。 - 前記低速書込段階は、前記被試験メモリのスキャン入出力端子から前記試験パターン信号を書き込む段階を有し、
前記第1高速読出段階は、前記被試験メモリのデータ入出力端子から前記試験パターン信号を読み出す段階を有する請求項9に記載の位相調整方法。 - セット信号のタイミングで試験パターン信号を立ち上げ、リセット信号のタイミングで前記試験パターン信号を立ち下げて、前記試験パターン信号を前記被試験メモリに高速で書き込む高速書込段階と、
前記試験パターン信号に対応した前記出力信号を前記被試験メモリから高速で読み出す第2高速読出段階と、
前記第2高速読出段階において読み出された前記出力信号の出力値を、前記ストローブ信号のタイミングで取得する段階と、
取得された前記出力値を予め生成された前記期待値と比較して、比較結果を出力する段階と、
前記比較結果に基づいて、前記被試験メモリの複数の端子のそれぞれについて、前記セット信号及び前記リセット信号のタイミングを調整する段階とをさらに備える請求項8に記載の位相調整方法。 - 前記高速書込段階は、前記被試験メモリのデータ入出力端子から前記試験パターン信号を書き込む段階を有し、
前記第2高速読出段階は、前記被試験メモリのデータ入出力端子から前記試験パターン信号を読み出す段階を有する請求項11に記載の位相調整方法。 - メモリのデータの書き込み及び読み出しを制御するメモリコントローラであって、
前記メモリの使用前に、前記メモリを実装した状態で、前記メモリの複数の端子のそれぞれについて、前記メモリから読み出された、予め書き込まれたデータパターンに対応した出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、
前記タイミングコンパレータが取得した前記出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、
前記論理比較器が出力した前記比較結果に基づいて、前記ストローブ信号のタイミングを前記メモリの複数の端子に対して調整する位相調整制御回路と、
前記メモリの温度又は前記メモリの周囲の温度の変化を検出する温度検出部と、
前記温度検出部が検出した温度変化が予め定められた温度変化以上である場合に、前記メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを再度調整させるリキャリブレーション制御部とを備えるメモリコントローラ。 - メモリのデータの書き込み及び読み出しを制御するメモリコントローラであって、
前記メモリの使用前に、前記メモリを実装した状態で、前記メモリの複数の端子のそれぞれについて、前記メモリから読み出された、予め書き込まれたデータパターンに対応した出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、
前記タイミングコンパレータが取得した前記出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、
前記論理比較器が出力した前記比較結果に基づいて、前記メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを調整する位相調整制御回路と、
前記メモリに対するデータの書き込み又は読み出しを連続して行った場合に、前記論理比較器が経過時間毎に出力した前記比較結果に基づいて、前記メモリの複数の端子のそれぞれについて、前記ストローブ信号のタイミングを再調整すべき時間間隔を測定するリキャリブレーション間隔制御部とを備えるメモリコントローラ。
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