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KR102055299B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

에어갭을 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR102055299B1
KR102055299B1 KR1020130040433A KR20130040433A KR102055299B1 KR 102055299 B1 KR102055299 B1 KR 102055299B1 KR 1020130040433 A KR1020130040433 A KR 1020130040433A KR 20130040433 A KR20130040433 A KR 20130040433A KR 102055299 B1 KR102055299 B1 KR 102055299B1
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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 복수의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 제1도전패턴 사이에 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부를 부분적으로 채우는 제2도전패턴을 형성하는 단계; 상기 제2도전패턴 상에 오믹콘택층을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 배리어층을 형성하는 단계; 및 상기 배리어층 상에 상기 오픈부를 채우는 제3도전패턴을 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부를 부분적으로 채우는 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 오믹콘택층을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 배리어층을 형성하는 단계; 및 상기 배리어층 상에 상기 오픈부를 채우는 제2도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 제1도전패턴 사이에 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부를 부분적으로 채우는 제2도전패턴을 형성하는 단계; 상기 제2도전패턴 상에 오믹콘택층을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 배리어층을 형성하는 단계; 및 상기 배리어층 상에 상기 오픈부를 채우는 제3도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상부에 형성된 제1도전패턴을 포함하는 복수의 도전구조물; 상기 도전구조물 사이에 리세스되어 형성된 제2도전패턴; 상기 제1도전패턴과 제2도전패턴 사이에 형성된 에어갭; 상기 제1도전패턴 상에 형성된 오믹콘택층; 상기 에어갭 및 오믹콘택층을 캡핑하는 배리어패턴; 및 상기 배리어패턴 상에 형성된 제3도전패턴를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판의 일부 표면을 노출시키는 오픈부를 갖고 상기 기판 상에 형성된 절연층 및 상기 오픈부 내에 형성된 플러그 구조물을 포함하고, 상기 플러그 구조물은 상기 기판과 접촉되고 상기 오픈부 내에 리세스된 제1플러그; 상기 오픈부의 측벽과 제1플러그 사이에 형성된 에어갭; 상기 제1플러그 상에 형성된 오믹콘택층; 상기 오믹콘택층 및 에어갭을 캡핑하는 배리어패턴; 및 상기 배리어패턴 상에 형성된 제2플러그를 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
본 기술은 한번의 스트립공정을 통해 에어갭 및 오믹콘택층을 동시에 형성하므로, 주변구조물의 어택없이 에어갭을 안정적으로 캡핑할 수 있다.
본 기술은 배리어패턴을 이용하여 에어갭을 캡핑하므로 에어갭을 안정적으로 캡핑할 수 있다.
본 기술은 플러그의 플러깅 공간 및 오믹콘택층의 형성 면적을 넓게 형성할 수 있으므로, 콘택저항을 개선시킬 수 있다.
결국, 본 기술은 기생캐패시턴스와 콘택저항을 동시에 개선시킬 수 있는 효과가 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 3a 및 도 3b는 제1실시예에 따른 에어갭을 캡핑하는 방법의 일 예를 도시한 도면이다.
도 4a 내지 도 4c는 제1실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 5a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 5b은 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 7은 제2실시예에 따른 에어갭을 캡핑하는 방법의 일 예를 도시한 도면이다.
도 8은 제2실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 9a 내지 도 9d는 제2실시예의 비교예를 설명하기 위한 도면이다.
도 10a는 메모리셀의 일부를 도시한 도면이다.
도 10b는 도 10a의 A-A'선에 따른 평면도이다.
도 10c는 도 10b의 B-B'선에 따른 단면도이다.
도 11a는 메모리셀의 변형예를 도시한 도면이다.
도 11b는 도 11a의 A-A'선에 따른 평면도이다.
도 12a 내지 도 12j는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 13은 메모리 카드를 보여주는 개략도이다.
도 14는 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1a를 참조하면, 기판(101) 상에 절연층(102)이 형성된다. 절연층(102)에 오픈부(103)가 형성된다. 오픈부(103)는 기판(101)의 표면을 노출시킨다. 오픈부(103)에 도전구조물(104)이 형성된다. 도전구조물(104)은 제1도전패턴(105)과 제2도전패턴(106)을 포함한다. 제1도전패턴(105) 상에 제2도전패턴(106)이 형성된다. 제1도전패턴(105)과 제2도전패턴(106) 사이에 오믹콘택층(107), 제1배리어패턴(108) 및 제2배리어패턴(109)이 더 형성된다. 도전구조물(104)과 오픈부(103)의 측벽 사이에 에어갭(110)이 형성된다. 제1배리어패턴(108)은 에어갭(110)을 캡핑한다. 오픈부(103)의 측벽에 스페이서(111)가 형성된다.
기판(101)은 실리콘 기판 또는 실리콘저마늄 기판을 포함한다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 절연층(102)은 저유전 물질을 포함한다. 절연층(102)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 절연층(102)은 층간절연층이 된다.
오픈부(103)는 홀 형상 또는 라인 형상을 가질 수 있다. 예를 들어, 오픈부(103)는 콘택홀, 비아홀, 관통홀, 트렌치, 리세스 등으로 정의될 수 있다. 오픈부(103)가 콘택홀인 경우, 도전구조물(104)은 콘택플러그가 된다.
제1도전패턴(105)과 제2도전패턴(106)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드, 금속카바이드 등을 포함할 수 있다. 제1도전패턴(105)과 제2도전패턴(106)은 동일 재료의 도전물질을 포함하거나, 또는 서로 다른 도전물질을 포함할 수 있다. 예를 들어, 제1도전패턴(105)은 실리콘함유물질을 포함한다. 제2도전패턴(106)은 금속함유물질을 포함한다. 제1도전패턴(105)은 폴리실리콘을 포함하고, 제2도전패턴(106)은 텅스텐을 포함할 수 있다. 이와 같이, 실리콘함유물질과 금속함유물질이 접촉될 때 오믹콘택(Ohmic contact)이 필요하다. 이를 위해 오믹콘택층(107)을 형성할 수 있다. 오믹콘택층(107)은 금속실리사이드를 포함한다. 금속실리사이드는 코발트실리사이드(Cobalt silicide)를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다.
스페이서(111)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 저유전 물질은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 스페이서(109)는 SiO2, Si3N4 또는 SiN을 포함한다.
에어갭(110)은 희생 물질(Sacrificial material)이 제거되므로써 형성될 수 있다. 희생물질은 스페이서(111)와 제1도전패턴(105) 사이에 형성된다. 오믹콘택층(107)을 형성한 후에 희생물질을 제거하므로써 에어갭(110)이 형성된다. 이는 후술하기로 한다.
제1배리어패턴(108)은 오믹콘택층(107)의 상부 표면 및 측벽 일부를 덮고 에어갭(110)을 캡핑한다. 아울러, 제1배리어패턴(108)은 에어갭(110) 상부의 오픈부 측벽을 덮는다. 제1배리어패턴(108)은 오믹콘택층(107)의 상부 표면 및 에어갭(110)을 캡핑하는 두께보다 오픈부 측벽에 형성된 두께가 더 얇다. 이와 같은 두께 차이는 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써 가능하다. 따라서, 제1배리어패턴(108)은 에어갭(110)을 채우지 않고 에어갭(110)을 충분히 캡핑할 수 있다. 제1배리어패턴(108)은 티타늄함유층을 포함한다. 제1배리어패턴(108)은 티타늄층을 포함한다. 티타늄층은 이온화금속플라즈마방식의 물리기상증착법을 이용하여 형성할 수 있다. 이를 'PVD IMP Ti'라 약칭한다. 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써, 오믹콘택층(107)의 상부 표면 및 측벽 일부를 덮는 제1배리어패턴(108)이 형성된다. 이에 따라 제1배리어패턴(108)과 오믹콘택층(107)의 접촉면적이 증가하여 콘택저항이 개선된다.
제2배리어패턴(109)은 티타늄함유층을 포함한다. 제2배리어패턴(109)은 티타늄질화물(TiN)을 포함할 수 있다. 제2배리어패턴(109)은 화학기상증착법을 이용하여 형성한다(이를 'CVD TiN'이라 약칭함). 이에 따라, 제2배리어패턴(109)은 단차피복성이 우수하여 균일한 두께를 갖는다.
위와 같이, 제1배리어패턴(108)과 제2배리어패턴(109)을 포함하는 배리어패턴은 'PVD IMP Ti'과 CVD TiN을 적층하여 형성할 수 있다. 다른 실시예에서, 배리어패턴은 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하여 형성된 티타늄질화물(PVD IMP Ti)의 단일층을 포함할 수도 있다.
제1도전패턴(105), 오믹콘택층(107), 제1배리어패턴(108), 제2배리어패턴(109) 및 제2도전패턴(106)의 적층구조물은 플러그구조물이 될 수 있다. 제1도전패턴(105)는 실리콘플러그를 포함한다. 제2도전패턴(106)은 금속플러그를 포함한다. 도시하지 않았으나, 기판(101)에 매립된 게이트전극, 기판(101) 내에 형성된 소스영역 및 드레인영역을 포함하는 매립게이트형 트랜지스터가 더 형성될 수 있다. 플러그구조물은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역에 연결될 수 있다. 또한, 제2도전패턴(106) 상에 도전구조물이 더 형성될 수 있다. 도전구조물은 캐패시터의 스토리지노드를 포함할 수 있다.
도 1a에서, 에어갭(110)은 제1배리어패턴(108)에 의해 안정적으로 캡핑된다. 에어갭(110)을 형성하므로써 도전구조물(104)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(105)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
오믹콘택층(107)을 형성한 후에 에어갭(110)을 형성하므로, 제2도전패턴(106)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 오믹콘택층(107)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 1b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 1b를 참조하면, 도 1a와 다르게 배리어패턴없이 제2도전패턴(106)을 이용하여 에어갭(110) 및 오믹콘택층(107)을 캡핑한다. 도전구조물(104)은 제1도전패턴(105), 오믹콘택층(107) 및 제2도전패턴(106)의 적층구조가 될 수 있다.
도 2a 내지 도 2h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 제1절연층(12)을 형성한다. 기판(11)은 반도체기판을 포함한다. 기판(11)은 실리콘을 함유한다. 기판(11)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 제1절연층(12)은 저유전 물질(Low-k material)을 포함한다. 제1절연층(12)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
제1절연층(12)에 오픈부(13)를 형성한다. 제1절연층(12)을 식각하여 기판(11)의 표면을 노출시키는 오픈부(13)를 형성한다. 오픈부(13)는 홀 형상(hole type) 또는 라인 형상(line type)을 갖는다. 오픈부(13)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 리세스(recess) 등으로 정의될 수 있다. 복수개의 오픈부(13)가 일정 간격을 가지면서 규칙적으로 배치되어 오픈부 어레이(Opening array)를 형성할 수 있다. 제1절연층(12)을 식각하기 위해 마스크패턴(미도시)이 사용될 수 있다. 마스크패턴은 감광막패턴을 포함하거나, 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함한다.
오픈부(13)를 포함한 제1절연층(12) 상에 제2절연층(14A)을 형성한다. 제2절연층(14A)은 얇은 두께를 갖고 컨포멀하게 형성된다. 제2절연층(14A)은 저유전 물질을 포함한다. 제1절연층(14A)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다.
제2절연층(14A) 상에 희생층(15A)을 형성한다. 희생층(15A)은 제2절연층(14A) 상에서 얇은 두께를 갖고 컨포멀하게 형성된다. 희생층(15A)은 습식식각에 의해 제거되는 물질을 포함한다. 희생층(15A)으로 사용되는 물질은 제1절연층(12) 및 제2절연층(14A)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 희생층(15A)은 금속질화물을 포함한다. 희생층(15A)은 티타늄질화물을 포함할 수 있다.
도 2b에 도시된 바와 같이, 오픈부(13)의 측벽에 이중 스페이서 구조를 형성한다. 이중 스페이서는 스페이서(14)와 희생스페이서(15B)를 포함한다. 희생층(15A)을 식각하여 희생스페이서(15B)를 형성한다. 제2절연층(14A)을 식각하여 스페이서(14)를 형성한다. 스페이서(14)와 희생스페이서(15B)를 형성하기 위해 에치백 공정이 적용된다. 스페이서(14)와 희생스페이서(15B)를 형성하므로써 오픈부(13) 아래에 기판(11)의 표면이 노출된다.
도 2c에 도시된 바와 같이, 오픈부(13)를 채우는 제1도전패턴(16A)을 형성한다. 희생스페이서(15B)를 포함한 제1절연층(12) 상에 제1도전층(미도시)을 형성한다. 제1도전층은 오픈부(13)를 채우면서 제1절연층(12) 상에 형성된다. 제1도전층을 선택적으로 제거하여 오픈부(13) 내에 제1도전패턴(16A)을 형성한다. 오픈부(13)를 제외한 제1절연층(12)의 표면에서 제1도전층이 제거되므로써 제1도전패턴(16A)이 형성된다. 제1도전패턴(16A)은 실리사이드화가능물질(Silicidable materials)을 포함한다. 제1도전패턴(16A)은 실리콘함유층을 포함할 수 있다. 제1도전패턴(16A)은 폴리실리콘을 포함할 수 있다. 제1도전패턴(16A)은 기판(11)의 표면과 접촉된다.
도 2d에 도시된 바와 같이, 리세스드 구조물(Recessed structure)을 형성한다. 리세스드 구조물은 제1도전패턴(16A)과 희생스페이서(15B)를 리세스시켜 형성한다. 즉, 제1도전패턴(16A)과 희생스페이서(15B)의 상부를 식각하여 일정 깊이 리세스시킨다. 따라서, 제1도전패턴 및 희생스페이서는 각각 도면부호 '16', '15'와 같이 리세스된다. 리세스드 구조물은 제1도전패턴(16)과 희생스페이서(15)를 포함한다. 제1도전패턴(16A), 희생스페이서(15B)를 동시에 리세스시키거나 또는 각각 독립적으로 리세스시킬 수 있다. 리세스시키기 위해 에치백 공정이 적용될 수 있다.
도 2e에 도시된 바와 같이, 실리사이드화가능층(Silicidable layer, 17)을 형성한다. 실리사이드화가능층(17)은 리세스드 구조물을 포함한 전면에 컨포멀하게 형성된다. 실리사이드화가능층(17)은 제1도전패턴(16)과 실리사이드화반응(Silicidation)에 의해 금속실리사이드(Metal silicide)를 형성하는 물질을 포함한다. 실리사이드화가능층(17)은 실리사이드화가능금속층(Silicidable metal)을 포함한다. 실리사이드화가능금속층은 코발트 등의 금속원자를 함유하는 금속함유층을 포함할 수 있다. 제1도전패턴(16)이 폴리실리콘을 포함하는 경우, 실리사이드화가능층(17)은 코발트를 포함할 수 있다.
실리사이드화가능층(17) 상에 보호층(18)을 형성한다. 보호층(18)은 실리사이드화가능층(17) 상에 컨포멀하게 형성된다. 보호층(18)은 후속 실리사이드화 공정시 실리사이드층의 어택을 방지한다. 보호층(18)은 금속질화물을 포함한다. 보호층(18)은 티타늄함유층을 포함한다. 보호층(18)은 티타늄질화물(TiN)을 포함할 수 있다. 보호층(18)은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다.
도 2f에 도시된 바와 같이, 1차 어닐(19A)을 실시한다. 이때, 제1도전패턴(16)과 실리사이드화가능층(17)이 반응하여 오믹콘택층(20A)이 형성된다. 1차 어닐(19A)에 의해 실리사이드화 반응이 일어난다. 부연하면, 제1도전패턴(16)과 실리사이드화가능층(17)이 접하는 계면에서 실리사이드화반응이 발생하여, 금속실리사이드층(Metal silicide layer)을 포함하는 오믹콘택층(20A)이 형성된다. 1차 어닐(19A)은 실리사이드화가능층(17)과 제1도전패턴(16)이 실리사이드화반응을 일으키도록 적어도 200℃ 이상의 온도에서 실시할 수 있다. 1차 어닐(19A)은 급속어닐(RTA)을 포함한다. 1차 어닐(19A)에 의해 제1도전패턴(16)의 실리콘원자와 실리사이드화가능층(17)의 금속원자가 반응하여 오믹콘택층(20A)이 형성된다. 오믹콘택층(20A)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 1차 어닐(19A)에 의해 형성되는 오믹콘택층(20A)은 'CoSix 상'의 코발트실리사이드를 포함할 수 있다. 1차 어닐(19A)은 400∼600℃의 온도에서 진행한다. 1차 어닐(19A)에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성된다.
오믹콘택층(20A)이 형성된 후, 미반응 실리사이드화가능층(17A)이 잔류할 수 있다.
도 2g에 도시된 바와 같이, 스트립 공정(21)을 진행한다. 스트립 공정(21)은 보호층(18) 및 미반응 실리사이드화가능층(17A)을 제거하는 공정이다. 스트립 공정(21)은 습식케미컬을 이용한 세정 공정을 통해 제거할 수 있다. 예를 들어, 세정 공정은 H2SO4(SPM)과 NH4OH(SC-1) 계열의 케미컬을 이용한다. 보호층(18)과 희생스페이서(15)가 티타늄질화물을 포함하므로, 스트립공정(21)에 의해 희생스페이서(15)도 제거할 수 있다. 결국, 한번의 스트립 공정(21)을 이용하여 보호층(18), 미반응 실리사이드화가능층(17A) 및 희생스페이서(15)를 제거할 수 있다. 이에 따라, 주변구조물의 손실이 최소화되며, 공정이 단순화된다.
상술한 바와 같은 스트립 공정(21)에 의해 희생스페이서(15)가 제거되고, 희생스페이서(15)가 차지하고 있던 공간은 에어갭(22)으로 잔존한다. 스트립공정에 의해 에어갭(22)이 동시에 형성되므로, 에어갭(22)의 손실이 발생하지 않는다.
에어갭(22)은 제1도전패턴(16)과 오픈부(13)의 측벽 사이에 형성되며, 제1도전패턴(16)과 오픈부(13) 측벽 사이에는 '에어갭(22)-스페이서(14)'로 이루어진 절연구조가 형성된다.
도 2h에 도시된 바와 같이, 2차 어닐(19B)을 실시한다. 2차 어닐(19B)은 급속어닐(RTA)을 포함한다. 2차 어닐(19B)은 1차 어닐(19A)보다 더 높은 온도에서 실시할 수 있다. 2차 어닐(19B)은 600∼800℃의 온도에서 진행한다. 2차 어닐(19B)에 의해 오믹콘택층(20A)의 상변화가 발생한다. 이로써, 도면부호 '20'과 같이 상변화된 오믹콘택층이 형성된다. 예컨대, 1차 어닐(19A)에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성되며, 2차 어닐(19B)에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 코발트실리사이드 중에서 'CoSi2 상'을 갖는 코발트실리사이드가 비저항이 가장 낮다.
오믹콘택층(20)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(13)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다.
도 3a 및 도 3b는 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 3a에 도시된 바와 같이, 에어갭(22) 및 오믹콘택층(20)을 포함한 전면에 제2도전층(23A)을 형성한다. 제2도전층(23A)은 에어갭(22)을 캡핑하면서 오믹콘택층(20)을 포함한 전면에 형성된다. 에어갭(22)의 공간이 좁기 때문에 제2도전층(23A) 형성시 에어갭(22)을 채우지 않고 캡핑할 수 있다. 제2도전층(23A)은 오믹콘택층(20) 상에서 오픈부(13)의 나머지를 갭필한다. 아울러, 제2도전층(23A)의 일부는 오믹콘택층(20)의 측벽을 덮을 수 있다. 제2도전층(23A)은 금속함유층을 포함할 수 있다. 제2도전층(23A)은 텅스텐층을 포함할 수 있다.
도 3b에 도시된 바와 같이, 제2도전층(23A)을 평탄화한다. 평탄화를 위해 에치백 공정 또는 CMP 공정이 적용될 수 있다.
위와 같이, 평탄화를 수행하면, 제2도전패턴(23)이 형성된다. 따라서, 오픈부(13)에 형성되는 도전구조물(24)은 제1도전패턴(16), 오믹콘택층(20) 및 제2도전패턴(23)을 포함한다. 오믹콘택층(20)은 제1도전패턴(16)과 제2도전패턴(23)간의 오믹콘택을 형성한다. 에어갭(22)은 제1도전패턴(16)과 오픈부(13)의 측벽 사이에 형성된다. 도전구조물(24)과 오픈부(13)의 측벽 사이에는 에어갭(22)과 스페이서(14)를 포함하는 절연구조물이 형성된다.
도 4a 내지 도 4c는 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 오믹콘택층(20)을 포함한 전면에 제1배리어층(25A)을 형성한다. 제1배리어층(25A)은 도전물질을 포함한다. 제1배리어층(25A)은 에어갭(22)을 캡핑한다. 제1배리어층(25A) 형성시, 에어갭(22)을 채우지 않고 캡핑하기 위해 두께가 조절된다. 예를 들어, 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하면 에어갭(22)을 채우지 않고 제1배리어층(25A)을 형성할 수 있다. 특히, 오믹콘택층(20)의 상부 표면을 덮고 아울러 오믹콘택층(20)의 측벽을 덮을 수 있다. 이를 위해 이온화금속플라즈마(Ionized Metal Plasma) 방식의 물리기상증착법(PVD-IMP)을 이용한다. 일반적으로 물리기상증착법을 이용하여 박막을 증착하면, 단차피복성(Step coverage)이 열화된다. 즉, 평탄한 표면에서는 증착이 잘되지만 측벽 부위에서는 증착이 어렵다. 따라서, 물리기상증착법을 이용하면 종횡비가 증가할수록 단차피복성이 더욱 열화된다. 화학기상증착법(CVD)을 이용하면 단차피복성이 우수하기 때문에, 평탄한 표면과 측벽 부위에서 균일한 두께를 갖고 박막을 증착할 수 있다. 위와 같은 물리기상증착법의 원리를 이용하므로써 에어갭(22)을 채우지 않고 제1배리어층(25A)을 증착할 수 있다. 일반적인 스퍼터링 방식의 물리기상증착법을 이용하면 에어갭(22)을 채우지 않고 제1배리어층(25A)을 형성할 수는 있으나, 에어갭(22)을 안정적으로 캡핑하기 어렵다.
따라서, 제1배리어층(25A) 형성시 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써, 에어갭(22)을 채우지 않고 에어갭(22)을 충분히 캡핑할 수 있다. 이온화금속금속플라즈마방식을 이용하면 스퍼터된 타겟 금속을 이온화하여 직진성을 향상시키므로써 단차피복성을 개선시킨다. 제1배리어층(25A)은 티타늄함유층을 포함한다. 제1배리어층(25A)은 티타늄층을 포함한다. 티타늄층은 이온화금속플라즈마방식의 물리기상증착법을 이용하여 형성할 수 있다. 이를 'PVD IMP Ti'라 약칭한다.
이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써, 오믹콘택층(20)의 상부 표면 및 측벽에 제1배리어층(25A)이 형성된다. 이에 따라 제1배리어층(25A)과 오믹콘택층(20)의 접촉면적이 증가하여 콘택저항이 개선된다.
다음으로, 제1배리어층(25A) 상에 제2배리어층(26A)을 형성한다. 제2배리어층(26A)은 도전물질을 포함한다. 제2배리어층(26A)은 티타늄함유층을 포함한다. 제2배리어층(26A)은 티타늄질화물(TiN)을 포함할 수 있다. 제2배리어층(26A)은 화학기상증착법을 이용하여 형성한다(이를 'CVD TiN'이라 약칭함). 이에 따라, 제2배리어층(26A)은 단차피복성이 우수하여 균일한 두께를 갖는다.
위와 같이, 제2배리어층(26A)을 형성하므로써, 제1배리어층(25A)과 제2배리어층(26A)을 포함하는 배리어층이 형성된다. 배리어층은 'PVD IMP Ti'과 CVD TiN을 적층하여 형성한다.
도 4b에 도시된 바와 같이, 제2도전층(27A)을 형성한다. 제2도전층(27A)은 제2배리어층(26A) 상에서 오픈부(13)의 나머지를 갭필한다. 제2도전층(27A)은 금속함유층을 포함할 수 있다. 제2도전층(27A)은 텅스텐층을 포함할 수 있다.
도 4c에 도시된 바와 같이, 제1배리어층(25A), 제2배리어층(26A) 및 제2도전층(27A)을 평탄화한다. 평탄화를 위해 에치백 공정 또는 CMP 공정이 적용될 수 있다.
위와 같이, 평탄화를 수행하면, 제1배리어패턴(25), 제2배리어패턴(26) 및 제2도전패턴(27)이 형성된다. 따라서, 오픈부(13)에 형성되는 도전구조물(28)은 제1도전패턴(16), 오믹콘택층(20), 제1배리어패턴(24), 제2배리어패턴(25) 및 제2도전패턴(26)을 포함한다. 오믹콘택층(20)은 제1도전패턴(16)과 제2도전패턴(27)간의 오믹콘택을 형성한다. 제1배리어패턴(25) 및 제2배리어패턴(26)은 제1도전패턴(16)과 제2도전패턴(27)간의 상호확산을 방지한다.
에어갭(22)은 제1도전패턴(16)과 오픈부(13)의 측벽 사이에 형성된다. 도전구조물(28)과 오픈부(13)의 측벽 사이에는 에어갭(22)과 스페이서(14)를 포함하는 절연구조물이 형성된다.
상술한 에어갭 캡핑 방법들에 의해 형성된 도전구조물(24, 28)은 콘택플러그(Contact Plug), 전극(Electrode) 등이 될 수 있다. 콘택플러그인 경우, 실리콘플러그, 오믹콘택층 및 금속플러그의 적층구조가 될 수 있고, 실리콘플러그의 주변에 에어갭이 형성된다. 또한, 도전구조물(24, 28)은 비트라인, 금속배선, 게이트전극, 워드라인 등이 될 수 있다.
상술한 실시예들에 따르면, 에어갭(22)을 형성하므로써 도전구조물(24, 28)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(16)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
또한, 오믹콘택층(20)을 형성한 후에 에어갭(22)을 형성하므로, 제2도전패턴(23, 26)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 오믹콘택층(20)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
또한, 제1배리어패턴(25)과 오믹콘택층(20)의 접촉면적이 증가하므로 콘택저항을 더욱 개선시킬 수 있다.
도 5a는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5a를 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(204)과 제2도전구조물(205)을 포함한다. 제1도전구조물(204)과 제2도전구조물(205) 사이에 에어갭(209)을 갖는 절연구조물이 형성된다. 제1도전구조물(204)의 측벽에 스페이서(210)가 형성된다. 스페이서(210)와 제2도전구조물(205) 사이에 에어갭(209)이 형성된다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함한다. 제2도전구조물(205)은 제2도전패턴(206), 오믹콘택층(207), 제1배리어패턴(211A), 제2배리어패턴(211B) 및 제3도전패턴(208)을 포함한다. 제1배리어패턴(211A)에 의해 오믹콘택층(207) 및 에어갭(209)이 캡핑된다.
자세히 살펴보면 다음과 같다.
기판(201)은 실리콘기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1도전구조물(204)은 제1도전패턴(202)을 포함한다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함하는 적층구조일 수 있다. 제1도전패턴(202)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 제1도전패턴(202)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전패턴(202)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 등을 포함할 수 있다. 제1도전패턴(202)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 절연패턴(203)은 절연물질을 포함한다. 절연패턴(203)은 산화물 또는 질화물을 포함할 수 있다. 제1도전구조물(204)과 제2도전구조물(205)은 라인 형상 또는 필라 형상을 갖는다. 또한, 제1도전구조물(204)과 제2도전구조물(205) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상을 가질 수 있다. 다른 하나의 도전구조물은 필라 형상을 가질 수 있다. 예를 들어, 제1도전구조물(204)은 라인형상의 구조물이고, 제2도전구조물(205)은 필라 형상의 구조물일 수 있다. 제1도전구조물(202)은 기판(201) 상에서 일정한 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(204)과 제2도전구조물(205) 중 어느 하나는 게이트구조물 또는 비트라인구조물을 포함할 수 있고, 다른 하나는 콘택플러그를 포함할 수 있다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 또는 금속콘택플러그를 포함할 수 있다. 예컨대, 제2도전구조물(205)은 콘택플러그가 될 수 있으며, 콘택플러그는 실리콘플러그, 오믹콘택층 및 금속플러그를 포함하는 적층구조가 될 수 있다.
제2도전구조물(205)은 이웃하는 제1도전구조물(204) 사이에 리세스되어 형성된 제2도전패턴(206)을 포함한다. 제2도전구조물(205)은 제2도전패턴(206), 오믹콘택층(207), 제1배리어패턴(211A), 제2배리어패턴(211B) 및 제3도전패턴(208)을 포함하는 적층구조일 수 있다. 제2도전패턴(206)은 실리콘함유물질을 포함할 수 있다. 제2도전패턴(206)은 폴리실리콘층을 포함할 수 있다. 제3도전패턴(208)은 금속함유물질을 포함할 수 있다. 제3도전패턴(208)은 금속, 금속실리사이드, 금속질화물 등을 포함할 수 있다. 제2도전패턴(206)과 제3도전패턴(208) 사이에 오믹콘택층(207)이 형성되며, 오믹콘택층(207) 상에 제1배리어패턴(211A) 및 제2배리어패턴(211B)이 형성된다. 오믹콘택층(207)은 CoSi2상 코발트실리사이드 등의 금속실리사이드층을 포함할 수 있다. 제2도전패턴(206)의 높이는 제1도전패턴(202)과 동일한 높이를 갖거나, 더 높은 높이를 갖는다. 이웃하는 제1도전구조물(204) 사이에 오픈부(미도시)가 정의되고, 오픈부 내에 제2도전구조물(205)이 형성될 수 있다. 오픈부는 이웃하는 제1도전구조물(204)의 측벽을 각각 오픈시키는 형태가 될 수 있다.
제1배리어패턴(211A)은 오믹콘택층(207)의 상부 표면 및 측벽 일부를 덮고 에어갭(209)을 캡핑한다. 아울러, 제1배리어패턴(211A)은 에어갭(209) 상부의 오픈부 측벽을 덮는다. 제1배리어패턴(211A)은 오믹콘택층(207)의 상부 표면 및 에어갭(209)을 캡핑하는 두께보다 오픈부 측벽에 형성된 두께가 더 얇다. 이와 같은 두께 차이는 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써 가능하다. 따라서, 제1배리어패턴(211A)은 에어갭(209)을 채우지 않고 에어갭(209)을 충분히 캡핑할 수 있다. 제1배리어패턴(211A)은 티타늄함유층을 포함한다. 제1배리어패턴(211A)은 티타늄층을 포함한다. 티타늄층은 이온화금속플라즈마방식의 물리기상증착법을 이용하여 형성할 수 있다. 이를 'PVD IMP Ti'라 약칭한다. 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써, 오믹콘택층(207)의 상부 표면 및 측벽 일부를 덮는 제1배리어패턴(211A)이 형성된다. 이에 따라 제1배리어패턴(211A)과 오믹콘택층(207)의 접촉면적이 증가하여 콘택저항이 개선된다.
제2배리어패턴(211B)은 티타늄함유층을 포함한다. 제2배리어패턴(211B)은 티타늄질화물(TiN)을 포함할 수 있다. 제2배리어패턴(211B)은 화학기상증착법을 이용하여 형성한다(이를 'CVD TiN'이라 약칭함). 이에 따라, 제2배리어패턴(211B)은 단차피복성이 우수하여 균일한 두께를 갖는다.
위와 같이, 제1배리어패턴(211A)과 제2배리어패턴(211B)을 포함하는 배리어패턴은 'PVD IMP Ti'과 CVD TiN을 적층하여 형성할 수 있다. 다른 실시예에서, 배리어패턴은 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하여 형성된 티타늄질화물(PVD IMP Ti)의 단일층을 포함할 수도 있다.
스페이서(210)는 제1도전구조물(204)의 측벽에 형성된다. 스페이서(210)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 스페이서(210)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다.
에어갭(209)은 제2도전패턴(206)과 스페이서(210) 사이에 형성된 희생물질이 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
도 5a에서, 에어갭(209)은 제1배리어패턴(211A)에 의해 안정적으로 캡핑된다. 에어갭(209)을 형성하므로써 제1도전구조물(204)과 제2도전구조물(205)간의 기생캐패시턴스를 감소시킨다.
제2도전패턴(206) 상에 오믹콘택층(207)을 형성한 후에 에어갭(209)을 형성할 수 있다. 이로써 제3도전패턴(208)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 오믹콘택층(207)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
도 5b은 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 5b를 참조하면, 도 5a와 다르게 배리어패턴없이 제3도전패턴(207)을 이용하여 에어갭(211) 및 오믹콘택층(208)을 캡핑한다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 6a에 도시된 바와 같이, 기판(31) 상에 복수의 제1도전구조물(34)을 형성한다. 기판(31)은 반도체기판을 포함한다. 기판(31)은 실리콘을 함유한다. 기판(31)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(31)은 SOI 기판을 포함할 수도 있다.
기판(31) 상에 형성되는 복수의 제1도전구조물(34)은 일정 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(34)을 형성하기 위해 제1도전층(미도시) 상에 하드마스크패턴(33)을 형성한다. 하드마스크패턴(33)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전패턴(First conductive pattern, 32)이 형성된다. 제1도전패턴(32)과 하드마스크패턴(33)이 적층된 제1도전구조물(34)이 형성된다. 제1도전패턴(32)은 실리콘함유층 또는 금속함유층을 포함한다. 예를 들어, 제1도전패턴(32)은 폴리실리콘 또는 텅스텐을 포함할 수 있다. 또한, 제1도전패턴(32)은 실리콘함유층과 금속함유층을 적층하여 형성한다. 예를 들어, 폴리실리콘층과 텅스텐층을 적층하여 형성할 수 있다. 이때, 폴리실리콘층과 텅스텐층 사이에 배리어층(Barrier layer)이 더 형성될 수 있다. 제1도전패턴(32)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄(Ti)과 티타늄질화물(TiN)이 적층될 수 있다. 하드마스크패턴(33)은 절연물질을 이용하여 형성한다.
복수의 제1도전구조물(34) 상에 제1절연층(35A)을 형성한다. 제1절연층(35A)은 저유전물질을 포함한다. 제1절연층(35A)은 질화물 또는 산화물을 포함한다. 예를 들어, 제1절연층(35A)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 제1절연층(35A)은 제1도전구조물(34)을 포함한 전면에 컨포멀하게 형성된다. 제1절연층(35A)은 스페이서가 되는 물질이다.
제1절연층(35A) 상에 제2절연층(36A)을 형성한다. 제2절연층(36A)은 실리콘산화물을 포함할 수 있다. 제2절연층(36A)은 제1절연층(35A) 상에서 제1도전구조물(34) 사이를 채우도록 형성될 수 있다. 제2절연층(36A)은 층간절연층이 된다.
도 6b에 도시된 바와 같이, 제2절연층(36A)을 평탄화한다. 제1도전구조물(34) 상의 제1절연층(35A)의 표면이 노출되도록 평탄화될 수 있다.
제2절연층(36A)을 식각하여 오픈부(37)를 형성한다. 오픈부(37)가 형성된 후, 제2절연층은 도시되지 않을 수 있다. 오픈부(37)를 형성하기 위해 마스크패턴(미도시)이 사용될 수 있다. 오픈부(37)는 홀 형상 또는 라인 형상을 가질 수 있다. 오픈부(37)는 제1도전구조물(34) 사이에 형성될 수 있다. 오픈부(37)의 측벽에는 제1절연층(35A)이 노출될 수 있다. 오픈부(37) 형성을 위해 제1도전구조물(34) 및 제1절연층(35A)에 정렬되도록 제2절연층(36A)이 식각될 수 있다.
오픈부(37)의 아래의 기판(31) 상에 제1절연층(35A)이 잔류할 수 있다.
도 6c에 도시된 바와 같이, 오픈부(37)가 형성된 전체 구조물 상에 희생층(38A)을 형성한다. 희생층(38A)은 제1절연층(35A) 상에 컨포멀하게 형성된다. 희생층(38A)은 후속 공정에서 제거되어 에어갭을 형성하는 물질이다. 희생층(38A)으로 사용되는 물질은 티타늄질화물(TiN)을 포함한다.
다른 실시예에서, 오픈부(37) 형성 이후에, 제1절연층(35A)과 희생층(38A)을 순차적으로 형성할 수도 있다. 이에 따라, 기판(31)의 표면, 오픈부(37)의 측벽 및하드마스크패턴(33A)의 표면을 덮는 제1절연층(35A)과 희생층(38A)이 형성된다.
도 6d에 도시된 바와 같이, 희생스페이서(38B)를 형성한다. 희생층(38A)을 선택적으로 식각하므로써 희생스페이서(38B)가 형성된다. 희생스페이서(38B)를 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 따라서, 희생스페이서(38B)는 제1도전구조물(34)의 측벽에 인접하여 형성된다.
희생스페이서(38B)에 의해 노출된 제1절연층(35A)을 선택적으로 식각한다. 이때, 제1절연층(35A)은 기판(31)의 표면과 하드마스크패턴(33)의 상부표면에서 제거된다. 이와 같이 제1절연층(35A)을 선택적으로 제거하므로써 스페이서(35)가 형성된다. 스페이서(35)는 제1도전구조물(34)의 측벽에 형성된다. 스페이서(35)의 측벽에는 희생스페이서(38)가 잔류한다. 스페이서(35)을 형성하기 위해 건식식각 공정이 적용될 수 있다. 예를 들어, 건식식각 공정은 에치백 공정을 포함할 수 있다. 스페이서(35)를 형성하므로써 기판(31)의 표면이 노출된다. 스페이서(35)의 하단부에 의해 희생스페이서(38)는 기판(31)과 분리된다.
위와 같이, 스페이서(35)를 형성하면, 제1도전구조물(34)의 측벽에 이중 스페이서(Double spacer)가 형성된다. 이중 스페이서는 스페이서(35)와 희생스페이서(38B)를 포함한다. 이중 스페이서는 오픈부(37)의 측벽에 형성된 구조가 될 수 있다. 오픈부(37)는 라인 형상을 갖거나, 홀 형상을 가질 수 있다.
도 6e에 도시된 바와 같이, 오픈부(37)에 제2도전층(39A)을 갭필한다. 제2도전층(39A)은 실리콘함유층을 포함한다. 제2도전층(39A)은 폴리실리콘층을 포함할 수 있다.
도 6f에 도시된 바와 같이, 제2도전층(39A)을 선택적으로 제거하여 제2도전패턴(39)을 형성한다. 제2도전패턴(39)은 오픈부(37)의 일부를 채우는 형태가 된다. 즉, 오픈부(37)에 리세스되어 제2도전패턴(39)이 형성된다. 제2도전층(39A)에 대해 평탄화 및 리세스를 실시하여 제2도전패턴(39)을 형성한다. 제2도전패턴(39)을 형성하기 위해 CMP(Chemical Mechanical Polishing) 공정 및 에치백 공정이 적용될 수 있다. 제2도전패턴(39)은 제1도전구조물(34)의 상부 표면보다 낮게 리세스된 표면을 갖는다. 제2도전패턴(39)의 리세스된 표면은 적어도 제1도전패턴(32)의 상부 표면보다 높게 제어할 수 있다. 제2도전패턴(39)의 높이는 제1도전패턴(32)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 제1도전패턴(32)과 제2도전패턴(39)간의 기생캐패시턴스를 감소시킬 수 있다.
리세스된 제2도전패턴(39)을 형성하면, 희생스페이서(38B)의 일부가 노출된다.
다음으로, 리세스된 희생스페이서(38)를 형성한다. 희생스페이서(38B)를 선택적으로 제거하므로써 리세스된 희생스페이서(38)가 형성된다. 제2도전패턴(39)에 의해 노출된 희생스페이서(38B)의 일부를 일정 깊이 리세싱시킨다. 희생스페이서(38B)를 리세싱시키기 위해 에치백 공정이 적용될 수 있다.
상술한 바와 같은 일련의 리세스 공정에 의해 오픈부(37) 내에 리세스드 구조물이 형성된다. 리세스드 구조물은 제2도전패턴(39)과 희생스페이서(38)를 포함한다.
도 6g에 도시된 바와 같이, 리세스드 구조물을 포함한 전면에 실리사이드화가능층(40)을 형성한다. 실리사이드화가능층(40)은 리세스드 구조물을 포함한 전면에 컨포멀하게 형성된다. 실리사이드화가능층(40)은 제2도전패턴(39)과 실리사이드화반응에 의해 금속실리사이드를 형성하는 물질을 포함한다. 실리사이드화가능층(40)은 실리사이드화가능금속층을 포함한다. 실리사이드화가능금속층은 코발트 등의 금속원자를 함유하는 금속함유층을 포함할 수 있다. 제2도전패턴(39)이 폴리실리콘을 포함하는 경우, 실리사이드화가능층(40)은 코발트를 포함할 수 있다.
실리사이드화가능층(40) 상에 보호층(41)을 형성한다. 보호층(41)은 실리사이드화가능층(40) 상에 컨포멀하게 형성된다. 보호층(41)은 후속 실리사이드화 공정시 실리사이드층의 어택을 방지한다. 보호층(41)은 금속질화물을 포함한다. 보호층(41)은 티타늄함유층을 포함한다. 보호층(41)은 티타늄질화물(TiN)을 포함할 수 있다. 보호층(41)은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다.
도 6h에 도시된 바와 같이, 1차 어닐(42A)을 실시한다. 이때, 제2도전패턴(39)과 실리사이드화가능층(40)이 반응하여 오믹콘택층(43A)이 형성된다. 1차 어닐(42A)에 의해 실리사이드화 반응이 일어난다. 부연하면, 제2도전패턴(39)과 실리사이드화가능층(40)이 접하는 계면에서 실리사이드화반응이 발생하여, 금속실리사이드층(Metal silicide layer)을 포함하는 오믹콘택층(43A)이 형성된다. 1차 어닐(42A)은 실리사이드화가능층(40)과 제2도전패턴(39)이 실리사이드화반응을 일으키도록 적어도 200℃ 이상의 온도에서 실시할 수 있다. 1차 어닐(42A)은 급속어닐(RTA)을 포함한다. 1차 어닐(42A)에 의해 제2도전패턴(39)의 실리콘원자와 실리사이드화가능층(40)의 금속원자가 반응하여 오믹콘택층(43A)이 형성된다. 오믹콘택층(43A)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 1차 어닐(42A)에 의해 형성되는 오믹콘택층(43A)은 'CoSix 상'의 코발트실리사이드를 포함할 수 있다. 1차 어닐(42A)은 400∼600℃의 온도에서 진행한다. 1차 어닐(42A)에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성된다.
오믹콘택층(43A)이 형성된 후, 미반응 실리사이드화가능층(40A)이 잔류할 수 있다.
도 6i에 도시된 바와 같이, 스트립 공정(44)을 진행한다. 스트립 공정(44)은 보호층(41) 및 미반응 실리사이드화가능층(40A)을 제거하는 공정이다. 스트립 공정(44)은 습식케미컬을 이용한 세정 공정을 통해 제거할 수 있다. 예를 들어, 세정 공정은 H2SO4(SPM)과 NH4OH(SC-1) 계열의 케미컬을 이용한다. 보호층(41)과 희생스페이서(38)가 티타늄질화물을 포함하므로, 스트립공정(44)에 의해 희생스페이서(38)도 제거할 수 있다. 결국, 한번의 스트립 공정(44)을 이용하여 보호층(41), 미반응 실리사이드화가능층(40A) 및 희생스페이서(38)를 제거할 수 있다. 이에 따라, 주변구조물의 손실이 최소화되며, 공정이 단순화된다.
상술한 바와 같은 스트립 공정(44)에 의해 희생스페이서(38)가 제거되고, 희생스페이서(38)가 차지하고 있던 공간은 에어갭(45)으로 잔존한다. 에어갭(45)은 제2도전패턴(39)과 제1도전패턴(32) 사이에 형성되며, 제2도전패턴(39)과 제1도전패턴(32) 사이에는 '에어갭(45)-스페이서(35)'로 이루어진 절연구조가 형성된다.
도 6j에 도시된 바와 같이, 2차 어닐(42B)을 실시한다. 2차 어닐(42B)은 급속어닐(RTA)을 포함한다. 2차 어닐(42B)은 1차 어닐(42A)보다 더 높은 온도에서 실시할 수 있다. 2차 어닐(42B)은 600∼800℃의 온도에서 진행한다. 2차 어닐(42B)에 의해 오믹콘택층(43A)의 상변화가 발생한다. 이로써, 도면부호 '43'과 같이 상변화된 오믹콘택층이 형성된다. 예컨대, 1차 어닐(42A)에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성되며, 2차 어닐(42B)에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 코발트실리사이드 중에서 'CoSi2 상'을 갖는 코발트실리사이드가 비저항이 가장 낮다.
오믹콘택층(43)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(37)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다.
도 7은 제2실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 7을 참조하면, 제3도전패턴(46)을 형성한다. 제3도전패턴(46)에 의해 에어갭(45)이 캡핑된다. 제3도전패턴(46)은 에어갭(45)을 캡핑하면서 오믹콘택층(43)의 상부를 덮는다. 에어갭(45)의 공간이 좁기 때문에 제3도전패턴(46) 형성시 에어갭(45)을 채우지 않고 캡핑할 수 있다. 제3도전패턴(46)은 오믹콘택층(43)상에서 오픈부(37)의 나머지를 채우는 형태이다. 아울러, 제3도전패턴(46)의 일부는 오믹콘택층(43)의 측벽을 덮을 수 있다. 제3도전패턴(46)은 금속함유층을 포함할 수 있다. 제3도전패턴(46)은 텅스텐층을 포함할 수 있다. 제3도전패턴(46)을 형성하기 위해 제3도전층(미도시)을 갭필한 후 평탄화한다. 평탄화를 위해 에치백 공정 또는 CMP 공정이 적용될 수 있다.
위와 같이, 제3도전패턴(46)을 형성하면, 오픈부(37)에 제2도전구조물(47)이 형성된다. 제2도전구조물(47)은 제2도전패턴(39), 오믹콘택층(43) 및 제3도전패턴(46)을 포함한다. 오믹콘택층(43)은 제2도전패턴(39)과 제3도전패턴(46)간의 오믹콘택을 형성한다. 에어갭(45)은 제2도전패턴(39)의 측벽에 형성된다. 제2도전구조물(47)과 제1도전구조물(34) 사이에는 에어갭(45)과 스페이서(35)를 포함하는 절연구조물이 형성된다.
도 8은 제2실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 8을 참조하면, 오믹콘택층(43) 상에 제1배리어패턴(48A), 제2배리어패턴(48B) 및 제3도전패턴(49)이 형성된다. 따라서, 오픈부(37)에 형성되는 제2도전구조물(50)은 제2도전패턴(39), 오믹콘택층(43), 제1배리어패턴(48A), 제2배리어패턴(48B) 및 제2도전패턴(49)을 포함한다. 오믹콘택층(43)은 제2도전패턴(39)과 제3도전패턴(49)간의 오믹콘택을 형성한다. 제1배리어패턴(48A) 및 제2배리어패턴(48B)은 제2도전패턴(39)과 제3도전패턴(49)간의 상호확산을 방지한다.
에어갭(45)은 제2도전패턴(39)의 측벽에 형성된다. 제1도전구조물(34)과 제2도전구조물(50) 사이에는 에어갭(45)과 스페이서(35)를 포함하는 절연구조물이 형성된다.
제1배리어패턴(48A)은 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써, 에어갭(45)을 채우지 않고 에어갭(45)을 충분히 캡핑할 수 있다. 이온화금속금속플라즈마방식을 이용하면 스퍼터된 타겟 금속을 이온화하여 직진성을 향상시키므로써 단차피복성을 개선시킨다. 제1배리어패턴(48A)은 티타늄함유층을 포함한다. 제1배리어패턴(48A)은 티타늄층을 포함한다. 티타늄층은 이온화금속플라즈마방식의 물리기상증착법을 이용하여 형성할 수 있다. 이를 'PVD IMP Ti'라 약칭한다. 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하므로써, 오믹콘택층(43)의 상부 표면 및 측벽에 제1배리어패턴(48A)이 형성된다. 이에 따라 제1배리어층(48A)과 오믹콘택층(43)의 접촉면적이 증가하여 콘택저항이 개선된다.
제2배리어패턴(48B)은 티타늄함유층을 포함한다. 제2배리어패턴(48B)은 티타늄질화물(TiN)을 포함할 수 있다. 제2배리어패턴(48B)은 화학기상증착법을 이용하여 형성한다(이를 'CVD TiN'이라 약칭함). 이에 따라, 제2배리어패턴(48B)은 단차피복성이 우수하여 균일한 두께를 갖는다.
위와 같이, 제1배리어패턴(48A)과 제2배리어패턴(48B)을 포함하는 배리어패턴이 형성된다. 배리어패턴은 'PVD IMP Ti'과 CVD TiN을 적층하여 형성한다.
상술한 에어갭 캡핑 방법들에 의해 형성된 제2도전구조물(47, 50)은 콘택플러그, 전극, 스토리지노드콘택플러그 등이 될 수 있다. 스토리지노드콘택플러그인 경우, 실리콘플러그, 오믹콘택층 및 금속플러그의 적층구조가 될 수 있고, 실리콘플러그의 주변에 에어갭(45)이 형성된다. 또한, 제1도전구조물(34)은 비트라인, 금속배선, 게이트전극, 워드라인 등이 될 수 있다.
상술한 실시예들에 따르면, 에어갭(45)을 형성하므로써 제1도전구조물(34)과 제2도전구조물(47, 50) 간의 기생캐패시턴스를 감소시킨다.
또한, 오믹콘택층(43A)을 형성한 후에 에어갭(45)을 형성하므로, 제3도전패턴(46, 49)이 형성될 공간을 넓게 확보할 수 있다. 아울러, 오믹콘택층(43A)이 형성되는 면적을 넓게 한다. 이에 따라, 콘택저항을 개선시킬 수 있다.
또한, 제1배리어패턴(48A)과 오믹콘택층(43)의 접촉면적이 증가하므로 콘택저항을 더욱 개선시킬 수 있다.
도 9a 내지 도 9d는 제2실시예의 비교예를 설명하기 위한 도면이다.
도 9a를 참조하면, 기판(31) 상에 제1도전패턴(32)과 하드마스크패턴(33)이 적층된 복수의 제1도전구조물(34)을 형성한다.
다음으로, 제1도전구조물(34) 사이에 오픈부(도면부호 생략)를 형성한 후, 제1도전구조물(34)의 측벽에 스페이서(35)를 형성한다.
이어서, 리세스된 제2도전패턴(39)과 리세스된 희생스페이서(38)를 형성한다.
도 9b에 도시된 바와 같이, 희생스페이서(38)를 제거하여 에어갭(45)을 형성한다.
도 9c에 도시된 바와 같이, 에어갭(45)을 캡핑하는 캡핑스페이서(45A)를 형성한다.
도 9d에 도시된 바와 같이, 제2도전패턴(39) 상에 오믹콘택층(43B), 배리어패턴(48) 및 제3도전패턴(49A)을 형성한다.
비교예에서, 희생스페이서(38)로서 실리콘산화물, 실리콘질화물, 티타늄질화물 등의 물질을 사용한다. 에어갭(45)을 형성하기 위해 습식식각 공정을 이용하여 희생스페이서(38)를 제거한다.
그러나, 비교예는 에어갭(45)을 충분히 캡핑하기 위해 캡핑스페이서(45A)의 두께가 두꺼운 경우, 제3도전패턴(49A)의 형성 공간(도 9c의 도면부호 'W' 참조) 및 오믹콘택층(43B)의 형성 면적이 좁아져 콘택저항이 증가하게 된다.
또한, 비교예는 캡핑스페이서(45A)의 두께가 얇은 경우에, 캡핑스페이서(45A)를 형성할 때 에어갭(45)이 오픈되는 문제가 발생한다.
또한, 후속 오믹콘택층(43B) 및 제3도전패턴(49A) 등을 형성하는 과정 중에 수반되는 스트립공정 및 세정 공정시에 캡핑스페이서(45A)가 손실되어 에어갭(45)이 노출될 수 있다. 이에 따라, 배리어패턴(48) 및 제3도전패턴(49A)이 에어갭(45)으로 흘러들어가 에어갭(45)을 채우게 된다.
또한, 비교예는, 에어갭(45)을 형성하기 위해 희생스페이서(38)를 제거하는 스트립공정 및 오믹콘택층(43B)을 형성한 후에 미반응층 및 보호층을 제거하는 스트립공정을 실시하므로, 주변구조물의 손실이 다량 발생한다.
결국, 본 실시예들과 같이, 오믹콘택층(43A)을 먼저 형성한 후에 에어갭(45)을 형성하므로써 오믹콘택층(43A)의 형성 면적을 증가시키므로 콘택저항을 개선시킬 수 있다. 아울러, 제1배리어패턴(48A)을 이용하여 에어갭(45)을 캡핑하므로, 제3도전패턴(49)의 형성 공간이 충분히 확보되어 콘택저항이 감소한다. 또한, 스트립공정(44)에 의해 에어갭(45)이 형성되고 제1배리어패턴(48A)에 의해 캡핑되므로 에어갭(45)을 안정적으로 캡핑할 수 있다. 또한, 스트립공정의 횟수를 줄이므로 주변구조물의 손실을 최소화할 수 있다.
도 10a는 메모리셀의 일부를 도시한 도면이다. 도 10b는 도 10a의 A-A'선에 따른 평면도이다. 도 10c는 도 10b의 B-B'선에 따른 단면도이다. 도 10a에 도시된 메모리셀은 DRAM 메모리셀을 포함한다.
도 10a, 도 10b 및 도 10c를 참조하면, 기판(301)에 소자분리영역(302)에 의해 활성영역(303)이 정의된다. 활성영역(303)을 가로지르는 게이트트렌치(321)가 형성된다. 게이트트렌치(321) 표면에 게이트절연층(322)이 형성된다. 게이트절연층(322) 상에 트렌치(321)를 부분적으로 매립하는 매립게이트전극(323)이 형성된다. 도시하지 않았으나, 기판(301)에는 소스영역 및 드레인영역이 형성된다. 매립게이트전극(323) 상에 실링층(324)이 형성된다. 매립게이트전극(323)과 교차하는 방향으로 연장된 비트라인(307)을 포함하는 비트라인구조물(310)이 형성된다.
비트라인구조물(310)은 비트라인(307), 비트라인하드마스크(308) 및 비트라인스페이서(309)를 포함한다. 비트라인(307)은 비트라인콘택플러그(306)를 통해 활성영역(303)과 연결된다. 비트라인콘택플러그(306)는 제1층간절연층(304)에 형성된 비트라인콘택홀(305)에 형성된다.
활성영역(303)에 연결되는 스토리지노드콘택플러그(312)가 형성된다. 스토리지노드콘택플러그(312)는 제1층간절연층(304)과 제2층간절연층(304A)을 관통하는 스토리지노드콘택홀(311)에 형성된다. 스토리지노드콘택플러그(312)는 제1플러그(313), 오믹콘택층(314), 제1배리어패턴(315), 제2배리어패턴(316) 및 제2플러그(317)를 포함한다. 제1플러그(313)는 폴리실리콘을 포함하는 실리콘플러그이다. 제2플러그(317)는 텅스텐을 포함하는 금속플러그이다.
스토리지노드콘택플러그(312)와 비트라인(307) 사이에 에어갭(318) 및 스페이서(319)를 포함하는 절연구조물이 형성된다. 에어갭(318)은 제1배리어패턴(315)에 의해 캡핑된다. 에어갭(318) 및 제1배리어패턴(315)은 전술한 실시예들에 의한 방법을 적용하여 형성할 수 있다. 제1배리어패턴(315)은 오믹콘택층(314)의 상부 표면 및 에어갭(318)을 캡핑하는 두께보다 스토리지노드콘택홀(311)의 상부 측벽에 형성된 두께가 더 얇다. 제1배리어패턴(315)은 이온화금속플라즈마방식의 물리기상증착법에 의해 형성된 티타늄층을 포함한다. 제2배리어패턴(316)은 화학기상증착법에 의해 형성된 티타늄질화물을 포함한다.
스토리지노드콘택플러그(312) 상에 스토리지노드(320)를 포함하는 캐패시터가 연결된다. 스토리지노드(320)는 필라 형태를 포함한다. 도시하지 않았으나, 스토리지노드(320) 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드(320)는 필라형태 외에 실린더형태가 될 수도 있다.
위와 같이, 메모리셀은 매립게이트전극(323)을 포함하는 매립게이트형 트랜지스터, 비트라인(307), 스토리지노드콘택플러그(312), 캐패시터를 포함한다. 스토리지노드콘택플러그(312)는 비트라인(307)의 측벽으로부터 에어갭(318)에 의해 이격된다. 따라서, 비트라인(307)과 스토리지노드콘택플러그(312)간의 기생캐패시턴스가 감소한다.
도 11a는 메모리셀의 변형예를 도시한 도면이다. 도 11b는 도 11a의 A-A'선에 따른 평면도이다.
도 11a 및 도 11b를 참조하면, 스토리지노드콘택홀의 측벽에 스페이서없이 에어갭(318)이 형성된다. 즉, 스페이서(319)가 생략될 수 있다. 이와 같이, 스페이서(319)가 생략되면 제1플러그(313)의 선폭이 증가하므로 오믹콘택층(314)의 형성면적이 및 제2플러그(314)의 플러깅공간이 증가한다. 따라서, 제1플러그(313)를 포함하는 스토리지노드콘택플러그(312)의 선폭을 증가시킬 수 있다. 스토리지노드콘택플러그(312)의 선폭이 증가하면 스토리지노드(320)와의 오버랩마진이 증가한다.
도 12a 내지 도 12j는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 12a에 도시된 바와 같이, 기판(51)은 실리콘을 함유한다. 기판(51)은 실리콘 기판 또는 실리콘저마늄 기판을 포함할 수 있다. 또한, 기판(51)은 SOI 기판을 포함할 수도 있다.
기판(51)에 소자분리영역(52)을 형성한다. 소자분리영역(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(52)에 의해 활성영역(63)이 정의된다. 소자분리영역(52)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
도시하지 않았으나, 소자분리영역(52)을 형성한 후에, 매립게이트전극(도 10c의 '323' 참조)을 형성할 수 있다. 도 10c를 참조하여 매립게이트전극의 형성 방법을 설명하기로 한다. 먼저, 기판(301)을 식각하여 게이트트렌치(321)를 형성한 후, 게이트트렌치(321)에 리세스된 매립게이트전극(323)을 형성한다. 이후, 매립게이트전극(323) 상에 실링층(324)을 형성한다. 매립게이트전극(323)을 형성하기 전에 게이트트렌치(321)의 표면에 게이트절연층(322)을 형성할 수 있다. 매립게이트전극(323)은 게이트트렌치(321)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다. 실링층(324)은 매립게이트전극(323) 상에서 게이트트렌치(321)를 갭필할 수 있다. 실링층(324)은 후속 공정으로부터 매립게이트전극(323)을 보호하는 역할을 수행할 수 있다. 실링층(324)은 절연물질을 포함할 수 있다. 실링층(324)은 실리콘질화물을 포함할 수 있다. 실링층(324) 형성후에 활성영역(303)에 소스영역 및 드레인영역을 형성할 수 있다. 이로써, 매립게이트전극(323)을 포함하는 매립게이트형 트랜지스터가 형성된다.
도 12a를 다시 참조하면, 기판(51)의 전면에 제1층간절연층(54)을 형성한다. 제1층간절연층(54)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1층간절연층(54)은 층간절연층의 역할을 한다. 제1층간절연층(54) 상에 실리콘질화물을 포함하는 식각정지층(미도시)이 더 형성될 수 있다.
제1층간절연층(54)을 식각하여 비트라인콘택홀(55)을 형성한다. 비트라인콘택홀(55)을 형성하기 위해 마스크패턴(미도시)을 식각마스크로 사용할 수 있다. 비트라인콘택홀(55)을 형성한 후에 활성영역(53)을 일정 깊이 리세스시킬 수 있다. 이로써, 비트라인콘택홀(55)에 형성되는 비트라인콘택플러그(56)와 활성영역(53)간의 접촉면적을 증가시킬 수 있다. 비트라인콘택홀(55)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함한다.
비트라인콘택홀(55)에 비트라인콘택플러그(56)를 형성한다. 비트라인콘택플러그(56)는 비트라인콘택홀(55)을 채우는 형태이다. 비트라인콘택홀(55)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 평탄화할 수 있다. 이로써, 비트라인콘택플러그(56)가 형성될 수 있다. 비트라인콘택플러그(56)는 폴리실리콘층 또는 금속층을 포함할 수 있다.
비트라인콘택플러그(56) 상에 비트라인(57)과 비트라인하드마스크(58)를 형성한다. 다른 실시예에서, 비트라인(57)과 비트라인하드마스크(58)의 선폭을 비트라인콘택홀(55)보다 작게 설정하여, 비트라인콘택플러그(56)까지 식각할 수 있다. 비트라인콘택플러그(56)가 식각됨에 따라 비트라인콘택홀(55)의 측벽이 다시 오픈될 수 있으나, 이는 후속하는 비트라인스페이서(59)를 이용하여 갭필할 수 있다. 비트라인(57)은 텅스텐 등의 금속함유층을 포함한다. 비트라인하드마스크(58)는 실리콘질화물을 포함한다.
비트라인(57)과 비트라인하드마스크(58)의 측벽에 비트라인스페이서(59)를 형성한다. 비트라인스페이서(59)는 실리콘질화물을 포함할 수 있다.
위와 같이, 비트라인스페이서(59)를 형성하면, 비트라인(57), 비트라인하드마스크(58) 및 비트라인스페이서(59)를 포함하는 비트라인구조물(60)이 형성된다.
비트라인구조물(60) 상에 제2층간절연층(61)을 형성한다. 후속하여 제2층간절연층(61)은 이웃하는 비트라인구조물(60) 사이에 갭필되도록 패터닝 또는 평탄화될 수 있다.
도 12b에 도시된 바와 같이, 미도시된 마스크패턴을 식각마스크로 이용하여 제2층간절연층(61) 및 제1층간절연층(54)을 식각한다. 이에 따라 비트라인구조물(60) 사이에 스토리지노드콘택홀(62)이 형성된다. 스토리지노드콘택홀(62)은 비트라인구조물(60)에 의해 자기정렬적으로 형성될 수 있다. 따라서, 스토리지노드콘택홀(62)에 의해 이웃하는 비트라인구조물(60)의 측벽이 노출된다. 스토리지노드콘택홀(62)에 의해 기판(51)의 일부 표면이 노출된다. 스토리지노드콘택홀(62)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함한다. 도시하지 않았으나, 후속 습식식각을 실시하여 스토리지노드콘택홀(62)의 하부를 확장시킬 수 있다. 이때, 제1층간절연층(54)의 일부가 등방성 식각된다.
도 12c에 도시된 바와 같이, 스토리지노드콘택홀(62)의 측벽에 스페이서(63)와 희생스페이서(64A)를 형성한다. 예를 들어, 절연층(미도시)과 희생층(미도시)을 형성한다. 희생층을 에치백하므로써 희생스페이서(64A)가 형성된다. 희생스페이서(64A)에 의해 노출된 절연층을 에치백한다. 이에 따라, 스페이서(63)가 형성된다. 스페이서(63)는 스토리지노드콘택홀(62)의 측벽에 형성된다. 희생스페이서(64A)는 스페이서(63)의 측벽에 형성된다. 희생스페이서(64A)를 형성하므로써 스토리지노드콘택홀(62) 아래의 활성영역(53)의 표면이 노출된다. 다른 실시예에서, 스페이서(63)를 형성하지 않고 희생스페이서(64A)를 형성할 수도 있다. 이 경우, 스토리지노드콘택플러그의 선폭을 증가시킬 수 있다.
도 12d에 도시된 바와 같이, 스토리지노드콘택홀(62)에 제1플러그(65)를 형성한다. 제1플러그(65)는 스토리지노드콘택홀(62)의 일부를 채우는 형태가 된다. 즉, 스토리지노드콘택홀(62)에 리세스된 제1플러그(65)가 형성된다. 스토리지노드콘택홀(62)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 리세스시켜 제1플러그(65)를 형성한다. 제1플러그(65)의 리세스된 표면은 적어도 비트라인(57)의 상부 표면보다 높게 제어할 수 있다. 제1플러그(65)의 높이는 비트라인(57)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 비트라인(57)과 제1플러그(65)간의 기생캐패시턴스를 감소시킬 수 있다. 제1플러그(65)는 실리콘함유층을 포함한다. 제1플러그(65)은 폴리실리콘층을 포함할 수 있다. 제1플러그(65)는 실리콘플러그가 된다.
리세스된 제1플러그(65)를 형성하면, 희생스페이서(64A)의 상부가 노출된다.
다음으로, 리세스된 희생스페이서(64)를 형성한다. 희생스페이서(64A)를 선택적으로 제거하므로써 리세스된 희생스페이서(64)가 형성된다. 즉, 제1플러그(65)에 의해 노출된 희생스페이서(64A)를 일정 깊이 리세싱시킨다. 희생스페이서(64)의 높이는 제1플러그(65)와 동일할 수 있다. 다른 실시예에서, 제1플러그(65)와 희생스페이서(64)는 동시에 리세싱시켜 형성할 수도 있다.
도 12e에 도시된 바와 같이, 희생스페이서(64)를 포함한 전면에 실리사이드화가능층(66)을 형성한다. 실리사이드화가능층(66)은 컨포멀하게 형성된다. 실리사이드화가능층(66)은 제1플러그(39)과 실리사이드화반응에 의해 금속실리사이드를 형성하는 물질을 포함한다. 실리사이드화가능층(40)은 실리사이드화가능금속층을 포함한다. 실리사이드화가능금속층은 코발트 등의 금속원자를 함유하는 금속함유층을 포함할 수 있다. 제1플러그(65)가 폴리실리콘을 포함하는 경우, 실리사이드화가능층(66)은 코발트를 포함할 수 있다.
실리사이드화가능층(66) 상에 보호층(67)을 형성한다. 보호층(67)은 실리사이드화가능층(66) 상에 컨포멀하게 형성된다. 보호층(67)은 후속 실리사이드화 공정시 실리사이드층의 어택을 방지한다. 보호층(67)은 금속질화물을 포함한다. 보호층(41)은 티타늄함유층을 포함한다. 보호층(67)은 티타늄질화물(TiN)을 포함할 수 있다. 보호층(67)은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다.
도 12f에 도시된 바와 같이, 1차 어닐(68A)을 실시한다. 이때, 제1플러그(65)와 실리사이드화가능층(66)이 반응하여 오믹콘택층(69A)이 형성된다. 1차 어닐(68A)에 의해 실리사이드화 반응이 일어난다. 부연하면, 제1플러그(65)와 실리사이드화가능층(66)이 접하는 계면에서 실리사이드화반응이 발생하여, 금속실리사이드층을 포함하는 오믹콘택층(69A)이 형성된다. 1차 어닐(68A)은 실리사이드화가능층(66)과 제1플러그(65)가 실리사이드화반응을 일으키도록 적어도 200℃ 이상의 온도에서 실시할 수 있다. 1차 어닐(68A)은 급속어닐(RTA)을 포함한다. 1차 어닐(68A)에 의해 제1플러그(65)의 실리콘원자와 실리사이드화가능층(66)의 금속원자가 반응하여 오믹콘택층(69A)이 형성된다. 오믹콘택층(69A)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 1차 어닐(68A)에 의해 형성되는 오믹콘택층(69A)은 'CoSix 상'의 코발트실리사이드를 포함할 수 있다. 1차 어닐(68A)은 400∼600℃의 온도에서 진행한다. 1차 어닐(42A)에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성된다.
오믹콘택층(69A)이 형성된 후, 미반응 실리사이드화가능층(66A)이 잔류할 수 있다.
도 12g에 도시된 바와 같이, 스트립 공정(70)을 진행한다. 스트립 공정(70)은 보호층(67) 및 미반응 실리사이드화가능층(66A)을 제거하는 공정이다. 스트립 공정(70)은 습식케미컬을 이용한 세정 공정을 통해 제거할 수 있다. 예를 들어, 세정 공정은 H2SO4(SPM)과 NH4OH(SC-1) 계열의 케미컬을 이용한다. 보호층(67)과 희생스페이서(64)가 티타늄질화물을 포함하므로 스트립공정(70)에 의해 희생스페이서(64)도 제거할 수 있다. 예컨대, 보호층(67)과 희생스페이서(64)로 사용된 물질이 티타늄질화물이므로, 스트립공정(70)에 의해 희생스페이서(64)를 제거할 수 있다. 결국, 한번의 스트립 공정(70)을 이용하여 보호층(67), 미반응 실리사이드화가능층(66A) 및 희생스페이서(64)를 제거할 수 있다. 이와 같이 스트립 공정의 횟수를 감소시킴에 따라, 주변구조물의 손실이 최소화되며, 공정이 단순화된다. 예컨대, 비트라인하드마스크(58) 및 비트라인스페이서(59)의 손실을 최소화할 수 있다.
상술한 바와 같은 스트립 공정(70)에 의해 희생스페이서(64)가 제거되고, 희생스페이서(64)가 차지하고 있던 공간은 에어갭(71)으로 잔존한다. 에어갭(71)은 제1플러그(65)과 스토리지노드콘택홀(62)의 측벽 사이에 형성된다. 제1플러그(65)와 비트라인구조물(60) 사이에는 '에어갭(71)-스페이서(63)'로 이루어진 절연구조가 형성된다.
도 12h에 도시된 바와 같이, 2차 어닐(68B)을 실시한다. 2차 어닐(68B)은 급속어닐(RTA)을 포함한다. 2차 어닐(68B)은 1차 어닐(68A)보다 더 높은 온도에서 실시할 수 있다. 2차 어닐(68B)은 600∼800℃의 온도에서 진행한다. 2차 어닐(68B)에 의해 오믹콘택층(69A)의 상변화가 발생한다. 이로써, 도면부호 '69'과 같이 상변화된 오믹콘택층이 형성된다. 예컨대, 1차 어닐(68A)에 의해 'CoSix(x=0.1∼1.5)상'을 갖는 코발트실리사이드가 형성되며, 2차 어닐(68B)에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 코발트실리사이드 중에서 'CoSi2 상'을 갖는 코발트실리사이드가 비저항이 가장 낮다.
오믹콘택층(69)으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 스토리지노드콘택홀(62)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다.
도 12i에 도시된 바와 같이, 오믹콘택층(69) 및 에어갭(71)을 캡핑하는 도전구조물을 형성한다. 예컨대, 제1배리어패턴(72), 제2배리어패턴(73) 및 제2플러그(74)를 형성한다.
먼저, 제1배리어패턴(72)은 에어갭(71)을 캡핑한다. 제1배리어패턴(72)으로 사용된 물질은 에어갭(71)을 채우지 않고 캡핑하기 위해 두께가 조절된다. 이와 같이, 두께를 조절하므로써 오믹콘택층(69)의 상부 표면을 덮고 아울러 오믹콘택층(69)의 측벽을 덮을 수 있다. 두께 조절을 위해 이온화금속플라즈마 방식의 물리기상증착법(PVD-IMP)을 이용한다. 제1배리어패턴(72)은 티타늄함유층을 포함한다. 제1배리어패턴(72)은 티타늄층을 포함한다. 티타늄층은 이온화금속플라즈마방식의 물리기상증착법을 이용하여 형성할 수 있다. 이를 'PVD IMP Ti'라 약칭한다. 제1배리어패턴(72)은 오믹콘택층(69)의 상부 표면 및 에어갭(71)을 캡핑하는 두께보다 스토리지노드콘택홀(62)의 상부 측벽에 형성된 두께가 더 얇다. 결국, 이온화금속플라즈마(IMP) 방식의 물리기상증착법을 이용하여 두께를 조절하므로써, 제1배리어패턴(72)과 오믹콘택층(69)의 접촉면적이 증가하여 콘택저항이 개선된다.
제2배리어패턴(73)은 티타늄함유층을 포함한다. 제2배리어패턴(73)은 티타늄질화물(TiN)을 포함할 수 있다. 제2배리어패턴(73)으로 사용된 물질은 화학기상증착법을 이용하여 형성한다(이를 'CVD TiN'이라 약칭함). 이에 따라, 제2배리어패턴(73)은 단차피복성이 우수하여 균일한 두께를 갖는다.
제2플러그(74)는 제2배리어패턴(73) 상에서 스토리지노드콘택홀(62)의 나머지를 갭필하는 형태이다. 제2플러그(74)는 금속함유층을 포함할 수 있다. 제2플러그(74)는 텅스텐층을 포함할 수 있다. 제2플러그(74)는 금속플러그가 된다.
위와 같이, 오믹콘택층(69) 상에 제1배리어패턴(72), 제2배리어패턴(73) 및 제2플러그(74)가 형성된다. 따라서, 스토리지노드콘택홀(62)에 형성되는 스토리지노드콘택플러그(75)는 제1플러그(65), 오믹콘택층(69), 제1배리어패턴(72), 제2배리어패턴(73) 및 제2플러그(74)를 포함한다. 오믹콘택층(69)은 제1플러그(65)와 제2플러그(74)간의 오믹콘택을 형성한다. 제1배리어패턴(72) 및 제2배리어패턴(73)은 제1도전패턴(65)과 제2플러그(74)간의 상호확산을 방지한다. 제1플러그(65)가 실리콘함유층을 포함하고, 제2플러그(74)가 금속함유층을 포함하면, 제1플러그(65)와 제2플러그(74)는 세미 메탈 플러그(Semi-metal plug) 구조가 된다.
에어갭(71)은 제1플러그(65)와 스토리지노드콘택홀(62)의 측벽 사이에 형성된다. 스토리지노드콘택플러그(75)와 비트라인구조물(60) 사이에는 에어갭(71)과 스페이서(63)를 포함하는 절연구조물이 형성된다. 에어갭(71)은 제1배리어패턴(72)에 의해 캡핑된다.
다른 실시예로서, 제2플러그(74)만을 이용하여 에어갭(71) 및 오믹콘택층(69)을 캡핑할 수도 있다.
도 12j에 도시된 바와 같이, 스토리지노드콘택플러그(75) 상에 스토리지노드(76)를 형성한다. 도시하지 않았으나, 스토리지노드(76) 상에 유전층 및 플레이트노드를 형성할 수 있다. 스토리지노드(76)는 필라형태이며, 다른 실시예에서 실린더 형태를 가질 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 13은 메모리 카드를 보여주는 개략도이다.
도 13을 참조하면, 메모리 카드(400)는 제어기(410) 및 메모리(420)를 포함할 수 있다. 제어기(410) 및 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(410)의 명령에 따라서 메모리(420) 및 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다. 메모리(420)는 앞서 설명한 바와 같은 에어갭을 구비하는 반도체장치를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(400)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 14는 전자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 칩(520)을 포함할 수 있고, 이들은 버스(540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(510)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(520)은 앞서 설명한 에어갭을 구비하는 반도체장치를 포함할 수 있다. 전자 시스템(500)은 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
51 : 기판 52 : 소자분리영역
53 : 활성영역 54 : 제1층간절연층
56 : 비트라인콘택플러그 57 : 비트라인
58 : 비트라인하드마스크 59 : 비트라인스페이서
60 : 비트라인구조물 62 : 스토리지노드콘택홀
63 : 스페이서 65 : 제1플러그
69 : 오믹콘택층 71 : 에어갭
72 : 제1배리어패턴 73 : 제2배리어패턴
74 : 제2플러그 75 : 스토리지노드콘택플러그
76 : 스토리지노드

Claims (34)

  1. 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 오픈부를 부분적으로 채우는 제1도전패턴을 형성하는 단계;
    상기 제1도전패턴 상에 오믹콘택층을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 도전성 배리어층을 형성하는 단계; 및
    상기 도전성 배리어층 상에 상기 오픈부를 채우는 제2도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전성 배리어층을 형성하는 단계에서,
    상기 도전성 배리어층은 상기 오믹콘택층의 상부 표면 및 상기 에어갭을 캡핑하는 두께보다 상기 오픈부 측벽에 형성되는 두께가 얇도록 하여 형성하는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전성 배리어층은 이온화금속플라즈마 방식의 물리기상증착법을 이용하여 형성하는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전성 배리어층을 형성하는 단계는,
    상기 에어갭을 캡핑하면서 상기 오믹콘택층 및 오픈부의 측벽을 덮는 제1배리어층을 형성하는 단계; 및
    상기 제1배리어층 상에 제2배리어층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1배리어층은 이온화금속플라즈마 방식의 물리기상증착법을 이용하여 형성하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1도전패턴, 오믹콘택층 및 제2도전패턴의 적층구조는 플러그를 포함하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1도전패턴은 실리콘플러그를 포함하고, 상기 제2도전패턴은 금속플러그를 포함하는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭을 형성하는 단계 이후에,
    어닐을 실시하여 상기 오믹콘택층의 상변화를 유도하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 오믹콘택층은 코발트실리사이드를 포함하며, 상기 어닐에 의해 'CoSi2상'의 코발트실리사이드를 형성하는 반도체장치 제조 방법.
  10. 기판 상에 복수의 제1도전패턴을 형성하는 단계;
    상기 제1도전패턴 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 제1도전패턴 사이에 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 오픈부를 부분적으로 채우는 제2도전패턴을 형성하는 단계;
    상기 제2도전패턴 상에 오믹콘택층을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 도전성 배리어층을 형성하는 단계; 및
    상기 도전성 배리어층 상에 상기 오픈부를 채우는 제3도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 도전성 배리어층을 형성하는 단계는,
    상기 에어갭을 캡핑하면서 상기 오믹콘택층 및 오픈부의 측벽을 덮는 제1배리어층을 형성하는 단계; 및
    상기 제1배리어층 상에 제2배리어층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1배리어층을 형성하는 단계에서,
    상기 제1배리어층은 상기 오믹콘택층의 상부 표면 및 상기 에어갭을 캡핑하는 두께보다 상기 오픈부 측벽에 형성되는 두께가 얇도록 하여 형성하는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1배리어층은 이온화금속플라즈마 방식의 물리기상증착법을 이용하여 형성하는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1배리어층과 제2배리어층은 티타늄함유물질을 포함하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 에어갭을 형성하는 단계 이후에,
    어닐을 실시하여 상기 오믹콘택층의 상변화를 유도하는 단계를 더 포함하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 오믹콘택층은 코발트실리사이드를 포함하며, 상기 어닐에 의해 'CoSi2상'의 코발트실리사이드를 형성하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1도전패턴은 비트라인을 포함하고, 상기 제2도전패턴, 오믹콘택층 및 제3도전패턴의 적층구조는 스토리지노드콘택플러그를 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2도전패턴은 실리콘함유물질을 포함하고, 상기 제3도전패턴은 금속함유물질을 포함하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1도전패턴을 형성하는 단계 이전에,
    상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제3도전패턴을 형성하는 단계 이후에,
    상기 제3도전패턴 상에 캐패시터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  21. 기판 상부에 형성된 제1도전패턴을 포함하는 복수의 도전구조물;
    상기 도전구조물 사이에 리세스되어 형성된 제2도전패턴;
    상기 제1도전패턴과 제2도전패턴 사이에 형성된 에어갭;
    상기 제1도전패턴 상에 형성된 오믹콘택층;
    상기 에어갭 및 오믹콘택층을 캡핑하는 도전성 배리어패턴; 및
    상기 도전성 배리어패턴 상에 형성된 제3도전패턴
    를 포함하는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 도전성 배리어패턴은,
    상기 에어갭 상부의 도전구조물 측벽, 상기 오믹콘택층의 상부 표면 및 측벽을 덮고 상기 에어갭을 캡핑하는 제1배리어패턴; 및
    상기 제1배리어패턴 상에 형성된 제2배리어패턴
    을 포함하는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1배리어패턴은,
    상기 오믹콘택층의 상부 표면 및 상기 에어갭을 캡핑하는 두께보다 상기 오픈부 측벽에 형성된 두께가 얇은 반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1도전패턴은 비트라인을 포함하고, 상기 제2도전패턴, 오믹콘택층 및 제3도전패턴의 적층구조는 스토리지노드콘택플러그를 포함하는 반도체장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2도전패턴은 실리콘함유물질을 포함하고, 상기 제3도전패턴은 금속함유물질을 포함하는 반도체장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터를 더 포함하는 반도체장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제3도전패턴 상에 형성된 캐패시터를 더 포함하는 반도체장치.
  28. 기판의 일부 표면을 노출시키는 오픈부를 갖고 상기 기판 상에 형성된 절연층 및 상기 오픈부 내에 형성된 플러그 구조물을 포함하고,
    상기 플러그 구조물은,
    상기 기판과 접촉되고 상기 오픈부 내에 리세스된 제1플러그;
    상기 오픈부의 측벽과 제1플러그 사이에 형성된 에어갭;
    상기 제1플러그 상에 형성된 오믹콘택층;
    상기 오믹콘택층 및 에어갭을 캡핑하는 도전성 배리어패턴; 및
    상기 도전성 배리어패턴 상에 형성된 제2플러그
    를 포함하는 반도체장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 도전성 배리어패턴은,
    상기 에어갭 상부의 오픈부 측벽, 상기 오믹콘택층의 상부 표면 및 측벽을 덮고 상기 에어갭을 캡핑하는 제1배리어패턴; 및
    상기 제1배리어패턴 상에 형성된 제2배리어패턴
    을 포함하는 반도체장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 제1배리어패턴은,
    상기 오믹콘택층의 상부 표면 및 상기 에어갭을 캡핑하는 두께보다 상기 오픈부 측벽에 형성된 두께가 얇은 반도체장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 오믹콘택층은 금속실리사이드를 포함하는 반도체장치.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제1플러그는 실리콘함유물질을 포함하고, 상기 제2플러그는 금속함유물질을 포함하는 반도체장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 플러그 구조물에 연결되는 캐패시터 및 상기 기판에 연결되는 복수의 비트라인구조물을 더 포함하고,
    상기 오픈부는 상기 복수의 비트라인구조물 사이에 형성되며, 상기 제1플러그는 상기 비트라인구조물의 측벽으로부터 상기 에어갭에 의해 이격되어 형성된 반도체장치.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 기판에 매립된 게이트전극을 갖는 매립게이트형 트랜지스터를 더 포함하고, 상기 플러그구조물은 상기 매립게이트형 트랜지스터의 소스영역 또는 드레인영역에 연결되는 반도체장치.
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