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CN109427969B - 具有多个热界面的相变存储器电极 - Google Patents

具有多个热界面的相变存储器电极 Download PDF

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CN109427969B CN201810651519.4A CN201810651519A CN109427969B CN 109427969 B CN109427969 B CN 109427969B CN 201810651519 A CN201810651519 A CN 201810651519A CN 109427969 B CN109427969 B CN 109427969B
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Abstract

描述了一种提供相变存储器的系统和方法，相变存储器包含诸如硫族化合物材料的相变材料，其与包括多个热界面的加热元件串联。多个热界面可以使得加热元件具有降低的体热导率或跨加热元件较低的传热速率，而没有电导率的对应的降低。相变材料可以包括锗‑锑‑碲化合物或硫族化合物玻璃。加热元件可以包含具有不同热导率的多个传导层。在一些情况下，加热元件可以包含两个或更多个传导层，其中传导层包括相同的导电材料或化合物，但使用不同的温度、载体气体压力、流率和/或膜厚度沉积或形成，以在两个或更多个传导层之间产生热界面。

Description

具有多个热界面的相变存储器电极
技术领域
本发明涉及半导体存储器，具体地，涉及具有多个热界面的相变存储器电极
背景技术
半导体存储器广泛应用于各种电子装置中，诸如移动计算装置、移动电话、固态驱动器、数码相机、个人数字助理、医疗电子装置、服务器以及非移动计算装置。半导体存储器可以包括非易失性存储器或易失性存储器。非易失性存储器装置允许甚至当非易失性存储器装置未连接到电源(例如，电池)时储存或保留信息。非易失性存储器的示例包含闪速存储器(例如，NAND型和NOR型闪速存储器)、电力可擦除可编程只读存储器(EEPROM)、铁电式存储器(例如，FeRAM)、磁阻式存储器(例如，MRAM)以及相变存储器(例如，PRAM)。近年来，已经缩小非易失性存储器装置以降低每位的成本。然而，随着工艺的几何结构缩小，存在许多设计和工艺的挑战。这些挑战包含存储器单元I-V特性随过程、电压以及温度变化的增加的可变性以及通过未选择的存储器单元的增大的泄露电流。
发明内容
所公开的技术的一个实施例包含位线、字线以及布置在字线与位线之间的存储器单元。存储器单元包含直接连接到传导材料的第一层的相变材料层。用第一组沉积条件来沉积传导材料的第一层。传导材料的第一层直接连接到传导材料的第二层。用与第一组沉积条件不同的第二组沉积条件来沉积传导材料的第二层。
所公开的技术的一个实施例包含一个或多个控制电路，以控制包含字线和位线的存储器阵列。存储器阵列包含布置在字线与位线之间的存储器单元。存储器单元包含相变材料层，相变材料层沉积在传导材料的第一层之上并邻接传导材料的第一层。用第一组沉积条件来沉积传导材料的第一层。传导材料的第一层沉积在相同传导材料的第二层之上并邻接相同传导材料的第二层。用与第一组沉积条件不同的第二组沉积条件来沉积传导材料的第二层。传导材料包括金属氮化物，诸如钛氮化物。一个或多个控制电路配置为在存储器操作期间偏置字线和位线。
所公开的一个实施例包含在基板上方形成第一氧化物层，蚀刻第一区域使其延伸穿过第一氧化物层的第一部分，使用第一组沉积条件在第一区域内沉积传导材料的第一层，使用第二组沉积条件在第一区域内直接在传导材料的第一层上方沉积相同传导材料的第二层，在传导材料的第二层上方沉积第二氧化物层，蚀刻第二区域使其延伸穿过第二氧化物层的第二部分，以及在第二区域内直接在传导材料的第二层上方沉积相变材料。相变材料具有第一宽度，并且传导材料的第一层具有小于第一宽度的第二宽度。
附图说明
图1A-1F绘示了存储器系统的各种实施例。
图2-3绘示了三维存储器阵列的一部分的各种实施例。
图4A-4B绘示了三维存储器阵列的一部分的各种实施例。
图5绘示了读/写电路的一个实施例。
图6A-6E绘示了包含与加热元件串联的相变材料的存储器结构的截面图的各种实施例。
图7A绘示了描述制造存储器结构的工艺的一个实施例的流程图。
图7B绘示了描述制造存储器结构的工艺的另一个实施例的流程图。
具体实施方式
描述了提供相变存储器(PCM)的技术，相变存储器包含诸如硫族化合物材料的相变材料，该相变材料与包括一个或多个热界面的加热元件(或加热器)串联。一个或多个热界面可以使得加热元件具有降低的体热导率或跨加热元件较低的传热速率，而没有电导率上的对应降低。相变材料可以包括锗-锑-碲化合物(GST)或硫族化合物玻璃。加热元件可以包含具有不同热导率的多个传导层。在一些情况下，加热元件可以包含两个或更多个传导层，其中传导层包括相同的导电材料或化合物(例如，钛氮化物或铝氮化物)，但使用不同的温度、载体气体压力、流率和/或膜厚度沉积或形成，以在两个或更多个传导层之间产生热界面。加热元件的热导率的下降可以由相邻传导层之间产生的热界面处的声子失配的程度导致。
在一些实施例中，可以通过以下方式形成加热元件：穿过电介质层(例如，二氧化硅层)蚀刻底部电极腔，使用第一组工艺条件在底部电极腔内沉积多个传导层的第一层，使用与第一组工艺条件的不同的第二组工艺条件在底部电极腔内的第一层之上(例如，直接邻接第一层或形成在第一层的顶部上)沉积多个传导层的第二层，并且在第二层之上(例如，直接邻接第二层或形成在第二层的顶部上)沉积相变材料。沉积条件可以变化或调整，以产生形成在多个传导层中的两层之间的一个或多个热界面或热障(thermal barrier)。变化的工艺条件可以包含不同的气体含量成分(例如，氮气的百分比)、沉积压力、沉积温度和/或沉积速率。在一些情况下，可以在多个传导层下方在底部电极腔内形成二极管或非欧姆装置(例如，金属-绝缘体-金属二极管)，以形成与加热元件串联的选择器装置。
在一些实施例中，两个或更多个传导层可以包含第一传导层，第一传导层邻接或直接连接到第二传导层。可以使用相同的传导材料或相同的化合物但用不同的沉积条件来形成或沉积两个传导层。在一个示例中，可以使用沉积机器配方控制通过停止和重新开始沉积工艺(诸如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、离子束沉积或溅射沉积)来产生两个传导层之间的热界面。沉积工艺的停止和重新开始将在两个传导层之间的晶格结构或晶体结构中产生中断，并且在两个传导层之间形成热界面。在另一示例中，可以使用第一类型的沉积工艺(例如，PVD)来形成第一传导层，并且可以使用第二类型的沉积工艺(例如，离子束或溅射)来形成第二传导层。
在一些情况下，可以使用第一气体比例或流率来沉积第一传导层，并且可以使用第二气体比例或流率来沉积第二传导层。在一个示例中，在化学气相沉积期间，机器控制可以允许对于每种组分气体使用不同气体流。可以使用对于第一气体(例如，氮气)的第一气体比例沉积第一传导层，并且可以使用对于第一气体的与第一气体比例不同的第二气体比例沉积第二传导层。在另一示例中，可以使用具有第一原子百分比的元素(例如，氮，钛aluminide,或钛)的靶材来形成第一传导层，并且可以使用具有与第一原子百分比不同的第二原子百分比的元素的靶材来形成第二传导层。
在另一实施例中，可以使用诸如钛氮化物或钛-铝-氮化物的金属-氮化物沉积第一传导层，其中可以使用氮-氩等离子体来溅射并与金属靶材反应，以产生金属-氮化物。在此情况下，氮对氩比例可以经由机器配方控制变化，使得膜中的氮含量从第一传导层到第二传导层变化。例如，第一传导层的沉积可以使用第一氮对氩比例，并且第二传导层的沉积可以使用与第一氮对氩比例不同的第二氮对氩比例。等离子体中的较小的原子大小或增加的氮的存在可以造成第一传导层和第二传导层之间的层到层晶格界面失配。
在一些情况下，可以经由分子束外延(MBE)沉积第一传导层和第二传导层，分子束外延沉积特定金属的多个单个的层或多个单层。使用分子束外延，沉积系统可以允许从多个金属源沉积，使得可以沉积不同的原子的交替的传导层。在此情况下，不同的金属原子之间的原子大小上的差异可以在所沉积的传导层中的两个之间形成或产生热界面。
在一些实施例中，在两个传导层的沉积期间，真空室压力或沉积温度可以经由机器配方控制变化。压力或温度上的改变可以调整沉积材料的平均自由程。平均自由程上的差异可以在两个传导层之间产生层密度上的差异，从而在两个传导层之间产生晶格尺寸失配并形成热障。
诸如Ge2Sb2Te5的相变材料可以从非晶状态(例如，与高电阻重置状态相对应)相变为晶体状态(例如，与低电阻设定状态相对应)，或从较无序的晶体状态相变为较有序的晶体状态。相变材料在制造后可以初始地处于晶体相、低电阻状态。之后，可以通过穿过相变材料以第一时间段施加电流脉冲而通过熔化相变材料的一部分并且然后迅速淬火相变材料的该部分，来将相变材料重置为非晶相、高电阻状态；与相变材料的任何晶体区域串联的相变材料的非晶部分可以确定相变材料的有效电阻。相变材料可以布置为与用于加热相变材料的一部分的加热元件(或加热器)串联或与之直接邻接。相变材料的顶部部分可以连接到顶部电极，并且加热元件的底部部分可以连接到底部电极。由于拥挤通过加热元件的电流，穿过相变材料并进入加热元件的电流可以产生大量的热量。产生的热量的量可以正比于穿过加热元件的电流的量。可以通过将电流脉冲施加到相变材料以在相变材料的结晶温度与相变材料的熔化温度之间的温度下以第二时间段退火相变材料的非晶部分从而使相变材料的非晶部分结晶，来将相变材料设定为晶体相、低电阻状态。设定相变材料的第二时间段可以大于重置相变材料的第一时间段。
使用包含与包含两个或更多个传导层(其中传导层包括相同的导电材料但使用不同的沉积条件沉积或形成)的加热元件串联的相变材料的相变存储器的一个优点是，在加热元件的层之间的界面处产生热障。这些热障降低加热元件的界面处的导热性并降低重置相变材料所需的重置电流。此外，所需的重置电压和重置电流对相变材料也可以降低。
在一些实施例中，存储器阵列可以包括交叉点存储器阵列。交叉点存储器阵列可以指其中双端存储器单元设置于布置在第一方向上的第一组控制线(例如，字线)与布置在与第一方向垂直的第二方向上的第二组控制线(例如，位线)的交点处的存储器阵列。在一些情况下，交叉点存储器阵列中的每个存储器单元可以设置为与诸如二极管的转向元件或隔离元件串联，以降低泄露电流。在其中存储器单元不包含隔离元件的交叉点存储器阵列中，控制和最小化泄露电流可能是重要问题，尤其因为泄露电流可能随着偏置电压和温度而显著变化。
在一个实施例中，非易失性储存系统可以包含非易失性存储器单元的一个或多个二维阵列。二维存储器阵列内的存储器单元可以形成存储器单元的单层并且可以经由X和Y方向上的控制线(例如，字线和位线)被选择。在另一实施例中，非易失性储存系统可以包含一个或多个单片三维存储器阵列，其中存储器单元的两个或更多个层可以形成在单个基板上方，而没有任何介于中间的基板。在一些情况下，三维存储器阵列可以包含位于基板上方且与之正交的存储器单元的一个或多个垂直列。在一个示例中，非易失性储存系统可以包含存储器阵列，该存储器阵列具有布置为正交于半导体基板的垂直位线或位线。基板可以包括硅基板。存储器阵列可以包含可重写的非易失性存储器单元，其中每个存储器单元包含可逆电阻切换元件，而没有与可逆电阻切换元件串联的隔离元件(例如，没有与可逆电阻切换元件串联的二极管)。
在一些实施例中，非易失性储存系统可以包含非易失性存储器，其单片地形成在具有设置在硅基板上方的有源区域的存储器单元的阵列的一个或多个物理级中。非易失性储存系统还可以包含与存储器单元的操作相关联的电路(例如，解码器、状态机、页寄存器或控制存储器单元的读取和/或编程的控制电路)。与存储器单元的操作相关联的电路可以位于基板上方或位于基板内。
在一些实施例中，非易失性储存系统可以包含单片三维存储器阵列。单片三维存储器阵列可以包含存储器单元的一级或多级。存储器单元的一级或多级中的第一级内的每个存储器单元可以包含位于基板(例如，单晶基板或晶体硅基板)上方的有源区域。在一个示例中，有源区域可以包含半导体结(例如，P-N结)。有源区域可以包含晶体管的源极或漏极区域的一部分。在另一示例中，有源区域可以包含晶体管的沟道区域。
在一个实施例中，存储器阵列内的存储器单元可以包括包含可逆电阻切换元件的可重写非易失性存储器单元。可逆电阻切换元件可以包含可逆电阻率切换材料，该可逆电阻率切换材料的电阻率可以在两个或更多个状态之间可逆地切换。在一个实施例中，可逆电阻切换材料可以包含金属氧化物(例如，二元金属氧化物)。金属氧化物可以包含镍氧化物或铪氧化物。在另一实施例中，可逆电阻切换材料可以包含相变材料。相变材料可以包含硫族化合物材料。在一些情况下，可重写非易失性存储器单元可以包括电阻式RAM(ReRAM)存储器单元。在其他情况下，可重写非易失性存储器单元可以包括导电桥存储器单元或可编程金属化存储器单元。
图1A绘示了存储器系统101和主机106的一个实施例。存储器系统101可以包括与主机(例如，移动计算装置或服务器)相接口的非易失性储存系统。在一些情况下，存储器系统101可以嵌入在主机106内。作为示例，存储器系统101可以包括存储器卡、诸如高密度MLCSSD(例如，2位/单元或3位/单元)或高性能SLC SSD的固态驱动器(SSD)、或混合HDD/SSD驱动器。如图所示，存储器系统101包含存储器芯片控制器105和存储器芯片102。存储器芯片102可以包含易失性存储器和/或非易失性存储器。尽管绘示了单个存储器芯片，存储器系统101可以包含多于一个存储器芯片(例如，四个或八个存储器芯片)。存储器芯片控制器105可以从主机106接收数据和命令，并且将存储器芯片数据提供到主机106。存储器芯片控制器105可以包含一个或多个状态机、页寄存器、SRAM以及控制存储器芯片102的操作的控制电路。一个或多个状态机、页寄存器、SRAM以及控制存储器芯片的操作的控制电路可以称为管理或控制电路。管理或控制电路可以便于一个或多个存储器阵列操作，包含形成、擦除、编程或读取操作。
在一些实施例中，用于便于一个或多个存储器阵列操作的管理或控制电路(或管理或控制电路的一部分)可以集成在存储器芯片102内。存储器芯片控制器105和存储器芯片102可以布置在单个集成电路上或布置在单个裸芯上。在其他实施例中，存储器芯片控制器105和存储器芯片102可以布置在不同的集成电路上。在一些情况下，存储器芯片控制器105和存储器芯片102可以集成在系统板、逻辑板或PCB上。
存储器芯片102包含存储器核心控制电路104和存储器核心103。存储器核心控制电路104可以包含逻辑，该逻辑用于控制存储器核心103内的存储器块(或阵列)的选择，控制用于将特定的存储器阵列偏置为读取或写入状态的电压参考的产生，以及产生行和列地址。存储器核心103可以包含存储器单元的一个或多个二维阵列或存储器单元的一个或多个三维阵列。在一个实施例中，存储器核心控制电路104和存储器核心103可以布置在单个集成电路上。在其他实施例中，存储器核心控制电路104(或存储器核心控制电路的一部分)和存储器核心103可以布置在不同的集成电路上。
参考图1A，当主机106向存储器芯片控制器105发送指令指示其希望从存储器系统101读取数据或将数据写入到存储器系统101时，可以启动存储器操作。在写入(或编程)操作的事件中，主机106可以向存储器芯片控制器105发送写入命令和要写入的数据两者。要写入的数据可以由存储器芯片控制器105缓冲，并且可以产生与要写入的数据相对应的纠错码(ECC)数据。允许在发送或储存期间发生的数据错误被检测和/或纠正的ECC数据可以被写入到存储器核心103或储存在存储器芯片控制器105内的非易失性存储器中。在一个实施例中，由存储器芯片控制器105内的电路产生ECC数据并且纠正数据错误。
参考图1A，存储器芯片102的操作可以由存储器芯片控制器105控制。在一个示例中，在向存储器芯片102发出写入操作之前，存储器芯片控制器105可以检查状态寄存器，以确保存储器芯片102能够接受要写入的数据。在另一示例中，在向存储器芯片102发出读取操作之前，存储器芯片控制器105可以预读取与要读取的数据相关联的开支(overhead)信息。开支信息可以包含与要读取的数据相关联的ECC数据或指向存储器芯片102内的其中要读取请求的数据的新的存储器位置的重指向指针。一旦由存储器芯片控制器105启动读取或写入操作，存储器核心控制电路104可以为存储器核心103内的字线和位线产生适当的偏置电压，并且产生适当的存储器块、行以及列地址。
在一些实施例中，一个或多个管理或控制电路可以用于控制存储器核心103内的存储器阵列的操作。一个或多个管理或控制电路可以向存储器阵列提供控制信号，以在存储器阵列上进行读取操作和/或写入操作。在一个示例中，一个或多个管理或控制电路可以包含控制电路、状态机、解码器、感测放大器、读/写电路和/或控制器中的任一个或其组合。一个或多个管理电路可以进行或便于一个或多个存储器阵列操作，包含擦除、编程或读取操作。在一个示例中，一个或多个管理电路可以包括片上存储器控制器，以确定行和列地址、字线和位线地址、存储器阵列使能信号以及数据锁存信号。
图1B绘示了存储器核心控制电路104的一个实施例。如图所示，存储器核心控制电路104包含地址解码器170、所选择的控制线的电压发生器172、以及未选择的控制线的电压发生器174。控制线可以包含字线、位线或字线与位线的组合。所选择的控制线可以包含所选择的字线或所选择的位线，它们用来将存储器单元置于所选择的状态。未选择的控制线可以包含未选择的字线或未选择的位线，它们用来将存储器单元置于未选择的状态。所选择的控制线的电压发生器172(或电压调节器)可以包括一个或多个电压发生器，以产生所选择的控制线电压。未选择的控制线的电压发生器174可以包括一个或多个电压发生器，以产生未选择的控制线电压。地址解码器170可以产生存储器块地址，以及特定的存储器块的行地址和列地址。
图1C-1F绘示了存储器核心组织的一个实施例，其包含具有多个存储器底板(bay)的存储器核心，并且每个存储器底板具有多个存储器块。虽然公开了其中存储器底板包括存储器块且存储器块包括一组存储器单元的存储器核心组织，其他组织或分组也可以与本文所描述的技术一起使用。
图1C绘示了图1A中的存储器核心103的一个实施例。如图所示，存储器核心103包含存储器底板330和存储器底板331。在一些实施例中，每个存储器核心的存储器底板的数目对于不同实现方式可以是不同的。例如，存储器核心可以仅包含单个存储器底板或多个存储器底板(例如，16个存储器底板或256个存储器底板)。
图1D绘示了图1C中的存储器底板330的一个实施例。如图所示，存储器底板330包含存储器块310-312和读/写电路306。在一些实施例中，每个存储器底板的存储器块的数目对于不同实现方式可以是不同的。例如，存储器底板可以包含一个或多个存储器块(例如，每个存储器底板32个存储器块)。读/写电路306包含用于读取和写入存储器块310-312内的存储器单元的电路。如图所示，跨存储器底板内的多个存储器块可以共用读/写电路306。这允许芯片面积缩小，因为可以使用单组的读/写电路306来支持多个存储器块。然而，在一些实施例中，在特定的时间，仅单个存储器块可以电耦接到读/写电路306，以避免信号冲突。
在一些实施例中，可以使用读/写电路306来将一页或多页的数据写入到存储器块310-312中(或写入到存储器块的子集中)。存储器块310-312内的存储器单元可以允许页的直接覆写(即，可以将表示页或页的一部分的数据写入到存储器块310-312中，而不需要在写入数据之前在存储器单元上进行擦除或重置操作)。在一个示例中，图1A中的存储器系统101可以接收写入命令，写入命令包含目标地址和要写入到目标地址的一组数据。存储器系统101可以进行写入前读取(RBW)操作，以在进行写入操作来将该组数据写入到目标地址之前读取当前储存在目标地址的数据。存储器系统101然后可以确定特定的存储器单元可以保持在其当前状态(即，存储器单元已经处于正确状态)、需要被设定为“0”状态还是需要被重置为“1”状态。存储器系统101然后可以将存储器单元的第一子集写入为“0”状态，并且然后将存储器单元的第二子集写入为“1”状态。已经处于正确状态的存储器单元可以被跳过，由此改善编程速度并降低施加到未选择的存储器单元的累积电压应力。可以通过在特定的存储器单元两端施加第一极性(例如，+1.5V)的第一电压差，将特定的存储器单元设定为“1”状态。可以通过在特定的存储器单元两端施加与第一极性(例如，-1.5V)相反的第二极性的第二电压差，将特定的存储器单元重置为“0”状态。
在一些情况下，可以使用读/写电路306来将特定的存储器单元编程为三种或更多种数据/电阻状态中的一种(即，特定的存储器单元可以包括多级存储器单元)。在一个示例中，读/写电路306可以在特定的存储器单元两端施加第一电压差(例如，2V)，以将特定的存储器单元编程为三种或更多种数据/电阻状态中的第一状态，或在特定的存储器单元两端施加小于第一电压差的第二电压差(例如，1V)，以将特定的存储器单元编程为三种或更多种数据/电阻状态中的第二状态。在特定的存储器单元两端施加较小的电压差可以使得特定的存储器单元被部分地编程或以比施加较大的电压差时更慢的速率被编程。在另一示例中，读/写电路306可以以第一时间段(例如，150ns)在特定的存储器单元两端施加第一电压差，以将特定的存储器单元编程为三种或更多种数据/电阻状态中的第一状态，或以小于第一时间段(例如，50ns)的第二时间段在特定的存储器单元两端施加第一电压差。可以使用一个或多个编程脉冲和之后的存储器单元验证阶段来将特定的存储器单元编程为处于正确状态。
图1E绘示了图1D中的存储器块310的一个实施例。如图所示，存储器块310包含存储器阵列301、行解码器304以及列解码器302。存储器阵列301可以包括具有连续的字线和位线的存储器单元的连续组。存储器阵列301可以包括一层或多层的存储器单元。存储器阵列310可以包括二维存储器阵列或三维存储器阵列。在适当的时候(例如，当读取或写入存储器阵列301中的存储器单元时)，行解码器304解码行地址并选择存储器阵列301中的特定的字线。列解码器302解码列地址并选择存储器阵列301中的要被电耦接到读/写电路(诸如图1D中的读/写电路306)的特定的组的位线。在一个实施例中，字线的数目是每个存储器层4K，位线的数目是每个存储器层1K，并且存储器层的数目是4，则提供含有16M个存储器单元的存储器阵列301。
图1F绘示了存储器底板332的一个实施例。存储器底板332是图1D中的存储器底板330的替代实现方式的一个示例。在一些实施例中，行解码器、列解码器以及读/写电路可以在存储器阵列之间拆分或共用。如图所示，在存储器阵列352和354之间共用行解码器349，因为行解码器349控制存储器阵列352和354两者中的字线(即，由行解码器349驱动的字线是共用的)。可以拆分行解码器348和349，使得存储器阵列352中的偶数字线由行解码器348驱动，并且存储器阵列352中的奇数字线由行解码器349驱动。可以拆分列解码器344和346，使得存储器阵列352中的偶数位线由列解码器346控制，并且存储器阵列352中的奇数位线由列解码器344驱动。由列解码器344控制的所选择的位线可以电耦接到读/写电路340。由列解码器346控制的所选择的位线可以电耦接到读/写电路342。当拆分列解码器时将读/写电路拆分为读/写电路340和342可以允许存储器底板的更高效的布局。
在一个实施例中，存储器阵列352和354可以包括取向在水平于支承基板的水平平面中的存储器层。在另一实施例中，存储器阵列352和354可以包括取向在关于支承基板垂直的垂直平面(即，垂直平面垂直于支承基板)中的存储器层。在此情况下，存储器阵列的位线可以包括垂直位线。
图2绘示了单片三维存储器阵列201的一部分的一个实施例，其包含位于第一存储器级218上方的第二存储器级220。存储器阵列201是图1E中的存储器阵列301的实现方式的一个示例。位线206和210布置在第一方向上，且字线208布置在垂直于第一方向的第二方向上。如图所示，第一存储器级218的上部导体可以用作位于第一存储器级上方的第二存储器级220的下部导体。在具有附加层的存储器单元的存储器阵列中，将存在对应的附加层的位线和字线。
如图2所示，存储器阵列201包含多个存储器单元200。存储器单元200可以包含可重写存储器单元。存储器单元200可以包含非易失性存储器单元或易失性存储器单元。关于第一存储器级218，存储器单元200的第一部分在位线206和字线208之间并连接到位线206和字线208。关于第二存储器级220，存储器单元200的第二部分在位线210和字线208之间并连接到位线210和字线208。在一个实施例中，每个存储器单元包含转向元件(例如，二极管)和存储器元件(即，状态改变元件)。在一个示例中，第一存储器级218的二极管可以是如箭头A1所指示的朝上指向二极管(例如，p区域在二极管的底部)，而第二存储器级220的二极管可以是如箭头A2所指示的朝下指向的二极管(例如，n区域在二极管的底部)，或反之亦然。在另一实施例中，每个存储器单元包含状态改变元件且不包含转向元件。二极管(或其他转向元件)从存储器单元的不存在可以降低与制造存储器阵列相关联的工艺复杂度和成本。
在一个实施例中，图2的存储器单元200可以包括可重写非易失性存储器单元，可重写非易失性存储器单元包含可逆电阻切换元件。可逆电阻切换元件可以包含可逆电阻率切换材料，其电阻率可以在两个或更多个状态之间可逆地切换。在一个实施例中，可逆电阻切换材料可以包含屏障(barrier)层，屏障层包括锗或硅锗和金属氧化物(例如，二元金属氧化物)。金属氧化物可以包含钛氧化物、镍氧化物或铪氧化物。在一些情况下，可重写非易失性存储器单元可以包括电阻式RAM(ReRAM)装置。
参考图2，在读取操作的一个实施例中，可以通过将字线中的一个(即，所选择的字线)偏置到读取模式中的所选择的字线电压(例如，0V)来读取储存在多个存储器单元200中的一个的数据。然后可以使用读取电路来将连接到所选择的存储器单元的所选择的位线偏置到读取模式中的所选择的位线电压(例如，1.0V)。在一些情况下，为了避免感测从多个未选择的字线到所选择的位线的泄露电流，未选择的字线可以被偏置到与所选择的位线相同的电压(例如，1.0V)。为避免从所选择的字线到未选择的位线的泄露电流，未选择的位线可以被偏置到与所选择的字线相同的电压(例如，0V)；然而，将未选择的字线偏置到与所选择的位线相同的电压和将未选择的位线偏置到与所选择的字线相同的电压可能在由未选择的字线和未选择的位线两者驱动的未选择的存储器单元两端施加大量电压应力。
在替代读取偏置方案中，未选择的字线和未选择的位线两者可以都被偏置到中间电压，该中间电压在所选择的字线电压与所选择的位线电压之间。将相同的电压施加到未选择的字线和未选择的位线两者可降低在由未选择的字线和未选择的位线两者驱动的未选择的存储器单元两端的电压应力；然而，降低电压应力的代价是与所选择的字线和所选择的位线相关联的增大的泄露电流。在所选择的字线电压已经施加到所选择的字线之前，所选择的位线电压可以施加到所选择的位线，并且读取电路然后可以感测通过所选择的存储器位线的电流的自动调零量(auto zero amount)，当所选择的字线电压施加到所选择的字线时，其在第二电流感测中从位线电流中减去。
参考图2，在写入操作的一个实施例中，可逆电阻切换材料可以处于初始的高电阻率状态，其一经施加第一电压和/或电流可切换到低电阻率状态。施加第二电压和/或电流可以将可逆电阻切换材料返回到高电阻率状态。可替代地，可逆电阻切换材料可以处于初始的低电阻状态，其一经施加适当(多个)电压和/或(多个)电流可逆地可切换到高电阻状态。当在存储器单元中使用时，一个电阻状态可以表示二进制数据“0”，而另一电阻状态可以表示二进制数据“1”。在一些情况下，存储器单元可以考虑包括多于两个数据/电阻状态(即，多级存储器单元)。在一些情况下，写入操作可以相似于读取操作，除了在所选择的存储器单元两端施加的较大电压范围。
将可逆电阻切换元件的电阻从高电阻率状态切换到低电阻率状态的过程可以称为设定(SET)可逆电阻切换元件。将电阻从低电阻率状态切换到高电阻率状态的过程可以称为重置(RESET)可逆电阻切换元件。高电阻率状态可以与二进制数据“1”相关联，并且低电阻率状态可以与二进制数据“0”相关联。在其他实施例中，设定和重置操作和/或数据编码可能反转。例如，高电阻率状态可以与二进制数据“0”相关联，并且低电阻率状态可以与二进制数据“1”相关联。在一些实施例中，将可逆电阻切换元件第一次设定为低电阻率状态可能需要高于普通编程电压，因为可逆电阻切换元件在制造时可能已经被置于高于高电阻率状态的电阻状态。术语“形成(FORM)”可以指制造后第一次将可逆电阻切换元件设定为低电阻率状态，或制造后第一次将可逆电阻切换元件重置为高电阻率状态。在一些情况下，在已经进行形成操作或存储器单元预调节(preconditioning)操作之后，可逆电阻切换元件可以重置到高电阻率状态并且然后再次设定到低电阻率状态。
参考图2，在写入操作的一个实施例中，可以通过将字线中的一个(即，所选择的字线)偏置到写入模式中的所选择的字线电压(例如，5V)，将数据写入到多个存储器单元200中的一个中。可以使用写入电路来将连接到所选择的存储器单元的位线偏置到写入模式中的所选择的位线电压(例如，0V)。在一些情况下，为了防止共用所选择的字线的未选择的存储器单元的编程干扰，可以偏置未选择的位线，使得所选择的字线电压与未选择的位线电压之间的第一电压差小于第一干扰阈值。为防止共用所选择的位线的未选择的存储器单元的编程干扰，可以偏置未选择的字线，使得未选择的字线电压与所选择的位线电压之间的第二电压差小于第二干扰阈值。第一干扰阈值和第二干扰阈值可不同，这取决于易于受干扰的未选择的存储器单元受应力的时间的量。
在一个写入偏置方案中，可以将未选择的字线和未选择的位线两者都偏置到中间电压，该中间电压在所选择的字线电压与所选择的位线电压之间。可以产生中间电压，使得在共用所选择的字线的未选择的存储器单元两端的第一电压差大于在共用所选择的位线的其他未选择的存储器单元两端的第二电压差。在共用所选择的字线的未选择的存储器单元两端施加较大电压差的一个原因是，共用所选择的字线的存储器单元可以在写入操作之后被立即验证以检测写入干扰。
图3绘示了诸如图1E中的存储器阵列301的三维存储器阵列的一个实施例的存储器阵列的子集和路由层。如图所示，存储器阵列层位于基板上方。存储器阵列层包含位线层BL0、BL1和BL2，以及字线层WL0和WL1。在其他实施例中，还可以实现附加的位线和字线层。支持电路(例如，行解码器、列解码器以及读/写电路)可以布置在基板的表面上，存储器阵列层制造在支持电路上方。实现三维存储器阵列的集成电路还可以包含用于在支持电路的不同部件之间以及在支持电路与存储器阵列的位线和字线之间路由信号的多个金属层。这些路由层可以布置在实现在基板的表面上的支持电路的上方，并且在存储器阵列层的下方。
如图3所示，两个金属层R1和R2可以用于路由层；然而，其他实施例可以包含多于或少于两个金属层。在一个示例中，这些金属层R1和R2可以由钨(约1欧姆/平方)形成。定位在存储器阵列层上方的可以是一个或多个顶部金属层，其用于在集成电路的不同部件之间路由信号，诸如顶部金属层。在一个示例中，顶部金属层由铜或铝(约0.05欧姆/平方)形成，其可以提供比金属层R1和R2每单位面积更小的电阻。在一些情况下，可以不使用与用于顶部金属层的那些材料相同的材料实现金属层R1和R2，因为用于R1和R2的金属必须能够经受在R1和R2的顶部上制造存储器阵列层的工艺步骤(例如，在制造期间满足特定的热预算)。
图4A绘示了单片三维存储器阵列416的一部分的一个实施例，其包含定位于第二存储器级410下方的第一存储器级412。存储器阵列416是图1E中的存储器阵列301的实现方式的一个示例。如图所示，局部位线LBL11-LBL33布置在第一方向(即，垂直方向)上，并且字线WL10-WL23布置在垂直于第一方向的第二方向上。单片三维存储器阵列中的此垂直位线的布置是垂直位线存储器阵列的一个实施例。如图所示，设置在每个局部位线和每个字线的交叉点处之间的是特定的存储器单元(例如，存储器单元M111设置在局部位线LBL11与字线WL10之间)。在一个示例中，特定的存储器单元可以包含浮置栅极装置或电荷捕获装置(例如，使用硅氮化物材料)。在另一示例中，特定的存储器单元可以包含可逆电阻切换材料、金属氧化物、相变材料或ReRAM材料。全局位线GBL1-GBL3布置在垂直于第一方向和第二方向两者的第三方向上。可以使用一组位线选择装置(例如，Q11-Q31)来选择一组局部位线(例如，LBL11-LBL31)。如图所示，使用位线选择装置Q11-Q31来选择局部位线LBL11-LBL31，并且使用行选择线SG1将局部位线LBL11-LBL31连接到全局位线GBL1-GBL3。相似地，位线选择装置Q12-Q32用于使用行选择线SG2将局部位线LBL12-LBL32选择性地连接到全局位线GBL1-GBL3，并且位线选择装置Q13-Q33用于使用行选择线SG3将局部位线LBL13-LBL33选择性地连接到全局位线GBL1-GBL3。
参考图4A，因为每个局部位线仅使用单个位线选择装置，可以仅将特定的全局位线的电压施加到对应的局部位线。因此，当第一组局部位线(例如，LBL11-LBL31)被偏置到全局位线GBL1-GBL3时，其他局部位线(例如，LBL12-LBL32和LBL13-LBL33)必须也被驱动到相同的全局位线GBL1-GBL3或被浮置。在一个实施例中，在存储器操作期间，通过将全局位线中的每一个连接到一个或多个局部位线，将存储器阵列内的全部局部位线首先偏置到未选择的位线电压。在局部位线被偏置到未选择的位线电压之后，然后经由全局位线GBL1-GBL3仅将第一组局部位线LBL11-LBL31偏置到一个或多个所选择的位线电压，而其他局部位线(例如，LBL12-LBL32和LBL13-LBL33)被浮置。一个或多个所选择的位线电压可以与例如读取操作期间的一个或多个读取电压或编程操作期间的一个或多个编程电压相对应。
图4B绘示了单片三维存储器阵列的一部分的一个实施例，其包含非易失性存储器材料的垂直条带。图4B中绘示的物理结构可以包括图4A中绘示的单片三维存储器阵列的一部分的一个实现方式。非易失性存储器材料的垂直条带可以形成在垂直于基板的方向上(例如，在Z方向上)。非易失性存储器材料414的垂直条带可以包含例如垂直氧化物层、垂直金属氧化物层(例如，钛氧化物、镍氧化物或铪氧化物)、相变材料的垂直层或垂直电荷捕获层(例如，硅氮化物层)。材料的垂直条带可以包括可以由多个存储器单元或装置使用的材料的单个连续层。在一个示例中，非易失性存储器材料414的垂直条带的部分可以包括第一存储器单元的与WL12和LBL13之间的截面相关联的一部分以及第二存储器单元的与WL22和LBL13之间的截面相关联的一部分。在一些情况下，诸如LBL13的垂直位线可以包括垂直结构(例如，矩形棱柱、圆柱或柱)，并且非易失性材料可以完全地或部分地围绕垂直结构(例如，相变材料的共形层围绕垂直结构的侧面)。如图所示，垂直位线中的每一个可以经由选择晶体管连接到一组全局位线中的一个。选择晶体管可以包括MOS装置(例如，NMOS装置)或垂直薄膜晶体管(TFT)。
图5绘示了读/写电路502连同存储器阵列501的一部分的一个实施例。读/写电路502是图1D中的读/写电路306的实现方式的一个示例。存储器阵列501的一部分包含多个位线中的两个(标记为“所选择的BL”的一个所选择的位线和标记为“未选择的BL”的一个未选择的位线)以及多个字线中的两个(标记为“所选择的WL”的一个所选择的字线和标记为“未选择的WL”的未选择的字线)。存储器阵列的该部分还包含所选择的存储器单元550和未选择的存储器单元552-556。在一个实施例中，存储器阵列501的该部分可以包括具有布置在水平于基板的方向上的位线的存储器阵列，诸如图2中的存储器阵列201。在另一实施例中，存储器阵列501的该部分可以包括具有布置在垂直于基板的垂直方向上的位线的存储器阵列，诸如图4A中的存储器阵列416。
存储器阵列501可以包含多个相变存储器单元。存储器阵列501内的存储器单元中的每一个可以包含与加热元件串联的相变材料，加热元件包括两个相邻传导层之间的至少一个热界面。在一个实施例中，相变材料可以包括锗-锑-碲化合物，并且加热元件可以包含两个或更多个传导层，其中传导层各自包括相同的导电材料或化合物(例如，钛氮化物或铝氮化物)，但使用不同的沉积技术、温度、载体气体压力、流率或层厚度沉积或形成。
如图所示，在存储器阵列操作(例如，编程操作)期间，所选择的位线可以被偏置到1V，未选择的字线可以被偏置到0.6V，所选择的字线可以被偏置到0V，并且未选择的位线可以被偏置到0.5V。在一些实施例中，在第二存储器阵列操作期间，所选择的位线可以被偏置到所选择的位线电压(例如，2.0V)，未选择的字线可以被偏置到未选择的字线电压(例如，1.0V)，所选择的字线可以被偏置到所选择的字线电压(例如，0V)，并且未选择的位线可以被偏置到未选择的位线电压(例如，1V)。在此情况下，共用所选择的字线的未选择的存储器单元将被偏置到所选择的字线电压与未选择的位线电压之间的电压差。在其他实施例中，图5中绘示的存储器阵列偏置方案可以反转，使得所选择的位线被偏置到0V，未选择的字线被偏置到0.4V，所选择的字线被偏置到1V，并且未选择的位线被偏置到0.5V。
如图5中所示，读/写电路502的SELB节点可以经由列解码器504电耦接到所选择的位线。在一个实施例中，列解码器504可以与图1E中绘示的列解码器302相对应。晶体管562将节点SELB耦接(或电连接)到Vsense节点。晶体管562可以包括低VT nMOS装置。钳位控制电路564控制晶体管562的栅极。Vsense节点连接到参考电流Iref和感测放大器566的一个输入。感测放大器566的另一输入接收Vref-read，其是用于在读取模式中比较Vsense节点电压的电压电平。感测放大器566的输出连接到数据输出端子并连接到数据锁存器568。写入电路560连接到节点SELB、数据输入端子以及数据锁存器568。
在一个实施例中，在读取操作期间，读/写电路502将所选择的位线偏置到读取模式中的所选择的位线电压。在感测数据之前，读/写电路502将Vsense节点预充电到2V(或大于所选择的位线电压的一些其他的电压)。当感测数据时，读/写电路502以源极跟随器(source-follower)配置试图经由钳位控制电路564和晶体管562将SELB节点调节到所选择的位线电压(例如，1V)。如果通过所选择的存储器单元550的电流大于读取电流限制Iref，则随着时间，Vsense节点将落到Vref-read以下(例如，设定到1.5V)，并且感测放大器566将读出数据“0”。输出数据“0”表示所选择的存储器单元550处于低电阻状态(例如，设定状态)。如果通过所选择的存储器单元550的电流小于Iref，则Vsense节点将保持在Vref-read以上，并且感测放大器566将读出数据“1”。输出数据“1”表示所选择的存储器单元550处于高电阻状态(例如，重置状态)。在感测通过所选择的存储器单元的电流一段时间之后(例如，在400ns之后)，数据锁存器568可以锁存感测放大器566的输出。
在一个实施例中，在写入操作期间，如果数据输入端子请求将数据“0”写入到所选择的存储器单元，则读/写电路502可以将SELB偏置到所选择的位线电压，以经由写入电路560在写入模式中编程数据“0”(例如，用于设定操作的1.2V)。编程存储器单元的时间段可以是固定的时间段(例如，使用固定宽度的编程脉冲)或可变的(例如，使用在编程时感测存储器单元是否已经被编程的写入电路560)。如果数据输入端子请求写入数据“1”，则读/写电路502可以将SELB偏置到所选择的位线电压，以经由写入电路560在写入模式中编程数据“1”(例如，用于重置操作的0V或-1.2V)。在一些情况下，如果所选择的存储器单元要维持其当前状态，则写入电路560可以在写入模式期间将SELB偏置到编程禁止电压。编程禁止电压可以与未选择的位线电压相同或与之接近。
图6A绘示了存储器结构的截面图，存储器结构包含与加热元件串联的相变材料624，加热元件包括一个或多个传导层632-633和636-637。截面图可以包括蘑菇型相变存储器单元的截面图。图6A的存储器结构可以与存储器阵列(诸如图5中的存储器阵列501)中的存储器单元相对应。如图所示，加热元件包含四个传导层632-633和636-637；虽然绘示了四个传导层，在一些情况下，加热元件可以包括两个或更多个传导层。在一个示例中，可以形成两个或更多个传导层，其中传导层包括相同的导电材料或化合物(例如，钛氮化物或铝氮化物)，但使用不同的沉积条件或工艺条件(诸如不同的沉积温度、载体气体压力、流率和/或膜厚度)沉积。在另一示例中，两个或更多个传导层可以包括第一传导层(例如，钛氮化物)和包括与第一传导层不同的传导材料(例如，铝氮化物)的第二传导层。
如图6A中所示，已经在氧化物层620内蚀刻的第一宽度的第一沟槽内沉积了顶部电极622和相变材料624。已经在氧化物层626内的小于第一宽度的第二宽度的第二沟槽内沉积了包括四个传导层632-633和636-637的加热器。在一些情况下，第二沟槽的宽度可以小于第一沟槽的宽度。例如，可以使用光刻技术来形成比相变材料的宽度实质上更薄的加热元件。形成窄加热元件的一个原因是为了改善拥挤通过加热元件的电流量并改善在传导层632邻接相变材料624处的相变材料的局部加热。
顶部电极622在相变材料624的顶表面上直接连接到相变材料624并邻接相变材料624。传导层632在相变材料624的底表面上直接连接到相变材料624并邻接相变材料624。传导层632直接连接到传导层636并邻接传导层636。在一个实施例中，传导层636可以包括钛氮化物的第一层，并且传导层632可以包括沉积在传导层636上方的钛氮化物的第二层。在一个示例中，可以使用不同类型的沉积技术来将传导层632沉积在传导层636上方；可以使用ALD沉积传导层632，并且可以使用CVD沉积传导层636。在另一示例中，可以使用不同的沉积温度将传导层632沉积在传导层636上方；可以使用第一温度沉积传导层632，并且可以使用小于第一温度的第二温度沉积传导层636。在另一示例中，可以通过停止和重新开始沉积工艺，将传导层632沉积在传导层636上方。传导层636可以沉积为具有第一层厚度，并且传导层632可以沉积为具有小于第一层厚度的第二层厚度。
如图6A中所示，传导层632已经形成在传导层636上方，传导层636已经形成在传导层633上方，传导层633已经形成在传导层637上方。传导层637的底部部分直接连接到底部电极640或邻接底部电极640。氧化物层620和626可以包括二氧化硅。顶部电极622和底部电极640可以包括钨。相变材料624可以包括GST或硫族化合物玻璃。四个传导层632-633和636-637中的每个传导层可以包括相同的金属化合物或相同的金属氮化物，诸如钛氮化物或铝氮化物。
图6B绘示了存储器结构的截面图，其包含与加热元件串联的相变材料624，加热元件包括一个或多个传导层632和637。图6B的存储器结构可以与存储器阵列(诸如图5中的存储器阵列501)内的存储器单元相对应。图6B的存储器结构与图6A中所示的存储器结构不同之处在于，加热元件仅包括两个传导层632和637。两个传导层632和637的层厚度将两个传导层之间的热障定位于比底部电极640更接近于相变材料624。将一个或多个热障定位于更接近于或靠近加热元件与相变材料624之间的界面可以改善相变材料624的局部加热。在一个实施例中，可以使用相同的导电材料或化合物(例如，钛氮化物或铝氮化物)但使用不同的沉积条件或工艺条件(诸如不同的沉积温度、载体气体压力、流率和/或膜厚度)来沉积两个传导层632和637。在一个示例中，可以使用不同类型的沉积技术将传导层632沉积在传导层637上方；可以使用ALD沉积传导层632，并且可以使用PVD沉积传导层637。在另一示例中，可以使用ALD在第一温度下将传导层632沉积在传导层637上方，并且可以使用ALD在与第一温度不同(例如，大于第一温度)的第二温度下沉积传导层637。
图6C绘示了存储器结构的截面图，其包含与加热元件串联的相变材料624，加热元件包括一个或多个传导层632-633和636-637。图6C的存储器结构可以与存储器阵列(诸如图5中的存储器阵列501)内的存储器单元相对应。图6C的存储器结构与图6A中所示的存储器结构不同之处在于，加热元件层各自具有不同的宽度。在此情况下，因为传导层632的宽度小于传导层636的宽度，拥挤通过加热元件的电流可以进一步增强。在一个示例中，可以通过首先沉积加热元件的传导层，并且然后进行各向同性蚀刻以移除传导层的一部分，并且然后沉积诸如氧化物层642的氧化物层，来产生锥形的轮廓。
图6D绘示了存储器结构的截面图，其包含与加热元件串联的相变材料624，加热元件包括一个或多个传导层652、655和657。图6D的存储器结构可以与存储器阵列(诸如图5中的存储器阵列501)内的存储器单元相对应。图6D的存储器结构与图6A中所示的储存器结构不同之处在于，加热元件层包含非平面的传导层655。在一个示例中，可以使用各向同性蚀刻来在传导层652的一部分内蚀刻不均匀的沟槽，并且然后可以在不均匀的沟槽(或孔)内沉积传导层655。在此情况下，传导层655与传导层652之间的热障可以形成二维的U形或三维的碗形，以帮助进一步集中加热元件内的电流并改善相变材料624的局部加热。
图6E绘示了存储器结构的截面图，其包含与加热元件串联的相变材料624，加热元件包括一个或多个传导层632-633和636-637。图6E的存储器结构可以与存储器阵列(诸如图5中的存储器阵列501)内的存储器单元相对应。图6E的存储器结构与图6A中所示的储存器结构不同之处在于，加热元件层各自具有不同的宽度。如图所示，传导层632的宽度大于传导层636的宽度，并且传导层633的宽度大于传导层637的宽度。在一个示例中，可以通过沉积诸如氧化物层642的氧化物层，并且然后进行各向同性蚀刻以移除氧化物层的一部分来形成锥形的沟槽或孔，并且然后在蚀刻的沟槽或孔内沉积加热元件的传导层，来产生锥形的轮廓。在一些情况下，可以在多个传导层下方将二极管(例如，p-n结二极管)或非欧姆装置(例如，金属-绝缘体-金属二极管)沉积在蚀刻的沟槽或孔的底部部分内，以便形成与加热元件串联的选择器装置或转向装置。从而，非欧姆装置或二极管可以与蚀刻的沟槽或孔中的加热元件集成。
图7A绘示了描述制造存储器结构的工艺的一个实施例的流程图。流程图可能省略了通常的工艺步骤(例如，形成隔离区域或结构、各种植入和退火步骤、形成通孔/接触体、形成钝化层、硬掩模图案化和移除、清洁、平坦化等)，以突出所描述的工艺步骤。
在步骤702中，底部电极层沉积在基板(例如，硅基板)上方。底部电极层可以包括钨或铝层。在步骤704中，第一氧化物层沉积在底部电极层上方。第一氧化物层可以包括二氧化硅层。在步骤706中，蚀刻第一区域使其延伸穿过第一氧化物层的第一部分。可以通过使用各种蚀刻技术(诸如干法蚀刻、湿法化学蚀刻、等离子体蚀刻或反应离子蚀刻(RIE))图案化并然后移除材料来蚀刻第一区域。第一区域可以与第一氧化物层内的其中可以形成加热元件的孔或沟槽相对应。
在步骤708中，传导材料的第一层沉积在第一区域内。传导材料的第一层的一个示例是图6A中的传导层636。在步骤710中，在传导材料的第一层上方将传导材料的第二层沉积在第一区域内。传导材料的第二层的一个示例是图6A中的传导层632。传导材料的第二层可以邻接传导材料的第一层或直接形成在传导材料的第一层上方或在传导材料的第一层的顶部上。
在一个实施例中，传导材料可以包括钛氮化物或铝氮化物，并且可以使用ALD沉积传导材料的第一层，而可以使用PVD沉积传导材料的第二层。在另一实施例中，传导材料可以包括铝氮化物或钛氮化物，并且可以使用第一沉积温度沉积传导材料的第一层，并且可以使用与第一沉积温度不同(例如，大于第一沉积温度)的第二沉积温度沉积传导材料的第二层。在另一实施例中，传导材料可以包括金属氮化物，并且可以使用第一气体压力沉积传导材料的第一层，并且可以使用与第一气体压力不同(例如，大于第一气体压力)的第二气体压力沉积传导材料的第二层。在一些情况下，传导材料的第一层可以具有5nm的层厚度，并且传导材料的第二层可以具有10nm或20nm的层厚度。
在步骤712中，第二氧化物层沉积在传导材料的第二层上方。第二氧化物层的一个示例是图6A中的氧化物层620。在步骤714中，蚀刻第二区域使其延伸穿过第二氧化物层的第二部分。可以通过使用各种蚀刻技术(诸如干法蚀刻、湿法化学蚀刻、等离子体蚀刻或反应离子蚀刻(RIE))图案化并然后移除材料来蚀刻第二区域。第二区域可以与第二氧化物层内的其中可以沉积相变材料的孔或沟槽相对应。在步骤716中，相变材料沉积在第二区域内。在步骤718中，顶部电极层沉积在第二区域内或相变材料上方。顶部电极层的一个示例是图6A中的顶部电极622。在一些实施例中，顶部电极层可以与位线层相对应，并且底部电极层可以与字线层相对应。在其他实施例中，顶部电极层可以与字线层相对应，并且底部电极层可以与位线层相对应。
图7B绘示了描述制造存储器结构的工艺的实施例的流程图。流程图可能省略了通常工艺步骤(例如，形成隔离区域或结构、各种植入和退火步骤、形成通孔/接触体、形成钝化层、硬掩模图案化和移除、清洁、平坦化等)，以便突出所描述的工艺步骤。
在步骤732中，底部电极层沉积在基板(例如，硅基板)上方。底部电极层可以包括钨层。在步骤734中，传导材料的第一层沉积在底部电极层上方。在步骤736中，传导材料的第二层沉积在传导材料的第一层上方。传导材料的第一层的一个示例是图6A中的传导层636，并且传导材料的第二层的一个示例是图6A中的传导层632。传导材料的第二层可以邻接传导材料的第一层或直接形成在传导材料的第一层上方或传导材料的第一层的顶部上。
在步骤738中，蚀刻第一区域使其延伸穿过传导材料的第一层和传导材料的第二层。可以通过使用各种蚀刻技术(诸如干法蚀刻、湿法化学蚀刻、等离子体蚀刻或反应离子蚀刻(RIE))图案化并然后移除材料来蚀刻第一区域。蚀刻第一区域可以使得形成加热元件柱。在一个示例中，加热元件柱可以与图6A中的传导层632-633和636-637的柱相对应。
在一个实施例中，传导材料可以包括钛氮化物或铝氮化物，并且可以使用ALD沉积传导材料的第一层，而可以使用ALD或PVD沉积传导材料的第二层。在另一实施例中，传导材料可以包括铝氮化物或钛氮化物，并且可以使用第一沉积温度或压力沉积传导材料的第一层，并且可以使用与第一沉积温度或压力不同的第二沉积温度或压力沉积传导材料的第二层。在另一实施例中，传导材料可以包括金属氮化物，并且可以使用第一气体压力沉积传导材料的第一层，并且可以使用与第一气体压力不同(例如，大于第一气体压力)的第二气体压力沉积传导材料的第二层。在一些情况下，传导材料的第一层可以具有3nm的层厚度，并且传导材料的第二层可以具有5nm或10nm的层厚度。
在步骤740中，第一氧化物层沉积在第一区域内。第一氧化物层可以包括二氧化硅层。第一氧化物层可以与图6A中的氧化物层626相对应。在步骤742中，第二氧化物层沉积在传导材料的第二层上方或第一氧化物层上方。第二氧化物层的一个示例是图6A中的氧化物层620。在步骤744中，蚀刻第二区域使其延伸穿过第二氧化物层的第二部分。可以通过使用各种蚀刻技术(诸如干法蚀刻、湿法化学蚀刻、等离子体蚀刻或反应离子蚀刻(RIE))图案化并然后材料来蚀刻第二区域。第二区域可以与第二氧化物层内的其中可以沉积相变材料的孔或沟槽相对应。在步骤746中，相变材料沉积在第二区域内。在步骤748中，顶部电极层沉积在第二区域内或在相变材料上方。顶部电极层的一个示例是图6A中的顶部电极622。在一些实施例中，顶部电极层可以与位线层相对应，并且底部电极层可以与字线层相对应。在其他实施例中，顶部电极层可以与字线层相对应，并且底部电极层可以与位线层相对应。
出于本文件的目的，如果零个、一个或多个介于中间的层在第一层与第二层之间，则第一层可以在第二层之上或上方。
出于本文件的目的，应注意到，图中绘示的各种特征的尺寸不一定按比例绘制。
出于本文件的目的，说明书中参考“实施例”“一个实施例”“一些实施例”或“另一实施例”可以用来描述不同的实施例而不一定指代相同的实施例。
出于本文件的目的，连接可以是直接连接或间接连接(例如，经由另一部件)。在一些情况下，当元件称为连接或耦接到另一元件时，元件可以直接连接到其他元件或经由介于中间的元件间接连接到其他元件。当元件称为直接连接到另一元件时，则元件与其他元件之间不存在介于中间的元件。
出于本文件的目的，术语“基于”可以解读为“至少部分基于”。
出于本文件的目的，在没有额外语境的情况下，使用诸如“第一”对象、“第二”对象以及“第三”对象的数字术语可以不暗示对象的顺序，而是替代地可以出于识别目的使用，以识别不同的对象。
出于本文件的目的，术语对象的“组”可以指对象中的一个或多个的“组”。
尽管已经以特定于结构特征和/或方法动作的语言描述了主题，但应当理解，所附权利要求中限定的主题不一定限制为上面所描述的特定特征或动作。反之，公开上面所描述的特定特征和动作作为实现权利要求的示例形式。

Claims (10)

1.一种存储器结构，包括：
位线；
字线；以及
存储器单元，所述存储器单元布置在所述字线与所述位线之间，所述存储器单元包含相变材料层，所述相变材料层直接连接到传导材料的第一层，所述传导材料的第一层以第一组沉积条件沉积，所述传导材料的第一层直接连接到所述传导材料的第二层，所述传导材料的第二层以与所述第一组沉积条件不同的第二组沉积条件沉积，
其中所述传导材料的第一层与所述传导材料的第二层之间的热障为下凸的二维的U形或下凸的三维的碗形。
2.如权利要求1所述的存储器结构，其中：
所述第一组沉积条件与原子层沉积工艺相对应，并且所述第二组沉积条件与物理气相沉积工艺相对应。
3.如权利要求1所述的存储器结构，其中：
所述第一组沉积条件与在第一温度下在所述传导材料的第二层之上沉积所述传导材料的第一层相对应，并且所述第二组沉积条件与在与所述第一温度不同的第二温度下沉积所述传导材料的第二层相对应。
4.如权利要求1所述的存储器结构，其中：
所述第一组沉积条件与在第一气体压力下在所述传导材料的第二层之上沉积所述传导材料的第一层相对应，并且所述第二组沉积条件与在与所述第一气体压力不同的第二气体压力下沉积所述传导材料的第二层相对应。
5.如权利要求1所述的存储器结构，其中：
所述第一组沉积条件与以第一百分比的氮气在所述传导材料的第二层之上沉积所述传导材料的第一层相对应，并且所述第二组沉积条件与以与所述第一百分比的氮气不同的第二百分比的氮气沉积所述传导材料的第二层相对应。
6.如权利要求1-5中任一项所述的存储器结构，其中：
所述传导材料包括金属氮化物。
7.如权利要求1-5中任一项所述的存储器结构，其中：
所述传导材料包括钛氮化物；并且
所述相变材料包括锗-锑-碲化合物。
8.如权利要求1-5中任一项所述的存储器结构，其中：
所述相变材料层具有第一宽度；
所述传导材料的第一层具有小于所述第一宽度的第二宽度；并且
所述传导材料的第二层具有大于所述第二宽度的第三宽度。
9.一种制造存储器阵列的一部分的方法，包括：
在基板上方形成第一氧化物层；
蚀刻第一区域使其延伸穿过所述第一氧化物层的第一部分；
使用第一组沉积条件在所述第一区域内沉积传导材料的第一层；
使用第二组沉积条件在所述第一区域内直接在所述传导材料的第一层上方沉积相同传导材料的第二层；
在所述传导材料的第二层上方沉积第二氧化物层；
蚀刻第二区域使其延伸穿过所述第二氧化物层的第二部分；以及
在所述第二区域内直接在所述传导材料的第二层上方沉积相变材料，所述相变材料具有第一宽度，并且所述传导材料的第一层具有小于所述第一宽度的第二宽度，
其中所述传导材料的第一层与所述传导材料的第二层之间的热障为下凸的二维的U形或下凸的三维的碗形。
10.如权利要求9所述的方法，其中：
所述传导材料包括钛氮化物或铝氮化物中的一种；并且
所述第一组沉积条件与原子层沉积工艺相对应，并且所述第二组沉积条件与物理气相沉积工艺相对应。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11587978B2 (en) * 2018-09-19 2023-02-21 International Business Machines Corporation Phase change memory with improved recovery from element segregation
US20200194501A1 (en) * 2018-12-13 2020-06-18 Tetramem Inc. Implementing phase change material-based selectors in a crossbar array
US11910621B2 (en) * 2019-02-22 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11158561B2 (en) 2019-05-01 2021-10-26 Micron Technology, Inc. Memory device with low density thermal barrier
JP2021040067A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 半導体記憶装置
IT202000032270A1 (it) * 2020-12-23 2022-06-23 St Microelectronics Srl Memoria a cambiamento di fase multilivello, metodo per fabbricare la memoria a cambiamento di fase multilivello e metodi per programmare e leggere la memoria a cambiamento di fase multilivello
US11670394B2 (en) * 2021-08-18 2023-06-06 Nxp B.V. Temperature exposure detection based on memory cell retention error rate
US11930724B2 (en) 2021-08-20 2024-03-12 International Business Machines Corporation Phase change memory cell spacer
US20230085288A1 (en) * 2021-09-13 2023-03-16 International Business Machines Corporation Electrically insulated projection liner for ai device
US11980110B2 (en) * 2021-09-20 2024-05-07 International Business Machines Corporation Insulated phase change memory using porous dielectrics
CN114319071B (zh) * 2022-02-25 2024-06-21 鸿海精密工业股份有限公司 浮桥结构及红外线感测装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866570A (zh) * 2005-04-28 2006-11-22 株式会社半导体能源研究所 存储器件和半导体器件
CN101026178A (zh) * 2006-02-25 2007-08-29 尔必达存储器股份有限公司 热效率下降最小化的相变存储器件及其制造方法
CN101068039A (zh) * 2006-05-05 2007-11-07 旺宏电子股份有限公司 双稳态电阻随机存取存储器的结构与方法
CN101252168A (zh) * 2007-02-21 2008-08-27 旺宏电子股份有限公司 具有加热器的相变化储存单元及其制造方法
CN101944568A (zh) * 2009-07-01 2011-01-12 B·扎德里吉 具有自对准垂直加热器和低电阻率接口的相变存储器单元
CN103794722A (zh) * 2014-02-20 2014-05-14 中国科学院苏州纳米技术与纳米仿生研究所 新型相变存储单元结构及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006502578A (ja) * 2002-10-11 2006-01-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 相変化材料を備えた電子装置
US20040197947A1 (en) * 2003-04-07 2004-10-07 Fricke Peter J. Memory-cell filament electrodes and methods
US8501523B2 (en) * 2004-10-28 2013-08-06 Micron Technology, Inc. Depositing titanium silicon nitride films for forming phase change memories
US7259038B2 (en) * 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
KR100668333B1 (ko) 2005-02-25 2007-01-12 삼성전자주식회사 Ｐｒａｍ 소자 및 그 제조방법
US7507986B2 (en) 2005-11-21 2009-03-24 Macronix International Co., Ltd. Thermal isolation for an active-sidewall phase change memory cell
JP2008053494A (ja) * 2006-08-25 2008-03-06 Elpida Memory Inc 半導体装置及びその製造方法
JP4437300B2 (ja) * 2006-09-06 2010-03-24 エルピーダメモリ株式会社 半導体装置
US8106376B2 (en) 2006-10-24 2012-01-31 Macronix International Co., Ltd. Method for manufacturing a resistor random access memory with a self-aligned air gap insulator
US20080137400A1 (en) * 2006-12-06 2008-06-12 Macronix International Co., Ltd. Phase Change Memory Cell with Thermal Barrier and Method for Fabricating the Same
US7545668B2 (en) * 2007-06-22 2009-06-09 Qimonda North America Corp. Mushroom phase change memory having a multilayer electrode
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8233317B2 (en) 2009-11-16 2012-07-31 International Business Machines Corporation Phase change memory device suitable for high temperature operation
KR20110058031A (ko) * 2009-11-25 2011-06-01 삼성전자주식회사 가변저항 메모리 장치의 제조 방법
JP5858350B2 (ja) 2011-09-14 2016-02-10 インテル・コーポレーション 装置、方法およびシステム
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
GB2515567A (en) 2013-06-28 2014-12-31 Ibm Phase-Change memory cells
US9419212B2 (en) 2014-12-05 2016-08-16 Intel Corporation Barrier film techniques and configurations for phase-change memory elements

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1866570A (zh) * 2005-04-28 2006-11-22 株式会社半导体能源研究所 存储器件和半导体器件
CN101026178A (zh) * 2006-02-25 2007-08-29 尔必达存储器股份有限公司 热效率下降最小化的相变存储器件及其制造方法
CN101068039A (zh) * 2006-05-05 2007-11-07 旺宏电子股份有限公司 双稳态电阻随机存取存储器的结构与方法
CN101252168A (zh) * 2007-02-21 2008-08-27 旺宏电子股份有限公司 具有加热器的相变化储存单元及其制造方法
CN101944568A (zh) * 2009-07-01 2011-01-12 B·扎德里吉 具有自对准垂直加热器和低电阻率接口的相变存储器单元
CN103794722A (zh) * 2014-02-20 2014-05-14 中国科学院苏州纳米技术与纳米仿生研究所 新型相变存储单元结构及其制备方法

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Publication number Publication date
CN109427969A (zh) 2019-03-05
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