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CN109148296A - 半导体结构及其形成方法 - Google Patents

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CN109148296A
CN109148296A CN201710452006.6A CN201710452006A CN109148296A CN 109148296 A CN109148296 A CN 109148296A CN 201710452006 A CN201710452006 A CN 201710452006A CN 109148296 A CN109148296 A CN 109148296A
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fin
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mask side
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Abstract

本发明提供一种半导体结构及其形成方法，其中，形成方法包括：提供衬底，所述衬底上具有第一鳍部；在隔离层上形成横跨所述第一鳍部的伪栅结构；在所述伪栅结构侧壁形成第一掩膜侧墙；在所述第一鳍部内形成第一源区和第一漏区；形成暴露出所述伪栅结构的顶部表面的介质结构；在所述介质结构内形成第一开口；去除所述第一开口底部的伪栅极氧化层，在所述隔离层和第一掩膜侧墙之间形成间隙；在所述间隙内填充保护层；所述保护层能有效隔离后续形成的栅极结构，从而提高半导体结构的生产良率和器件可靠性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件，目前正被广泛应用，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
为了进一步缩小器件尺寸、提高器件密度，在鳍式场效应晶体管的基础上，引入了高K金属栅晶体管，即以高K介质材料作为栅介质层，以金属材料作为栅极。所述高K金属栅晶体管采用后栅(gate last)工艺形成，其中一种后栅工艺是在去除伪栅极氧化层和伪栅极层后，以此形成栅极沟槽，再于栅极沟槽的内壁表面形成高K介质材料的栅介质层。
然而，随着半导体器件的密度提高，尺寸缩小，鳍式场效应晶体管的制造工艺难度提高，而所形成的鳍式场效应晶体管的性能变差，可靠性下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高半导体结构的可靠性，改善半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有第一鳍部、以及覆盖所述第一鳍部的部分侧壁的隔离层；形成横跨所述第一鳍部的伪栅结构，所述伪栅结构覆盖所述第一鳍部的部分侧壁和顶部表面，且所述伪栅结构位于部分隔离层上，所述伪栅结构包括伪栅氧化层以及位于伪栅氧化层上的伪栅极层；在所述伪栅极层和所述伪栅极氧化层的侧壁形成第一掩膜侧墙；分别在所述伪栅结构和所述第一掩膜侧墙两侧的第一鳍部内形成第一源区和第一漏区；在所述隔离层、第一源区和第一漏区上形成介质结构，所述介质结构暴露出所述伪栅结构的顶部表面；去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口；去除所述第一开口底部的伪栅极氧化层，并在所述隔离层和第一掩膜侧墙之间形成间隙；在所述间隙内填充保护层；在填充所述保护层之后，在所述第一开口内填充栅极结构。
可选的，所述保护层的形成步骤包括：在所述介质结构上、所述第一开口的侧壁和底部形成保护膜，且所述保护膜填充所述间隙；去除所述第一开口底部的保护膜。
可选的，去除所述第一开口侧壁的保护膜。
可选的，所述保护膜的形成工艺包括化学气相沉积工艺和原子层沉积工艺的一种或两种组合。
可选的，所述保护层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述间隙的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
可选的，所述衬底上还具有与第一鳍部相邻的第二鳍部，所述隔离层还覆盖所述第二鳍部的部分侧壁，所述伪栅结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；在形成第一源区和第一漏区之后，在所述第一掩膜侧墙的侧壁形成第二掩膜侧墙；在形成第二掩膜侧墙之后，分别在所述第二鳍部内还形成第二源区和第二漏区，所述第二源区和第二漏区位于所述伪栅结构、第一掩膜侧墙和第二掩膜侧墙的两侧。
可选的，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。
可选的，所述第一鳍部用于形成PMOS，所述第二鳍部用于形成NMOS。
可选的，所述第一开口的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
可选的，所述第一掩膜侧墙的形成步骤包括：在所述隔离层上形成第一掩膜材料膜，所述第一掩膜材料膜覆盖所述第一鳍部的侧壁和顶部表面、所述伪栅结构的侧壁和顶部表面；在所述第一掩膜材料膜上形成图形化的光刻胶层，所述光刻胶层暴露出所述伪栅结构和所述第一掩膜侧墙的两侧，以所述光刻胶层为掩膜，采用第一刻蚀工艺刻蚀所述第一掩膜材料膜，在所述伪栅结构的侧壁形成第一掩膜侧墙；去除所述光刻胶层。
可选的，所述第一刻蚀工艺还刻蚀所述第一鳍部，在所述第一鳍部内形成第一凹槽，所述第一凹槽位于所述伪栅结构和所述第一掩膜侧墙的两侧。
可选的，第一掩膜侧墙的材料包括氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述第一源区和第一漏区的形成工艺为离子注入工艺和原位掺杂工艺中的一种或两种组合。
可选的，所述介质结构包括第一介质层和位于所述第一介质层上的第二介质层；所述第二介质层的硬度高于所述第一介质层的硬度。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
本发明还提供一种半导体结构，包括：提供衬底，所述衬底上具有第一鳍部；覆盖所述第一鳍部部分侧壁的隔离层；横跨所述第一鳍部且覆盖所述第一鳍部的部分侧壁和顶部表面的栅极结构，且所述栅极结构位于部分隔离层上；位于所述栅极结构侧壁的第一掩膜侧墙；位于所述隔离层和所述第一掩膜侧墙之间的保护层；位于所述第一鳍部内的第一源区和第一漏区，且所述第一源区和第一漏区分别位于所述栅极结构和所述第一掩膜侧墙的两侧；位于所述隔离层、第一源区和第一漏区上的介质结构，且所述介质结构暴露出所述栅极结构的顶部表面。
可选的，所述衬底上还具有与第一鳍部相邻的第二鳍部；所述隔离层还覆盖所述第二鳍部的部分侧壁；所述栅极结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；位于所述第一掩膜侧墙的侧壁的第二掩膜侧墙，所述第二掩膜侧墙还覆盖所述第一源区和第一漏区的表面；位于所述第二鳍部内的第二源区和第二漏区，且所述第二源区和第二漏区分别位于所述栅极结构、第一掩膜侧墙和第二掩膜侧墙的两侧。
可选的，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口，去除所述第一开口底部的伪栅极氧化层，所述隔离层和第一掩膜侧墙之间形成间隙，在所述间隙内填充保护层。所述保护层能有效避免后续形成的栅极结构与位于第一掩膜侧墙两侧的第一源区或第一漏区相接触而产生漏电，从而提高半导体器件的生产良率和器件可靠性。
进一步，在形成第二源区和第二漏区之前，在第二鳍部上的所述伪栅结构侧壁形成第二掩膜侧墙，所述第二掩膜侧墙增大第二源区、第二漏区与伪栅结构之间的距离，降低后续形成的栅极与位于第二掩膜侧墙两侧的第二源区和第二漏区之间相接触而产生漏电的风险，从而提高半导体器件的可靠性。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图29是本发明实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的密度提高，尺寸缩小，所形成的鳍式场效应晶体管的性能变差，可靠性下降。
在去除伪栅极氧化层的刻蚀过程中，第一开口底部的隔离层受到同步刻蚀，增大了栅极与源区或漏区短路的风险。随着鳍式场效应晶体管的尺寸愈小，所述短路的风险更大，对器件可靠性的影响更明显。以下将结合附图进行说明。
图1至图4是一种半导体结构的形成方法各步骤的结构示意图。
请结合参考图1和图2，，图2为图1沿切割线A-A1方向的剖面结构示意图，提供衬底100，所述衬底100上具有鳍部121、以及覆盖所述鳍部121的部分侧壁的隔离层101；形成横跨所述鳍部121的伪栅结构130，所述伪栅结构130覆盖所述鳍部121的部分侧壁和顶部表面，且所述伪栅结构130位于部分隔离层101上，所述伪栅结构130包括伪栅极氧化层131和位于所述伪栅极氧化层131上的伪栅极层132；在所述伪栅结构130的侧壁形成侧墙102；在所述鳍部121内形成位于所述伪栅结构130两侧的源区140和漏区150；在所述隔离层101上形成介质结构160，所述介质结构160暴露出所述伪栅结构130的顶部表面。
请参考图3和图4，图3为图1基础上的结构示意图，图4为图2基础上的结构示意图，去除所述伪栅结构130(如图1所示)，在所述介质结构160内形成第一开口170。
其中，所述伪栅结构130位于所述隔离层101上，所述伪栅结构130包括伪栅极氧化层131和位于所述伪栅极氧化层131上的伪栅极层132，所述伪栅极氧化层131用于增强所述伪栅极层132与所述隔离层101之间的界面结合力。所述伪栅极氧化层131在去除所述伪栅极层132的过程中受到损伤，容易引发由于界面异常导致的偏压温度不稳定，导致可靠性风险，因此不适用作为半导体器件的栅极氧化层。
当所述伪栅极氧化层131和所述隔离层101的材料均为氧化硅时，在采用刻蚀工艺去除所述伪栅极氧化层131的过程中，位于所述第一开口170底部的所述隔离层101极易受到同步刻蚀，由此在所述隔离层101和所述侧墙102之间形成空隙171，从而导致位于所述伪栅结构130两侧的源区140和漏区150与后续形成的金属栅极结构相连通，由此形成短路，从而导致半导体结构的功能失效。
为了解决上述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述介质结构内形成暴露出伪栅极氧化层的第一开口，去除所述伪栅极氧化层，并在所述隔离层和第一掩膜侧墙之间形成间隙，在所述间隙内填充保护层。所述保护层能有效避免栅极结构与位于第一掩膜侧墙两侧的第一源区或第一漏区之间形成短路，从而提高半导体器件的生产良率和器件可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图29是本发明实施例的半导体结构的形成过程的结构示意图。
请参考图5，提供衬底200，所述衬底200上具有第一鳍部210、以及覆盖所述第一鳍部210的部分侧壁的隔离层201。
在本实施例中，所述衬底200上还具有与第一鳍部210相邻的第二鳍部220；所述隔离层201还覆盖所述第二鳍部220的部分侧壁。
所述第一鳍部210用于形成PMOS或者NMOS，所述第二鳍部220用于形成PMOS或者NMOS。
在本实施例中，所述第一鳍部210用于形成PMOS，所述第二鳍部220用于形成NMOS。
在本实施例中，所述衬底200、第一鳍部210和第二鳍部220的形成步骤包括：提供半导体衬底；在所述半导体衬底的表面形成初始图形化层，所述初始图形化层定义第一鳍部210和第二鳍部220的位置和形状；以所述初始图形化层为掩膜，刻蚀所述半导体衬底，形成所述衬底200、第一鳍部210和第二鳍部220。
所述半导体衬底的材料可以是单晶硅、多晶硅或非晶硅；所述半导体衬底的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底还可以是绝缘体上的硅、锗、锗化硅、砷化镓等半导体材料。
在另一实施例中，所述第一鳍部210和第二鳍部220通过刻蚀形成于所述衬底200表面的半导体层上；所述半导体层采用选择性外延沉积工艺形成于所述衬底200的表面。所述半导体层的材料包括硅、锗、碳化硅或硅锗。
所述隔离层201的形成步骤包括：在所述衬底200上形成隔离膜，所述隔离膜覆盖所述第一鳍部210和第二鳍部220的顶部表面；平坦化所述隔离膜；回刻蚀所述隔离膜，暴露出所述第一鳍部210和第二鳍部220的部分侧壁。
所述隔离层201的材料包括氧化硅或氮化硅。
形成所述隔离膜的工艺为沉积工艺。
回刻蚀所述隔离膜的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
请参考图6至图8，图6为在图5基础上的示意图，图7为图6沿切割线M-M1方向的剖面结构示意图，图8为图6沿切割线N-N1方向的剖面结构示意图，形成横跨所述第一鳍部210的伪栅结构230，所述伪栅结构230覆盖所述第一鳍部210的部分侧壁和顶部表面，且所述伪栅结构230位于部分隔离层201上，所述伪栅结构230包括伪栅氧化层202以及位于伪栅氧化层202上的伪栅极层231。
在本实施例中，所述伪栅结构230还横跨所述第二鳍部220且覆盖所述第二鳍部220的部分侧壁和顶部表面。
在一实施例中，所述伪栅极氧化层202还形成于第一鳍部210和第二鳍部220的侧壁和顶部表面。
在一实施例，所述伪栅极氧化层202还形成于所述隔离层201上。
在本实施例中，所述伪栅结构230还包括位于所述伪栅极层231上的伪栅介质层232；在后续对介质结构平坦化时，所述伪栅介质层232能避免所述伪栅极层231的损伤。
所述伪栅极氧化层202用于提高所述伪栅极层231与所述隔离层201、第一鳍部210、第二鳍部220之间的界面结合强度，且在后续去除所述伪栅结构230时，保护所述隔离层201、第一鳍部210和第二鳍部220不受损伤。
所述伪栅极氧化层202的材料包括氧化硅。
所述伪栅极氧化层202的形成步骤包括：在所述隔离层201上形成氧化膜，所述氧化膜覆盖所述第一鳍部210和第二鳍部220的侧壁和顶部表面；在后续形成伪栅结构230之后，回刻蚀所述氧化膜，形成位于所述伪栅结构230底部的伪栅极氧化层202。
在一实施例中，所述氧化膜的形成工艺为原位蒸汽生成工艺，所述工艺形成的伪栅极氧化层202具有良好的阶梯覆盖能力，且厚度均匀性良好。
在另一实施例中，所述氧化膜的形成工艺为化学氧化工艺。
回刻蚀所述氧化膜的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
所述伪栅极层231和伪栅介质层232的形成步骤包括：在所述隔离层201和所述伪栅极氧化层202上形成伪栅极膜，所述伪栅极膜覆盖所述第一鳍部210和第二鳍部220的侧壁和顶部表面；在所述伪栅极膜上形成伪栅极介质膜；对所述伪栅极介质膜的表面进行平坦化；在所述平坦化工艺之后，在所述伪栅极介质膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极层231和伪栅介质层232的位置和形状；以所述图形化层为掩膜，刻蚀所述伪栅极介质膜和所述伪栅极膜，直至暴露出所述隔离层201的表面为止。
所述伪栅极膜的形成工艺包括沉积工艺。
在一实施例中，通过对所述伪栅极层231进行氧化而形成所述伪栅极介质层232。
所述伪栅极层231的材料包括硅、非晶硅、多晶硅、掺杂的多晶硅、多晶硅-锗合金材料或多晶硅金属硅化物材料。
所述伪栅极介质层232的材料包括氧化硅、氮化硅或氮氧化硅。
请参考图9至图11，其中，图9为在图7基础上的结构示意图，图10为在图8基础上的结构示意图，图11为图9沿切割线A-A1方向的剖面结构示意图，在所述伪栅极层231和所述伪栅极氧化层202的侧壁形成第一掩膜侧墙301。
在本实施例中，所述第一掩膜侧墙301还覆盖所述伪栅极介质层232的侧壁、隔离层201的表面、所述第一鳍部210的侧壁、第二鳍部220的侧壁和顶部表面。
在一实施例中，所述第一掩膜侧墙301暴露出所述隔离层201的表面。
所述第一掩膜侧墙301的作用包括：在后续形成第一源区和第一漏区时，所述第一掩膜侧墙301避免第二鳍部220被掺杂；同时在后续形成第一凹槽时，避免所述伪栅极氧化层202的损伤。
所述第一掩膜侧墙301的形成步骤包括：在所述隔离层201上形成第一掩膜材料膜(未图示)，所述第一掩膜材料膜覆盖所述第一鳍部210和第二鳍部220的侧壁和顶部表面、所述伪栅结构230的侧壁和顶部表面；在所述第一掩膜材料膜上形成图形化的光刻胶层(未图示)，所述光刻胶层暴露出后续需要形成第一源区和第一漏区的形状和位置，以所述光刻胶层为掩膜，采用第一刻蚀工艺刻蚀所述第一掩膜材料膜，在所述伪栅结构的侧壁形成第一掩膜侧墙301；去除所述光刻胶层。
在本实施例中，所述第一刻蚀工艺还同时刻蚀所述第一鳍部210，在所述第一鳍部210内形成第一凹槽203。
所述第一凹槽203位于所述伪栅结构230和所述第一掩膜侧墙301的两侧，所述第一凹槽203为后续形成第一源区和第一漏区提供生长空间。
所述第一掩膜材料膜的形成工艺包括沉积工艺。
所述第一掩膜侧墙301的材料与所述隔离层201的材料不相同。
所述第一掩膜侧墙301的材料包括氮化硅(SiN)、氮碳化硅(SiCN)、氮硼化硅(SiBN)、氮碳氧化硅(SiOCN)或氮氧化硅(SiON)。
在本实施例中，在形成第一掩膜材料膜之后，还对所述第一掩膜材料膜进行轻掺杂离子注入和退火工艺，所述轻掺杂离子注入和退火工艺可以降低热载流子注入效应和短沟道效应，提高半导体结构的电学性能。
所述第一刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在本实施例中，所述第一刻蚀工艺刻蚀第一鳍部210和位于第一鳍部210侧壁的第一掩膜材料膜，使得第一鳍部210侧壁的第一掩膜侧墙301的顶部表面与所述第一鳍部210的顶部表面平齐。
所述光刻胶层的去除工艺为湿法工艺和灰化工艺中的一种或两种组合。
请结合参考图12和图13，图12为图9基础上的结构示意图，图13为图11基础上的结构示意图，分别在所述伪栅结构230和所述第一掩膜侧墙301两侧的第一鳍部210内形成第一源区211和第一漏区212。
所述第一源区211和第一漏区212的形成步骤包括：分别在所述第一凹槽203(如图9所示)内形成所述第一源区211和第一漏区212。
所述第一源区211和第一漏区212的形成工艺为离子注入工艺和原位掺杂工艺中的一种或两种组合。
在本实施例中，所述第一源区211和第一漏区212的形成工艺为离子注入工艺。采用选择性外延沉积工艺在所述第一凹槽203内形成第一应力层(未图示)；在所述第一应力层内掺杂离子，形成第一源区211和第一漏区212。
在一实施例中，所述第一应力层的材料为硅锗，所述第一应力层内掺杂的离子为P型离子，且所述第一应力层为∑型应力层。
在形成第一源区211和第一漏区212之前，为降低所述第一应力层的界面缺陷，保证第一凹槽203的清洁度，避免杂质对半导体器件的电学性能的影响，在形成第一应力层之前，对所述第一凹槽203进行清洗工艺。
在本实施例中，所述清洗工艺为Siconi工艺，所述Siconi工艺还用于去除位于所述第一掩膜侧墙301表面的自然伪栅极氧化层(未图示)。所述Siconi工艺所采用的主刻蚀气体为气态氢氟酸。
请参考图14至图16，图14为图12基础上的结构示意图，图15为图10基础上的结构示意图，图16为图13基础上的结构示意图，在形成第一源区211和第二漏区212之后，在所述第一掩膜侧墙301的侧壁形成第二掩膜侧墙302。
所述第二掩膜侧墙302还覆盖所述第一源区211和第一漏区212的表面。
所述第二掩膜侧墙302的作用包括：后续形成第二源区和第二漏区时，所述第二掩膜侧墙302能保护第一源区211和第一漏区212，同时增加第二源区和第二漏区之间的距离，有利于改善短沟道效应。
所述第二掩膜侧墙302的形成工艺及材料可参考前述第一掩膜侧墙301的相关说明，在此不再赘述。
在本实施例中，采用第二刻蚀工艺形成所述第二掩膜侧墙302；在形成所述第二掩膜侧墙302的同时，还在所述第二鳍部220内形成第二凹槽204。
所述第二凹槽204位于所述伪栅结构230、所述第一掩膜侧墙301和所述第二掩膜侧墙302的两侧，所述第二凹槽204为后续形成第二源区和第二漏区提供生长空间。
在本实施例中，所述第二凹槽204的形成工艺与前述形成第一凹槽203的工艺和步骤相同，在此不再赘述。
在本实施例中，所述第二刻蚀工艺对所述第二鳍部220的刻蚀量小于第一刻蚀工艺对所述第一鳍部210的刻蚀量。
请参考图17和图18，图17为图15基础上的结构示意图，图18为图16基础上的结构示意图，在所述第二鳍部220内形成第二源区221和第二漏区222，且所述第二源区221和第二漏区222位于所述伪栅结构230、第一掩膜侧墙301和第二掩膜侧墙302的两侧。
所述第二源区221和第二漏区222的形成步骤包括：分别在所述第二凹槽204(如图15所示)内形成所述第二源区221和第二漏区222。
所述第二源区221和第二漏区222的形成工艺为离子注入工艺和原位掺杂工艺中的一种或两种组合。
在本实施例中，所述第二源区221和第二漏区222的形成工艺为离子注入工艺。所第二源区221和第二漏区222的形成步骤包括：采用选择性外延沉积工艺在所述凹槽内形成第二应力层(未图示)；在所述第二应力层内掺杂离子，形成第二源区221和第二漏区222。
在本实施例中，所述第二鳍部220用于形成NMOS，所述应力层的材料为碳化硅，所述应力层内掺杂的离子为N型离子。
在形成第二源区221和第二漏区222之前，为降低所述第二应力层的界面缺陷，保证第二凹槽204的清洁度，避免杂质对半导体器件的电学性能的影响，在形成所述第二应力层之前，对所述第二凹槽204进行清洗工艺。
在本实施例中，所述清洗工艺为Siconi工艺，所述Siconi工艺与前述形成第一源区211和第二漏区212所使用的Siconi工艺相同，在此不再赘述。
请参考图19至图21，图19为在图14基础上的结构示意图，图20为在图17基础上的结构示意图，图21为图18基础上的结构示意图，在所述隔离层201、第一源区211和第一漏区212上形成介质结构240，所述介质结构240暴露出所述伪栅结构230的顶部表面。
在本实施例中，所述介质结构240还位于所述第二掩膜侧墙302、所述第二源区221和第二漏区222上。
在本实施例中，所述介质结构240包括第一介质层241和位于所述第一介质层241上的第二介质层242；所述第二介质层242的硬度高于所述第一介质层241的硬度。
所述介质结构240的形成步骤包括：在所述隔离层201和所述伪栅结构230的表面依次形成第一介质膜和第二介质膜；平坦化所述第一介质膜和第二介质膜直至暴露出所述伪栅结构230的顶部表面为止。
所述第二介质层242的硬度高于所述第一介质层241的硬度。所述第二介质层242用于在后续在进行研磨时保护所述第一介质层241，同时所述第二介质层242能使后续形成的金属栅极高度均匀性得到保证。
所述第一介质膜和所述第二介质膜的形成工艺为沉积工艺。
所述第一介质膜和所述第二介质膜的材料为氧化硅、氮化硅、氧氮化硅、低k介质材料(介电系数为大于或等于2.5，小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)中的一种或多种组合。
请参考图22和图23，图22为在图19基础上的结构示意图，图23为在图20基础上的结构示意图，去除所述伪栅极层231(如图19和图20所示)，在所述介质结构240内形成暴露出所述伪栅极氧化层202的第一开口260。
所述第一开口260的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在本实施例中，去除所述伪栅极层231之前，去除伪栅极介质层232(如图19和图20所示)。
在一实施例中，先采用干法刻蚀去除伪栅介质层232，再采用湿法刻蚀去除伪栅极层231。所述形成方法降低对所述第一掩膜侧墙301的损伤，同时避免干刻工艺中产生的聚合物降低半导体器件的电学性能。
在一实施例中，先采用干法刻蚀工艺去除伪栅极层厚度的70％～80％，然后再采用湿法刻蚀工艺去除剩余的伪栅极层。所述干法刻蚀工艺包括Cl2、HBr和O2的一种或多种混合。
在一实施例中，采用脉冲等离子体刻蚀对所述伪栅极层231进行刻蚀，在采用脉冲等离子体刻蚀对所述伪栅极层231进行第一刻蚀时，刻蚀设备以间断的方式对伪栅极层231进行刻蚀，从而保证伪栅极层231底部的伪栅极氧化层202的完整形貌，进而降低去除所述伪栅极氧化层202的刻蚀难度。
在另一实施例中，去除所述伪栅极层231的工艺为湿法刻蚀工艺，选用KOH和四甲基氢氧化铵(TMAH)中的一种或两种混合作为刻蚀液。
请参考图24至图26，图24为在图22基础上的结构示意图，图25为图23基础上的结构示意图，图26为图25沿切割线B-B1方向的剖面结构示意图，去除所述第一开口260底部的伪栅极氧化层202(如图22和图23所示)，并在所述隔离层201和第一掩膜侧墙301之间形成间隙261。
所述伪栅极氧化层202在去除伪栅极层231的过程中容易受到损伤，导致由于界面异常而产生偏压温度不稳定，因此不适用作为半导体核心器件区的栅极氧化层。
去除所述伪栅极氧化层202，形成所述间隙261的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在一实施例中，先采用干法刻蚀去除伪栅极氧化层202，再采用湿法刻蚀工艺形成间隙261。采用干法刻蚀可以降低对隔离层201的损耗，但在干刻过程中，容易在第一开口260的侧壁形成聚合物堆积，因此再采用湿法刻蚀工艺用于确保第一开口260内的洁净度，同时形成所述间隙261。
在另一实施例中，采用湿法刻蚀去除所述伪栅极氧化层202的同时，由于湿法的各向同性，还同时在所述隔离层201和第一掩膜侧墙301之间形成间隙261，此方法可以简化生产流程。
在本实施例中，所述湿法刻蚀工艺的参数包括：氢氟酸与水的质量百分比为1:500～1:2000，刻蚀时间5秒～1000秒，过刻量50％～300％。在湿法刻蚀的过程中，刻蚀药液氢氟酸扩散至隔离层201的表面与其发生反应，随着过刻量的增大，刻蚀出现横向发展，由此使得所述间隙261逐渐增大。具体的，过刻量为50％时，所述间隙261位于所述隔离层201和第一掩膜侧墙301之间；过刻量为300％时，所述间隙261还位于所述隔离层201和第二掩膜侧墙302之间。
在本实施例中，所述间隙261位于所述隔离层201和第一掩膜侧墙301之间，还暴露出所述第一鳍部210和第二鳍部220的部分侧壁。在形成第二源区221和第二漏区222之前，在第二鳍部220上的所述伪栅结构230侧壁形成第二掩膜侧墙302，所述第二掩膜侧墙302增大第二源区221、第二漏区222与伪栅结构230之间的距离，降低后续形成的栅极与位于第二源区221和第二漏区222之间相接触而产生漏电的风险，从而提高半导体器件的可靠性。
请参考图27，图27为在图26基础上的结构示意图，在所述间隙261(如图26所示)内填充保护层205。
在一实施例中，所述保护层205的形成步骤包括：在所述介质结构240上、所述第一开口260的侧壁和底部形成保护膜，且所述保护膜填充所述间隙261；去除所述第一开口260底部的保护膜。所述形成方法在填充间隙261的同时，对第一掩膜侧墙301进行修复，由此弥补在去除伪栅结构230过程中形成的缺陷。
所述保护膜的形成工艺包括化学气相沉积工艺和原子层沉积工艺的一种或两种组合。
在本实施例中，所述保护膜的形成工艺为原子层沉积工艺。原子层沉积工艺是通过将气相前驱体脉冲交替地通入反应器并在沉积物上化学吸附并反应而形成沉积膜的工艺，因此其在具有良好的台阶覆盖性(step coverage)，可以在空隙261内部形成厚度以及成分均匀的保护膜，从而较好地填充所述间隙261。
在另一实施例中，所述保护膜的形成工艺为低压化学气相沉积工艺(LPCVD)形成，所述工艺的形成条件包括：反应气体为硅烷(SiH4)，所述硅烷的气体流量为100sccm～200sccm；反应温度为700℃～750℃；反应压强250mtorr～350mtorr；所述反应气体中还可以包括缓冲气体，所述缓冲气体包括氦气或者氮气，所述氦气的流量为5slm～20slm，所述氮气的流量为5slm～20slm。低压化学气相沉积工艺在较低压力下，用热能将反应气体激活，使反应气体发生热分解或化学反应，因此所述形成方法具有极佳的台阶覆盖性、良好的结构控制性以及均匀的组成成分等优点，提高所述保护膜的填充效果，同时也保证沉积速度。
所述保护层205的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
去除所述第一开口260底部的保护膜的方法为干法刻蚀工艺。
在本实施例中，还同时去除第一开口260侧壁的保护膜；去除所述保护膜的干法刻蚀工艺为SICONI工艺。所述SICONI为各向同性的干法刻蚀工艺，在各个不同方向上的刻蚀速率均匀，同时能有效控制横向刻蚀速度，在均匀地去除第一开口260侧壁和底部的保护膜的同时，保留间隙261内的保护层205。所述SICONI干法刻蚀工艺的参数包括：He的气体流量为600sccm～2000sccm，NH3的气体流量为200sccm～500sccm，NF3的气体流量为20sccm～200sccm；压力为2torr～10torr，刻蚀时间5秒～100秒，过刻量50％～100％。
在另一实施例中，在去除所述第一开口260底部和侧壁的保护膜的同时，还去除所述介质结构240上的保护膜。
请参考图28和图29，图28为在图24基础上的结构示意图，图29为在图25基础上的结构示意图，在填充所述保护层205之后，在所述第一开口260(如图24和图25所示)内填充栅极结构270。
所述栅极结构270包括位于所述第一开口260的侧壁和底部表面的栅介质层271和位于所述栅介质层271上的填充所述第一开口260的栅极层272。
在一实施例中，所述栅极结构270还包括位于所述栅介质层271底部的衬垫氧化层；所述衬垫氧化层可以避免栅介质层271与位于第一开口260底部的隔离层201之间产生晶格失配；同时所述衬垫氧化层还覆盖第一开口260的侧壁，用于修复第一掩膜侧墙301的表面缺陷，提高半导体结构的电学性能。
所述衬垫氧化层的形成工艺为化学气相沉积工艺、原子层沉积工艺和热氧化工艺中的一种或多种组合。
所述栅极结构270的形成工艺步骤包括：在所述介质结构240上和所述开口260的侧壁和底部表面形成栅介质膜；在所述栅介质膜上形成填充所述开口260的栅极膜；平坦化所述栅介质膜和栅极膜，直至暴露出所述介质结构240的顶部表面为止。
所述栅介质层271的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅介质膜的形成工艺为沉积工艺。
所述栅极层272的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极膜的形成工艺为沉积工艺。
平坦化所述栅介质膜和栅极膜，用于去除所述介质结构240表面的栅介质膜和栅极膜，同时避免由于金属材料残留而在所述栅极层272顶部产生漏电流，从而保证所形成的晶体管的电学性能稳定。
在一实施例中，还在栅介质层271和栅极层272之间形成功函数层。
相应的，本实施例还提供一种半导体结构，请结合参考图27、图28和图29，包括：提供衬底200，所述衬底上具有第一鳍部210；覆盖所述第一鳍部210部分侧壁的隔离层201；横跨所述第一鳍部210且覆盖所述第一鳍部210的部分侧壁和顶部表面的栅极结构270，且所述栅极结构270位于部分隔离层201上；位于所述栅极结构270侧壁的第一掩膜侧墙301；位于所述隔离层201和第一掩膜侧墙301之间的保护层205；位于所述第一鳍部210内的第一源区211和第一漏区212，且所述第一源区211和第一漏区212分别位于所述栅极结构270和所述第一掩膜侧墙301的两侧；位于所述隔离层201、第一源区211和第一漏区212上的介质结构240，且所述介质结构240暴露出所述栅极结构270的顶部表面。
所述衬底200上还具有与第一鳍部210相邻的第二鳍部220；所述隔离层201还覆盖所述第二鳍部220的部分侧壁；所述栅极结构270还横跨所述第二鳍部220，且覆盖所述第二鳍部220的部分侧壁和顶部表面；位于所述第一掩膜侧墙301的侧壁的第二掩膜侧墙302，所述第二掩膜侧墙302还覆盖所述第一源区211和第一漏区212的表面；位于所述第二鳍部220内的第二源区221和第二漏区222，且所述第二源区221和第二漏区222分别位于所述栅极结构270、第一掩膜侧墙301和第二掩膜侧墙302的两侧。
所述第一鳍部210用于形成PMOS或者NMOS，所述第二鳍部220用于形成PMOS或者NMOS。
所述第一鳍部210和第二鳍部220的材料、尺寸和结构均参考前述实施例。
所述隔离层201的材料、尺寸和结构均参考前述实施例。
所述保护层205的材料、尺寸和结构均参考前述实施例。
所述栅极结构270包括位于栅介质层271和位于所述栅介质层271上的栅极层272；所述栅极结构的材料、尺寸和结构均参考前述实施例。
所述介质结构240包括第一介质层241和位于所述第一介质层241上的第二介质层242；所述介质结构240的材料、尺寸和结构均参考前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有第一鳍部、以及覆盖所述第一鳍部的部分侧壁的隔离层；
形成横跨所述第一鳍部的伪栅结构，所述伪栅结构覆盖所述第一鳍部的部分侧壁和顶部表面，且所述伪栅结构位于部分隔离层上，所述伪栅结构包括伪栅氧化层以及位于伪栅氧化层上的伪栅极层；
在所述伪栅极层和所述伪栅极氧化层的侧壁形成第一掩膜侧墙；
分别在所述伪栅结构和所述第一掩膜侧墙两侧的第一鳍部内形成第一源区和第一漏区；
在所述隔离层、第一源区和第一漏区上形成介质结构，所述介质结构暴露出所述伪栅结构的顶部表面；
去除所述伪栅极层，在所述介质结构内形成暴露出所述伪栅极氧化层的第一开口；
去除所述第一开口底部的伪栅极氧化层，并在所述隔离层和第一掩膜侧墙之间形成间隙；
在所述间隙内填充保护层；
在填充所述保护层之后，在所述第一开口内填充栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的形成步骤包括：在所述介质结构上、所述第一开口的侧壁和底部形成保护膜，且所述保护膜填充所述间隙；去除所述第一开口底部的保护膜。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述第一开口侧壁的保护膜。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护膜的形成工艺包括化学气相沉积工艺和原子层沉积工艺的一种或两种组合。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述间隙的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底上还具有与第一鳍部相邻的第二鳍部，所述隔离层还覆盖所述第二鳍部的部分侧壁，所述伪栅结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；在形成第一源区和第一漏区之后，在所述第一掩膜侧墙的侧壁形成第二掩膜侧墙；在形成第二掩膜侧墙之后，分别在所述第二鳍部内还形成第二源区和第二漏区，所述第二源区和第二漏区位于所述伪栅结构、第一掩膜侧墙和第二掩膜侧墙的两侧。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一鳍部用于形成PMOS，所述第二鳍部用于形成NMOS。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜侧墙的形成步骤包括：在所述隔离层上形成第一掩膜材料膜，所述第一掩膜材料膜覆盖所述第一鳍部的侧壁和顶部表面、所述伪栅结构的侧壁和顶部表面；在所述第一掩膜材料膜上形成图形化的光刻胶层，所述光刻胶层暴露出所述伪栅结构和所述第一掩膜侧墙的两侧，以所述光刻胶层为掩膜，采用第一刻蚀工艺刻蚀所述第一掩膜材料膜，在所述伪栅结构的侧壁形成第一掩膜侧墙；去除所述光刻胶层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺还刻蚀所述第一鳍部，在所述第一鳍部内形成第一凹槽，所述第一凹槽位于所述伪栅结构和所述第一掩膜侧墙的两侧。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，第一掩膜侧墙的材料包括氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一源区和第一漏区的形成工艺为离子注入工艺和原位掺杂工艺中的一种或两种组合。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质结构包括第一介质层和位于所述第一介质层上的第二介质层；所述第二介质层的硬度高于所述第一介质层的硬度。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
17.一种半导体结构，其特征在于，包括：
提供衬底，所述衬底上具有第一鳍部；
覆盖所述第一鳍部部分侧壁的隔离层；
横跨所述第一鳍部且覆盖所述第一鳍部的部分侧壁和顶部表面的栅极结构，且所述栅极结构位于部分隔离层上；
位于所述栅极结构侧壁的第一掩膜侧墙；
位于所述隔离层和所述第一掩膜侧墙之间的保护层；
位于所述第一鳍部内的第一源区和第一漏区，且所述第一源区和第一漏区分别位于所述栅极结构和所述第一掩膜侧墙的两侧；
位于所述隔离层、第一源区和第一漏区上的介质结构，且所述介质结构暴露出所述栅极结构的顶部表面。
18.如权利要求17所述的半导体结构，其特征在于，所述衬底上还具有与第一鳍部相邻的第二鳍部；所述隔离层还覆盖所述第二鳍部的部分侧壁；所述栅极结构还横跨所述第二鳍部，且覆盖所述第二鳍部的部分侧壁和顶部表面；位于所述第一掩膜侧墙的侧壁的第二掩膜侧墙，所述第二掩膜侧墙还覆盖所述第一源区和第一漏区的表面；位于所述第二鳍部内的第二源区和第二漏区，且所述第二源区和第二漏区分别位于所述栅极结构、第一掩膜侧墙和第二掩膜侧墙的两侧。
19.如权利要求18所述的半导体结构，其特征在于，所述第一鳍部用于形成PMOS或者NMOS，所述第二鳍部用于形成PMOS或者NMOS。
20.如权利要求17所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599755A (zh) * 2019-02-21 2020-08-28 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111863963A (zh) * 2019-04-24 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112133633A (zh) * 2019-06-25 2020-12-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383921B1 (en) * 2000-11-14 2002-05-07 United Microelectronics Corp. Self aligned silicide contact method of fabrication
CN102646599A (zh) * 2012-04-09 2012-08-22 北京大学 一种大规模集成电路中FinFET的制备方法
US20140335673A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Methods of manufacturing finfet semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
CN104752224A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 FinFET器件及其制作方法
CN104810402A (zh) * 2014-01-28 2015-07-29 三星电子株式会社 半导体器件及其制造方法
CN105529357A (zh) * 2014-10-17 2016-04-27 台湾积体电路制造股份有限公司 用于FinFET的方法和结构
CN105810736A (zh) * 2015-01-15 2016-07-27 台湾积体电路制造股份有限公司 包括鳍结构的半导体器件及其制造方法
US20160233337A1 (en) * 2014-03-17 2016-08-11 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383921B1 (en) * 2000-11-14 2002-05-07 United Microelectronics Corp. Self aligned silicide contact method of fabrication
CN102646599A (zh) * 2012-04-09 2012-08-22 北京大学 一种大规模集成电路中FinFET的制备方法
US20140335673A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Methods of manufacturing finfet semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
CN104752224A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 FinFET器件及其制作方法
CN104810402A (zh) * 2014-01-28 2015-07-29 三星电子株式会社 半导体器件及其制造方法
US20160233337A1 (en) * 2014-03-17 2016-08-11 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
CN105529357A (zh) * 2014-10-17 2016-04-27 台湾积体电路制造股份有限公司 用于FinFET的方法和结构
CN105810736A (zh) * 2015-01-15 2016-07-27 台湾积体电路制造股份有限公司 包括鳍结构的半导体器件及其制造方法
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599755A (zh) * 2019-02-21 2020-08-28 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111599755B (zh) * 2019-02-21 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111863963A (zh) * 2019-04-24 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112133633A (zh) * 2019-06-25 2020-12-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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