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CN105551958B - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：提供的衬底包括基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；形成栅极层、掩膜层和保护层，所述栅极层横跨在所述鳍部上，且所述栅极层位于部分隔离层表面、以及鳍部的侧壁和顶部表面，所述掩膜层位于所述栅极层的顶部表面，所述栅极层包括第一侧壁和第二侧壁，所述第一侧壁平行于所述鳍部的长度方向，所述第二侧壁垂直于所述鳍部的长度方向，所述保护层位于所述第一侧壁靠近顶部的部分表面；在所述保护层表面以及栅极层的侧壁形成侧墙；在所述侧墙和栅极层两侧的鳍部内形成应力层。所形成的晶体管形貌良好、性能改善。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。
现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。
然而，对于现有的在源区和漏区形成有应力层的晶体管，所形成的晶体管形貌不良、性能不稳定。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管形貌良好、性能改善。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底包括基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；形成栅极层、掩膜层和保护层，所述栅极层横跨在所述鳍部上，且所述栅极层位于部分隔离层表面、以及鳍部的侧壁和顶部表面，所述掩膜层位于所述栅极层的顶部表面，所述栅极层包括第一侧壁和第二侧壁，所述第一侧壁平行于所述鳍部的长度方向，所述第二侧壁垂直于所述鳍部的长度方向，所述保护层位于所述第一侧壁靠近顶部的部分表面；在所述保护层表面以及栅极层的侧壁形成侧墙；在所述侧墙和栅极层两侧的鳍部内形成应力层。
可选的，还包括：所述保护层完全覆盖所述栅极层的第一侧壁表面。
可选的，所述栅极层和保护层的形成方法包括：在隔离层和鳍部表面形成栅极膜；在所述栅极膜表面形成初始掩膜层，所述鳍部投影于基底表面的图形在所述初始掩膜层投影于基底表面图形的范围内；以所述初始掩膜层为掩膜，刻蚀所述栅极膜直至暴露出隔离层表面为止，形成初始栅极层；对所述初始栅极层的侧壁进行减薄，使所述初始栅极层的侧壁相对于初始掩膜层的侧壁凹陷；在对所述初始栅极层的侧壁进行减薄之后，在所述初始栅极层的侧壁表面形成保护层；在形成所述保护层之后，对所述初始掩膜层和初始栅极层进行刻蚀，直至暴露出部分鳍部的顶部和侧壁表面、以及隔离层表面为止，形成所述栅极层和掩膜层。
可选的，形成所述保护层的工艺包括：在所述隔离层表面、初始栅极层的侧壁表面以及初始掩膜层表面形成保护膜；回刻蚀所述保护膜直至暴露出所述初始掩膜层的顶部表面以及隔离层表面为止，形成所述保护层。
可选的，对所述初始栅极层侧壁进行减薄的工艺为各向同性的刻蚀工艺。
可选的，所述侧墙位于所述保护层表面以及栅极层的第二侧壁表面。
可选的，所述栅极层和保护层的形成方法包括：在隔离层和鳍部表面形成栅极膜；在所述栅极膜表面形成所述初始掩膜层，所述鳍部投影于基底表面的图形在所述初始掩膜层投影于基底表面图形的范围内；以所述初始掩膜层为掩膜，刻蚀部分栅极膜，在所述栅极膜内形成栅极沟槽；对所述栅极沟槽的侧壁进行减薄，使所述栅极沟槽的侧壁相对于初始掩膜层的侧壁凹陷；在对所述栅极沟槽的侧壁进行减薄之后，在所述栅极沟槽的侧壁表面形成保护层；在形成所述保护层之后，对所述初始掩膜层和栅极膜进行刻蚀，直至暴露出部分鳍部的顶部和侧壁表面、以及隔离层表面为止，形成所述栅极层和掩膜层。
可选的，形成所述保护层的工艺包括：在所述栅极沟槽的底部和侧壁表面、以及初始掩膜层表面形成保护膜；回刻蚀所述保护膜直至暴露出初始掩膜层的顶部表面以及栅极沟槽的底部表面为止，形成所述保护层。
可选的，对所述栅极沟槽侧壁进行减薄的工艺为各向同性的刻蚀工艺。
可选的，所述侧墙位于所述保护层表面、第二侧壁表面、以及所述保护层暴露出的第一侧壁表面。
可选的，所述保护层的材料为SiN、SiON、SiOBN、SiOCN、SiO2中的一种或多种；所述保护层的厚度为20埃～200埃。
可选的，所述侧墙的形成工艺包括：在所述隔离层表面、栅极层的侧壁表面、保护层表面以及掩膜层表面形成侧墙膜；回刻蚀所述侧墙膜，直至暴露出隔离层表面、部分鳍部的侧壁和顶部表面、以及掩膜层的顶部表面为止，形成侧墙。
可选的，所述应力层的形成工艺包括：在所述侧墙和栅极层两侧的鳍部内形成第一开口；采用选择性外延沉积工艺在所述第一开口内形成应力层。
可选的，所述应力层的材料为硅锗或碳化硅。
可选的，所述应力层的材料为硅锗，所述应力层内掺杂有P型离子；所述应力层的材料为碳化硅，所述应力层内掺杂有N型离子。
可选的，所述栅极层的材料为无定形硅或多晶硅。
可选的，还包括：在所述栅极层和衬底之间形成栅介质层，所述栅介质层的材料包括氧化硅。
可选的，还包括：在形成所述应力层之后，在所述衬底表面形成介质层，所述介质层的表面齐平于或高于所述栅极层的顶部表面；去除所述掩膜层和栅极层，并暴露出衬底表面，在所述介质层内形成第二开口；在所述第二开口底部的侧壁表面形成高K栅介质层；在所述高K栅介质层表面形成填充满所述第二开口的金属栅。
可选的，所述衬底包括第一区域和第二区域，所述第一区域和第二区域所形成的应力层材料不同。
可选的，在第一区域的保护层表面以及栅极层的侧壁表面形成侧墙之后，在第一区域的侧墙、保护层和栅极层两侧的衬底内形成应力层；在第一区域形成应力层之后，在第二区域的保护层及栅极层的侧壁表面形成侧墙；在第二区域形成侧墙之后，在第二区域的侧墙、保护层和栅极层两侧的衬底内形成应力层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在所述栅极层的第一侧壁靠近顶部的部分表面形成保护层，所述第一侧壁平行于所述鳍部的长度方向，所述保护层能够在后续形成侧墙的过程中，避免所形成的侧墙暴露出所述第一侧壁靠近顶部的表面，使得所述保护层和掩膜层能够保护所述第一侧壁与栅极层顶部所构成的顶角，避免所述第一侧壁与栅极层顶部构成的顶角在形成侧墙之后被暴露。因此，在形成侧墙之后，形成应力层的过程中，能够避免在所述栅极层顶部的顶角处形成外延颗粒，使得所形成的栅极层的形貌良好，避免所形成的栅极层顶部产生漏电流的问题。
而且，由于位于所述栅极层的第二侧壁两侧的鳍部内后续用于形成应力层，所述应力层用于形成晶体管的源区和漏区，所述源区和漏区之间的鳍部能够形成沟道区，且所述源区和漏区之间的距离为所述沟道区的长度；由于所述保护层仅形成于第一侧壁表面，而未形成于所述第二侧壁表面，即所述第二侧壁表面仅形成所述侧墙，则能够使后续形成的源区和漏区之间的距离易于精确控制，使得所述沟道区的产度更为精确，则所形成的晶体管性能更为稳定。
进一步，在形成所述保护层之前，在隔离层和鳍部表面形成栅极膜，以所述初始掩膜层为掩膜，刻蚀部分栅极膜以形成初始栅极层；对所述初始栅极层的侧壁进行减薄之后，在所述初始栅极层的侧壁形成保护层，且所述保护层完全覆盖所述初始栅极层的侧壁表面。由于所述初始栅极的侧壁相对于初始掩膜层的侧壁凹陷，从而能够使所形成的保护层表面相对于初始掩膜层的侧壁表面齐平、凹陷或突出，则所述保护层的顶部能够由所述掩膜层覆盖，在后续形成侧墙的过程中，不会造成所述保护层的顶部被损耗，从而保证了在形成侧墙之后，所述栅极层靠近顶部的第一侧壁以及顶角不会被暴露，从而避免了在所述栅极层顶部的顶角处形成外延颗粒的问题。
进一步，在形成所述保护层之前，在隔离层和鳍部表面形成栅极膜，以所述初始掩膜层为掩膜，刻蚀部分栅极膜，在所述栅极膜内形成栅极沟槽；在对所述栅极沟槽的侧壁进行减薄之后，在所述栅极沟槽的侧壁形成保护层。由于所述栅极沟槽的侧壁相对于掩膜层的侧壁凹陷，从而能够使所形成的保护层表面相对于掩膜层的侧壁表面齐平、凹陷或突出，则所述保护层的顶部能够由所述掩膜层覆盖，在后续形成侧墙的过程中，不会造成所述保护层的顶部被损耗，从而保证了在形成侧墙之后，所述栅极层靠近顶部的第一侧壁以及顶角不会被暴露，从而避免了在所述栅极层顶部的顶角处形成外延颗粒的问题。
附图说明
图1和图2是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图；
图3至图14是本发明一实施例的晶体管的形成过程的剖面结构示意图；
图15至图18是本发明另一实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，在晶体管的源区和漏区形成应力层之后，容易造成晶体管的形貌不良、性能不稳定。
经过研究发现，请参考图1和图2，图1和图2是本发明一种在源区和漏区形成应力层的晶体管实施例的剖面结构示意图，图2是图1沿AA’方向的剖面结示意图，包括：衬底100；位于衬底100表面的栅极结构110，所述栅极结构110包括：位于衬底100表面的栅介质层111，位于所述栅介质层表面的栅极层112，位于所述栅极层112表面的掩膜层113，以及位于所述栅介质层111、栅极层112和掩膜层113侧壁表面的侧墙114；位于所述栅极结构110两侧衬底内的应力层120。所述栅极层112的材料为多晶硅，所述栅极层112能够作为晶体管的栅极，也能够是作为伪栅极，而所述伪栅极用于为后续需要形成的金属栅占据空间位置。
其中，所述应力层120的形成工艺包括：在衬底100表面形成栅极结构110之后，在所述栅极结构110两侧的衬底100内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层120。
在本实施例中，衬底100具有第一区域101和第二区域102，所述第一区域101用于形成PMOS晶体管，所述第二区域102用于形成NMOS晶体管，因此第一区域101和第二区域102所形成的应力层120的材料不同。在第一区域101形成的应力层120材料为硅锗，在第二区域102形成的应力层120材料为碳化硅。
随着半导体器件尺寸的缩小，用于形成所述开口和应力层120的掩膜除了暴露出栅极结构110两侧需要形成应力层120的衬底100表面之外，还会暴露出所述栅极结构110，而所述栅极层112表面具有掩膜层113进行保护，所述栅极层112的侧壁表面具有侧墙114进行保护。所述掩膜暴露出的区域面积较大，能够确保形成掩膜的光刻工艺精确度，使所述掩膜暴露出的区域尺寸和形状精确。
然而，在采用选择性外延沉积工艺形成应力层120的过程中，由于所述掩膜会暴露出所述栅极结构110，而随着半导体器件尺寸的缩小，所述掩膜层113和侧墙114的厚度也随之减薄；尤其是在采用回刻蚀工艺形成侧墙114时，容易使侧墙114顶部暴露出所述栅极层112顶部的顶角，导致形成所述应力层120的工艺气体容易在所述栅极层112顶部的顶角处发生反应，因此，所述选择性外延沉积工艺除了在开口内形成应力层112之外，还会在栅极层112顶部的顶角处表面形成外延颗粒130(EPI particle，或称为蘑菇形缺陷Mushroomdefect)。由于所述外延颗粒130的材料与所形成的应力层120材料一致，即半导体材料，因此所述外延颗粒130容易导致所述栅极层112顶部、或后续形成的金属栅顶部产生漏电，导致所形成的晶体管的性能不稳定、可靠性变差、良率下降。
而且，如图1所示，图1是垂直于鳍部长度方向的截面示意图，所述衬底包括：基底、位于基底表面的若干鳍部、以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面、且所述隔离层的表面低于所述鳍部的顶部表面。所述若干鳍部能够平行排列，而对于形成于相邻且平行排列的两个鳍部表面的两个栅极结构110来说，所述两个栅极结构110之间的距离较小，导致所述两个栅极结构110之间所构成的沟槽深宽比较大，在形成侧墙114的回刻蚀工艺中，在平行于所述鳍部长度的方向上，覆盖于所述栅极层112顶角表面的部分掩膜层113和侧墙114更容易被消耗，致使所述栅极层112平行于鳍部长度方向的顶角更容易被暴露，则所述栅极层112平行于鳍部长度方向的顶角表面更容易形成所述外延颗粒130。
为了解决上述问题，本发明提供一种晶体管的形成方法。其中，在所述栅极层的第一侧壁靠近顶部的部分表面形成保护层，所述第一侧壁平行于所述鳍部的长度方向，所述保护层能够在后续形成侧墙的过程中，避免所形成的侧墙暴露出所述第一侧壁靠近顶部的表面，使得所述保护层和掩膜层能够保护所述第一侧壁与栅极层顶部所构成的顶角，避免所述第一侧壁与栅极层顶部构成的顶角在形成侧墙之后被暴露。因此，在形成侧墙之后，形成应力层的过程中，能够避免在所述栅极层顶部的顶角处形成外延颗粒，使得所形成的栅极层的形貌良好，避免所形成的栅极层顶部产生漏电流的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图14是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图3，衬底200包括基底210、位于基底210表面的鳍部211、以及位于基底210表面的隔离层212，所述隔离层212覆盖部分鳍部211的侧壁表面，且所述隔离层212的表面低于所述鳍部211的顶部表面。
在本实施例中，所述衬底200具有第一区域I和第二区域II，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。在其它实施例中，所述第一区域I用于形成核心器件，所述第二区域II用于形成外围器件，例如输入输出(I/O)器件。图3示出了第一区域I和第二区域II，所述第一区域I和第二区域II能够相邻或不相邻，不以图示为限。
在本实施例中，所述基底210和鳍部211由半导体衬底刻蚀形成；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；通过刻蚀部分所述半导体衬底，能够在所述半导体衬底内形成若干沟槽，相邻沟槽之间的半导体衬底形成鳍部211，而且位于鳍部211底部的半导体衬底形成基底210。
在另一实施例中，所述鳍部211还能够通过外延工艺形成于基底210表面；所述基底210为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；所述鳍部的材料为硅、硅锗、锗或碳化硅；所述鳍部211的材料为硅、锗、碳化硅或硅锗，所述鳍部211的材料与基底210的材料相同或不同。
在一实施例中，所述鳍部211的形成工艺包括：在基底210表面外延鳍部层；刻蚀所述鳍部层直至暴露出所述基底210表面，在鳍部层内形成若干沟槽，相邻沟槽之间的鳍部层形成鳍部211。在另一实施例中，所述鳍部211的形成工艺包括：在基底210表面形成隔离层；刻蚀所述隔离层直至暴露出所述基底210表面为止，在隔离层内形成沟槽；在所述沟槽内外延形成鳍部211；在形成鳍部之后，回刻蚀所述隔离层，使隔离层212的表面低于所述鳍部211的顶部表面。
请参考图4和图5，图5是图4沿BB’方向的剖面结构示意图，在隔离层212和鳍部211表面形成栅极膜201；在所述栅极膜201表面形成初始掩膜层202，所述鳍部211投影于基底210表面的图形在所述初始掩膜层202投影于基底210表面图形的范围内。
需要说明的是，图5也示出了第一区域I和第二区域II，所述第一区域I和第二区域II能够相邻或不相邻，不以图示为限。
所形成的栅极膜201覆盖于所述隔离层212表面、以及鳍部211的侧壁和顶部表面。所述栅极膜201的材料为无定形硅(amorphous poly)或多晶硅(crystal poly)；所述栅极膜201的厚度为500埃～1500埃。本实施例中，所述栅极层201和衬底200之间形成栅介质膜203，且所述栅介质层203的材料包括氧化硅，在其它实施例中，所述栅介质膜203的材料还能够为氮化硅或氮氧化硅。
在本实施例中，所形成的晶体管为高K金属栅结构晶体管，后续所需形成的栅极材料为金属，则所述栅极膜201用于形成伪栅极层，所述伪栅极层用于为后续形成的栅极占据空间和位置，后续需要去除所述伪栅极层，并以金属材料的栅极替代，因此，所述栅极膜201的厚度决定了后续所形成的栅极层的厚度。由于所述无定形硅或多晶硅易于被刻蚀、保型性良好、且易于被去除的材料，因此以所述无定形硅或多晶硅为材料形成伪栅极层，能够使所形成的伪栅极层的形貌良好、结构稳定、易于被去除。在另一实施例中，所述栅介质膜203和栅极膜201之间还形成有高K介质膜，所述高K介质膜用于形成高K金属栅结构晶体管的栅介质。在另一实施例中，所述栅极膜201和栅介质膜203直接用于形成晶体管的栅极层和栅介质层，则后续在所述栅极层两侧的鳍部211内形成源区和漏区，即能够形成晶体管。
所述栅介质膜203的形成工艺为热氧化工艺或化学气相沉积工艺，厚度为5埃～30埃；所述栅极膜201的形成工艺为化学气相沉积工艺或物理气相沉积工艺，厚度为500埃～1500埃。
在本实施例中，在后续形成应力层之后，再去除以所述初级掩膜层202形成的掩膜层，所述掩膜层能够用于保护后续形成的栅极层的顶部表面，避免后续形成应力层的过程中，在所述栅极层顶部的顶角表面形成外延颗粒。
所述初级掩膜层202的材料为SiN、SiON、SiOCN、SiOBN、SiO2中的一种或多种组合，厚度为50埃～500埃；所述初级掩膜层202的形成工艺包括：在所述栅极膜201表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成初级栅极层的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出栅极膜201表面为止，形成所述初级掩膜层202。
其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。
后续，由所述初级掩膜层202形成的掩膜层，在后续形成侧墙以及应力层的过程中用于保护栅极层的顶部表面，而且，在后续形成侧墙的过程中，需要采用无掩膜的回刻蚀工艺，因此，所述初级掩膜层202的厚度不宜过薄，否则掩膜层容易在后续形成侧墙的过程中被消耗减薄，容易导致掩膜层的保护能力变弱，则所形成的栅极层顶部表面容易生长外延颗粒；而所述初级掩膜层202的厚度也不宜过厚，否则容易造成刻蚀形成的栅极层的形貌不良，尤其会对栅极层的侧壁形貌造成不良影响，因此，本实施例中，所述掩膜层202的厚度为50埃～500埃。
请参考图6，以所述初始掩膜层202为掩膜，刻蚀所述栅极膜201(如图4和图5所示)直至暴露出隔离层212表面为止，形成初始栅极层201a。
刻蚀所述栅极膜201的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合进行。刻蚀所述栅极膜201的工艺能够停止于所述栅介质膜203(如图4和图5所示)表面，所述栅介质膜203能够在所述刻蚀工艺中保护所述隔离层212表面、以及鳍部211的侧壁和顶部表面。在本实施例中，在刻蚀所述栅极膜201之后，刻蚀所述栅介质膜203，并暴露出隔离层212表面、以及鳍部211的侧壁和顶部表面。在另一实施例中，在刻蚀所述栅极膜201之后，也能够不刻蚀所述栅介质膜203，后续直接以所述栅介质膜203作为栅介质层。
在另一实施例中，所述栅介质膜203和栅极膜201之间还形成有高K介质层，所述高K介质层用于作为高K金属栅结构晶体管的栅介质，则在刻蚀所述栅极膜201之后，刻蚀所述高K介质层，直至暴露出所述栅介质膜203表面为止；在后续去除栅极层201之后，在所述高K介质层表面形成金属材料的栅极。
请参考图7，对所述初始栅极层201a的侧壁进行减薄，使所述初始栅极层201a的侧壁相对于初始掩膜层202的侧壁凹陷。
由于所述初始栅极层201a的侧壁相对于初始掩膜层202的侧壁表面凹陷，则后续在所述初始栅极层201a的侧壁表面形成保护层之后，所述初始掩膜层202能够覆盖于所述保护层的顶部表面，即所形成的保护层能够与所述初始掩膜层202连接，使得所述初始栅极层201顶部的顶角处完全由所述保护层和初始掩膜层202覆盖，则后续在形成侧墙之后，不易使所述栅极层201的第一侧壁与顶部表面所构成的顶角被暴露，而且在后续形成应力层的过程中，不会在所述栅极层201的顶部，尤其是所述栅极层201的第一侧壁与顶部表面所构成的顶角处不会形成外延颗粒。因此，在形成应力层之后，能够保证栅极层的形貌良好，避免了所述栅极层的顶部产生漏电流，使得所形成的晶体管性能稳定，而且减少了用于形成应力层的工艺气体浪费。
对所述初始栅极层201a的侧壁进行减薄的厚度为20埃～200埃，所述减薄的厚度决定了后续形成于栅极层201侧壁表面的保护层厚度，继而决定了后续形成的保护层对栅极层第一侧壁的保护能力。
对所述初始栅极层201a进行减薄的工艺为各向同性的刻蚀工艺，所述各向同性的刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，所述初始栅极层201a的材料为无定形硅或多晶硅，对所述初始栅极层201a的侧壁进行减薄的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵，刻蚀液的温度为10℃～70℃；由于所述刻蚀液的温度决定了刻蚀速率，即刻蚀液的温度越高，刻蚀速率越快，因此，基于调控刻蚀速率的目的，本实施例中的刻蚀速率为30℃；当刻蚀液的温度为30℃时，即能够精确控制刻蚀厚度，又具有足够大的刻蚀速率，不会导致减薄初始栅极层201a侧壁的时间过长的问题。
在其它实施例中，对所述初始栅极层201a的侧壁进行减薄的工艺为干法刻蚀工艺，所述干法刻蚀的气体包括CH4、CHF3、CH3F、CH2F2、Cl2、HBr中的一种或两种；所述干法刻蚀工艺能够为等离子体刻蚀工艺，且等离子体源功率1000瓦，偏置功率小于100瓦，使得等离子体的自由程较大，使得所述等离子体能够以垂直于初始栅极层201a侧壁表面的方向进行刻蚀；具体的，所述干法刻蚀工艺能够为远程等离子体刻蚀工艺。
请参考图8，在对所述初始栅极层201a的侧壁进行减薄之后，在所述初始栅极层201a的侧壁表面形成保护层204。
在本实施例中，所述保护层201完全覆盖所述初始栅极层201a侧壁，即后续所形成的栅极层的第一侧壁表面。形成所述保护层204的工艺包括：在所述隔离层212表面、初始栅极层201a的侧壁表面以及初始掩膜层202表面形成保护膜；回刻蚀所述保护膜直至暴露出所述初始掩膜层202的顶部表面以及隔离层212表面为止，形成所述保护层204。
所述保护层204的材料为SiN、SiON、SiOBN、SiOCN、SiO2中的一种或多种；所述保护层204的厚度为20埃～200埃；所述保护膜的形成工艺为原子层沉积工艺、化学气相沉积工艺。所述保护层204的厚度即前序工艺对所述栅极层201侧壁进行减薄的厚度，而所述保护层204的厚度决定了在后续形成侧墙和应力层的过程中，所述保护层204的保护能力。所述保护层204的厚度不宜过薄，否则容易使所述保护层204的保护能力不足，容易在后续工艺中被消耗而暴露出栅极层201的侧壁表面；所述保护层204的厚度也不宜过厚，否则会致使所形成的晶体管尺寸较大。
在本实施例中，形成于初始栅极层201a侧壁表面的保护层204的顶部能够与所述初始掩膜层202的底部相连接，使得所述保护层204与掩膜层202能够完全覆盖所述初始栅极层201a的侧壁和顶部表面，所述初始栅极层201a的侧壁即后续形成的栅极层的第一侧壁，在后续形成侧墙的过程中，所形成的侧墙也仅能够暴露出位于栅极层第一侧壁表面的保护层，而不会使栅极层201第一侧壁表面直接被暴露，能够避免外延颗粒形成于栅极层201的第一侧壁和顶部表面所构成的顶角表面。
而且，形成所述保护膜的原子层沉积工艺或化学气相沉积工艺具有良好覆盖能力，能够使所形成的保护膜紧密地贴合于初始掩膜层202的表面以及初始栅极层201a的侧壁表面。而在后续回刻蚀的过程中，所述刻蚀工艺仅能够对掩膜层202表面、以及隔离层212表面的部分保护膜进行刻蚀，而位于初始栅极层201a侧壁表面的部分保护膜受到所述掩膜层202的保护，不会受到刻蚀，且能够使所形成的保护层204顶部与所述掩膜层202的底部相连接。
在另一实施例中，所述保护层204的材料为SiO2，所述保护层204的形成工艺包括：采用氧化工艺在所述初始栅极层201a的侧壁表面、以及鳍部211的侧壁和顶部表面形成保护膜；回刻蚀所述保护膜直至暴露出鳍部211的侧壁和顶部表面为止，形成保护层204。所述氧化工艺能够为热炉氧化工艺或化学氧化工艺。所述氧化工艺形成的保护膜紧密地贴合于初始栅极层201a的侧壁表面。
请参考图9和图10，图10是图9沿BB’方向的剖面结构示意图，在形成所述保护层204之后，对所述初始掩膜层202(如图8所示)和初始栅极层201a(如图8所示)进行刻蚀，直至暴露出部分鳍部211的顶部和侧壁表面、以及隔离层212表面为止，形成栅极层201b和掩膜层202a。
所述栅极层201b横跨在所述鳍部211上，且所述栅极层201b位于部分隔离层212表面、以及鳍部211的侧壁和顶部表面，所述掩膜层202a位于所述栅极层201b的顶部表面，所述栅极层201b包括第一侧壁221和第二侧壁222，所述第一侧壁221平行于所述鳍部211的长度方向，所述第二侧壁222垂直于所述鳍部211的长度方向。
其中，所述栅极层201b的第一侧壁221即所述初始栅极层201a的侧壁，因此，所形成的栅极层201b的第一侧壁221表面具有保护层204，所述保护层204能够与掩膜层202a共同用于保护栅极层201b的顶部，避免在后续形成应力层的过程中，使外延颗粒形成于所述栅极层201b的第一侧壁和顶部表面所构成的顶角表面。同时，通过刻蚀所述初始栅极层201a所形成的侧壁为第二侧壁222，因此所述第二侧壁222表面不会形成保护层，则所形成的栅极层201b的第二侧壁之间的距离能够得到精确控制，而后续形成的应力层位于所述栅极层201b的第二侧壁两侧，而所述应力层用于形成源区和漏区，因此所述源区和漏区之间的距离能够得到精确控制，则源区和漏区之间的沟道区长度也能够得到精确控制，则所形成的晶体管性能稳定、可靠性提高。
形成栅极层201b和掩膜层202a的工艺包括：在所述初始掩膜层202表面形成图形化层，所述图形化层定义了所需形成的栅极层201b的形状和位置；以所述图形化层为掩膜，刻蚀所述初始掩膜层202和初始栅极层201a，形成栅极层201b和掩膜层202a。形成所述初始掩膜层202和初始栅极层201a的刻蚀工艺与前述形成初始栅极层201a的刻蚀工艺相同，在此不做赘述。
后续形成的侧墙位于所述保护层204表面以及栅极层201b的第二侧壁222表面。之后，在所述侧墙和栅极层201b第二侧壁222两侧的鳍部211内形成应力层。在本实施例中，所述第一区域I和第二区域II所形成的应力层材料不同。
请参考图11和图12，图12是图11沿BB’方向的剖面结构示意图，在所述隔离层212表面、栅极层201b的侧壁表面、保护层204表面以及掩膜层202a表面形成侧墙膜205。
所述侧墙膜205用于形成侧墙，所述侧墙用于定义源区或漏区到所述栅极层201b的距离。所述侧墙膜205的材料为SiN、SiON、SiOCN、SiOBN中的一种或多种组合；所述侧墙膜205的厚度为20埃～200埃；所述侧墙膜205的形成工艺为原子层沉积工艺、化学气相沉积工艺或热炉工艺。
请参考图13，回刻蚀所述第一区域I的侧墙膜205(如图11和图12所示)，在第一区域I的保护层204表面以及栅极层201b的侧壁表面形成侧墙205a；在第一区域I的侧墙205a和栅极层201b两侧的鳍部211内形成应力层206。
在本实施例中，所述侧墙205a位于保护层204表面和第二侧壁222表面。在回刻蚀所述第一区域I的侧墙膜205之前，在第二区域II的侧墙膜205表面形成图形化层(未示出)，所述图形化层作为在第一区域I形成侧墙205a以及应力层206的掩膜。在本实施例中，所述图形化层为光刻胶层，所述光刻胶层的形成工艺包括：在侧墙膜205表面涂布光刻胶膜；采用曝光显影工艺图形化所述光刻胶膜，并暴露出第一区域I的侧墙膜205，形成光刻胶层。
在形成所述图形化层之后，对所述第一区域I的侧墙膜205进行回刻蚀，所述回刻蚀工艺进行至暴露出鳍部211的侧壁和顶部表面、以及隔离层212表面为止。在另一实施例中，所述鳍部211和隔离层212表面具有栅介质层203覆盖时，所述回刻蚀工艺进行至暴露出所述栅介质层203表面为止，所述栅介质层203能够用于保护所述鳍部211的表面。
在所述回刻蚀工艺之后，暴露出侧墙205a和栅极层201两侧的鳍部211表面，则能够在所述栅极层201两侧暴露出的鳍部211内形成应力层206，所述应力层206用于提高鳍部211内的沟道区应力，以提高沟道区的载流子迁移率。所述应力层206的形成工艺包括：在所述侧墙205a和栅极层201b两侧的鳍部211内形成第一开口；采用选择性外延沉积工艺在所述第一开口内形成应力层206。
在本实施例中，所述第一区域I用于形成PMOS晶体管，因此，第一区域I形成的应力层206材料为硅锗，且所述应力层内需要掺杂P型离子可以形成源区和漏区。
在本实施例中，所述第一区域I的第一开口的侧壁与鳍部211的顶部表面呈“Σ”(Sigma，西格玛)形，所述第一区域I的第一开口侧壁具有顶角，所述顶角向栅极层201底部的鳍部211内延伸。所述第一区域I的第一开口形成工艺包括：采用各向异性的干法刻蚀工艺在栅极层201和侧墙205a两侧的鳍部211内形成开口，所述开口侧壁相对于鳍部211的顶部表面垂直；在所述各向异性的干法刻蚀工艺之后，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，形成第一开口，使形成的第一开口侧壁与鳍部211的顶部表面呈“Σ”形。在本实施例中，所述鳍部211顶部表面晶向为<100>或<110>，而所述各向异性的湿法刻蚀速率在垂直以及平行于鳍部211顶部表面的方向上较快，而在晶向<111>的方向上刻蚀速率最慢，因此，能够使所形成的开口侧壁与衬底200表面呈“Σ”形。
在第一区域I的应力层206材料为硅锗，所述应力层206的形成工艺为选择性外延沉积工艺。在一实施例中，在采用所述选择性外延沉积工艺形成应力层206时，还能够以原位掺杂工艺在应力层206内掺杂P型离子。在另一实施例中，在形成应力层206之后，采用离子注入工艺在所述栅极层201两侧的应力层206和部分鳍部211内形成源区和漏区，所注入的掺杂离子为P型离子。
在本实施例中，由于所述栅极层201的第一侧壁表面具有保护层204覆盖，且所述保护层204顶部和栅极层201b顶部具有掩膜层202a覆盖，因此，在形成所述侧墙205a的回刻蚀工艺中，所形成侧墙205a至多仅能够暴露出所述保护层204表面，从而在形成所述应力层206的过程中，能够避免在所述栅极层201b的表面形成外延颗粒，从而保证了栅极层201b的形貌依旧优良。
请参考图14，回刻蚀所述第二区域II的侧墙膜205(如图11和图12所示)，在第二区域II的保护层204表面以及栅极层201b的侧壁表面形成侧墙205a；在第二区域II的侧墙205a和栅极层201两侧的鳍部211内形成应力层206。
在回刻蚀所述第二区域II的侧墙膜205之前，在第一区域I的侧墙膜205表面形成图形化层(未示出)，所述图形化层作为在第二区域II形成侧墙205a以及应力层206的掩膜。在本实施例中，所述图形化层为光刻胶层，所述光刻胶层的形成工艺与图13的相关说明相同，在此不作赘述。
在形成所述图形化层之后，对所述第二区域II的侧墙膜205进行回刻蚀，所述回刻蚀工艺为各向异性的干法刻蚀工艺，所述回刻蚀工艺进行至暴露出鳍部211的侧壁和顶部表面、以及隔离层212表面为止。在另一实施例中，所述鳍部211和隔离层212表面具有栅介质层203覆盖时，所述回刻蚀工艺进行至暴露出所述栅介质层203表面为止，所述栅介质层203能够用于保护所述鳍部211的表面。
在所述回刻蚀工艺之后，暴露出侧墙205a和栅极层201两侧的鳍部211表面，则能够在所述栅极层201两侧暴露出的鳍部211内形成应力层206，所述应力层206用于提高鳍部211内的沟道区应力，以提高沟道区的载流子迁移率。所述应力层206的形成工艺包括：在所述侧墙205a和栅极层201两侧的衬底200内形成第一开口；采用选择性外延沉积工艺在所述第一开口内形成应力层206。
在本实施例中，所述第二区域II用于形成NMOS晶体管，因此，第二区域IE形成的应力层206材料为碳化硅，且所述应力层内需要掺杂N型离子可以形成源区和漏区。由于NMOS晶体管的载流子为电子，而电子具有较强的电迁移能力，因此，在所述第二区域II的第一开口的侧壁垂直于鳍部211的顶部表面。在所述第二区域II的第一开口形成工艺包括为各向异性的干法刻蚀工艺。
在第二区域II的应力层206材料为碳化硅。在一实施例中，在采用所述选择性外延沉积工艺形成应力层206时，以原位掺杂工艺在应力层206内掺杂N型离子。在另一实施例中，在形成应力层206之后，采用离子注入工艺在所述栅极层201两侧的应力层206和部分鳍部211内形成源区和漏区，所注入的掺杂离子为N型离子。
在一实施例中，在形成所述应力层206之后，在所述衬底200表面形成介质层，所述介质层的表面齐平于或高于所述栅极层2b01的顶部表面；去除所述掩膜层202a和栅极层201b，并暴露出衬底200表面，在所述介质层内形成第二开口；在所述第二开口底部的侧壁表面形成高K栅介质层；在所述高K栅介质层表面形成填充满所述第二开口的金属栅。
图15至图18是本发明另一实施例的晶体管的形成过程的剖面结构示意图。
请参考图15，在图4的基础上以所述初始掩膜层202为掩膜，刻蚀部分栅极膜201，在所述栅极膜201内形成栅极沟槽207。图15与图4的剖面方向一致。
形成所述栅极沟槽207的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合进行。所形成的栅极沟槽207的侧壁用于形成保护层，则所形成的保护层能够仅覆盖于后续形成的栅极层靠近顶部的部分侧壁表面。在本实施例中，所述栅极沟槽207平行于鳍部211长度方向的侧壁为后续所形成栅极层第一侧壁的一部分。其中，所述栅极沟槽207沿鳍部211长度方向的长度、大于后续形成的栅极层沿鳍部211长度方向的长度。
请参考图16，对所述栅极沟槽207的侧壁进行减薄，使所述栅极沟槽207的侧壁相对于初始掩膜层202的侧壁凹陷。
对所述初始栅极层201a的侧壁进行减薄的厚度为20埃～200埃。对所述栅极沟槽207侧壁进行减薄的工艺为各向同性的刻蚀工艺，所述各向同性的刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺；所述各向同性的干法刻蚀工艺或湿法刻蚀工艺与前述图7的相关说明相同，在此不做赘述。
请参考图17，在对所述栅极沟槽207的侧壁进行减薄之后，在所述栅极沟槽207的侧壁表面形成保护层204。
形成所述保护层204的工艺包括：在所述栅极沟槽207的底部和侧壁表面、以及初始掩膜层202表面形成保护膜；回刻蚀所述保护膜直至暴露出初始掩膜层202的顶部表面以及栅极沟槽207的底部表面为止，形成所述保护层204。所述保护层204的材料为SiN、SiON、SiOBN、SiOCN、SiO2中的一种或多种；所述保护层204的厚度为20埃～200埃；所述保护膜的形成工艺为原子层沉积工艺、化学气相沉积工艺。在另一实施例中，所述保护层204的材料为SiO2，所述保护层204的形成工艺包括：采用氧化工艺在所述初始栅极层201a的侧壁表面、以及鳍部211的侧壁和顶部表面形成保护膜；回刻蚀所述保护膜直至暴露出鳍部211的侧壁和顶部表面为止，形成保护层204。
请参考图18，在形成所述保护层204之后，对所述初始掩膜层202(如图17所示)和栅极膜201(如图17所示)进行刻蚀，直至暴露出部分鳍部211的顶部和侧壁表面、以及隔离层212表面为止，形成所述栅极层201b和掩膜层202a。
所述栅极层201b横跨在所述鳍部211上，且所述栅极层201b位于部分隔离层212表面、以及鳍部211的侧壁和顶部表面，所述掩膜层202a位于所述栅极层201b的顶部表面，所述栅极层201b包括第一侧壁221和第二侧壁，所述第一侧壁221平行于所述鳍部211的长度方向，所述第二侧壁垂直于所述鳍部211的长度方向，所述保护层204位于所述第一侧壁221靠近顶部的部分表面。其中，所述栅极沟槽207的侧壁、以及刻蚀所述栅极沟槽207底部的栅极膜201所形成的侧壁为第一侧壁221；而垂直于所述第一侧壁221的侧壁为第二侧壁222。在本实施例中，所述保护层204仅位于第一侧壁221靠近顶部的部分表面，后续形成的侧墙位于所述第二侧壁表面、以及所述保护层204暴露出的第一侧壁221表面。
在形成所述栅极层201b之后，在所述保护层204表面以及栅极层201a的侧壁形成侧墙；在所述侧墙和栅极层201b两侧的鳍部211内形成应力层。所述形成侧墙和应力层的工艺与前序图11至图14的相关说明相同，在此不做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；
形成栅极层、掩膜层和保护层，所述栅极层横跨在所述鳍部上，且所述栅极层位于部分隔离层表面、以及鳍部的侧壁和顶部表面，所述掩膜层位于所述栅极层的顶部表面，所述栅极层包括第一侧壁和第二侧壁，所述第一侧壁平行于所述鳍部的长度方向，所述第二侧壁垂直于所述鳍部的长度方向，所述保护层位于所述第一侧壁靠近顶部的部分表面；
所述栅极层和保护层的形成方法包括：在隔离层和鳍部表面形成栅极膜；在所述栅极膜表面形成初始掩膜层，所述鳍部投影于基底表面的图形在所述初始掩膜层投影于基底表面图形的范围内；
所述栅极层和保护层的形成方法还包括：以所述初始掩膜层为掩膜，刻蚀所述栅极膜直至暴露出隔离层表面为止，形成初始栅极层；对所述初始栅极层的侧壁进行减薄，使所述初始栅极层的侧壁相对于初始掩膜层的侧壁凹陷；在对所述初始栅极层的侧壁进行减薄之后，在所述初始栅极层的侧壁表面形成保护层；在形成所述保护层之后，对所述初始掩膜层和初始栅极层进行刻蚀，直至暴露出部分鳍部的顶部和侧壁表面、以及隔离层表面为止，形成所述栅极层和掩膜层，所述保护层完全覆盖所述栅极层的第一侧壁表面；
或者，所述栅极层和保护层的形成方法还包括：以所述初始掩膜层为掩膜，刻蚀部分栅极膜，在所述栅极膜内形成栅极沟槽；对所述栅极沟槽的侧壁进行减薄，使所述栅极沟槽的侧壁相对于初始掩膜层的侧壁凹陷；在对所述栅极沟槽的侧壁进行减薄之后，在所述栅极沟槽的侧壁表面形成保护层；在形成所述保护层之后，对所述初始掩膜层和栅极膜进行刻蚀，直至暴露出部分鳍部的顶部和侧壁表面、以及隔离层表面为止，形成所述栅极层和掩膜层；
在所述保护层表面以及栅极层的侧壁形成侧墙；
在所述侧墙和栅极层两侧的鳍部内形成应力层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，形成所述保护层的工艺包括：在所述隔离层表面、初始栅极层的侧壁表面以及初始掩膜层表面形成保护膜；回刻蚀所述保护膜直至暴露出所述初始掩膜层的顶部表面以及隔离层表面为止，形成所述保护层。
3.如权利要求1所述的晶体管的形成方法，其特征在于，对所述初始栅极层侧壁进行减薄的工艺为各向同性的刻蚀工艺。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述侧墙位于所述保护层表面以及栅极层的第二侧壁表面。
5.如权利要求1所述的晶体管的形成方法，其特征在于，形成所述保护层的工艺包括：在所述栅极沟槽的底部和侧壁表面、以及初始掩膜层表面形成保护膜；回刻蚀所述保护膜直至暴露出初始掩膜层的顶部表面以及栅极沟槽的底部表面为止，形成所述保护层。
6.如权利要求1所述的晶体管的形成方法，其特征在于，对所述栅极沟槽侧壁进行减薄的工艺为各向同性的刻蚀工艺。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述侧墙位于所述保护层表面、第二侧壁表面、以及所述保护层暴露出的第一侧壁表面。
8.如权利要求1所述的晶体管的形成方法，其特征在于，所述保护层的材料为SiN、SiON、SiOBN、SiOCN、SiO2中的一种或多种；所述保护层的厚度为20埃～200埃。
9.如权利要求1所述的晶体管的形成方法，其特征在于，所述侧墙的形成工艺包括：在所述隔离层表面、栅极层的侧壁表面、保护层表面以及掩膜层表面形成侧墙膜；回刻蚀所述侧墙膜，直至暴露出隔离层表面、部分鳍部的侧壁和顶部表面、以及掩膜层的顶部表面为止，形成侧墙。
10.如权利要求1所述的晶体管的形成方法，其特征在于，所述应力层的形成工艺包括：在所述侧墙和栅极层两侧的鳍部内形成第一开口；采用选择性外延沉积工艺在所述第一开口内形成应力层。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅。
12.如权利要求11所述的晶体管的形成方法，其特征在于，所述应力层的材料为硅锗，所述应力层内掺杂有P型离子；所述应力层的材料为碳化硅，所述应力层内掺杂有N型离子。
13.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极层的材料为无定形硅或多晶硅。
14.如权利要求13所述的晶体管的形成方法，其特征在于，还包括：在所述栅极层和衬底之间形成栅介质层，所述栅介质层的材料包括氧化硅。
15.如权利要求13所述的晶体管的形成方法，其特征在于，还包括：在形成所述应力层之后，在所述衬底表面形成介质层，所述介质层的表面齐平于或高于所述栅极层的顶部表面；去除所述掩膜层和栅极层，并暴露出衬底表面，在所述介质层内形成第二开口；在所述第二开口底部的侧壁表面形成高K栅介质层；在所述高K栅介质层表面形成填充满所述第二开口的金属栅。
16.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底包括第一区域和第二区域，所述第一区域和第二区域所形成的应力层材料不同。
17.如权利要求16所述的晶体管的形成方法，其特征在于，在第一区域的保护层表面以及栅极层的侧壁表面形成侧墙之后，在第一区域的侧墙、保护层和栅极层两侧的衬底内形成应力层；在第一区域形成应力层之后，在第二区域的保护层及栅极层的侧壁表面形成侧墙；在第二区域形成侧墙之后，在第二区域的侧墙、保护层和栅极层两侧的衬底内形成应力层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812553B1 (en) 2016-07-21 2017-11-07 International Business Machines Corporation Unipolar spacer formation for finFETs
CN107785315B (zh) 2016-08-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108122850B (zh) * 2016-11-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10424663B2 (en) * 2017-05-23 2019-09-24 International Business Machines Corporation Super long channel device within VFET architecture
CN109427681B (zh) 2017-08-31 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116799005B (zh) * 2023-08-22 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
CN103295904A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 具有LDD延伸的FinFET设计

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101851259B1 (ko) * 2013-11-05 2018-06-11 삼성전자 주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
CN103295904A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 具有LDD延伸的FinFET设计

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