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CN108206184B - 半导体存储器件 - Google Patents

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CN108206184B
CN108206184B CN201711337133.8A CN201711337133A CN108206184B CN 108206184 B CN108206184 B CN 108206184B CN 201711337133 A CN201711337133 A CN 201711337133A CN 108206184 B CN108206184 B CN 108206184B
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Abstract

本发明构思涉及一种半导体存储器件。一种半导体器件包括包含有源区域的衬底。位线结构延伸跨过有源区域。着落垫设置在有源区域的端部上。第一间隔物设置在位线结构与着落垫之间。第二间隔物设置在第一间隔物与着落垫之间。空气间隔物设置在第一间隔物与第二间隔物之间。盖图案设置在着落垫的侧壁与位线结构的侧壁之间。盖图案限定空气间隔物的顶表面并包括金属性材料。

Description

半导体存储器件
技术领域
本发明构思涉及半导体存储器件。
背景技术
半导体器件被高度集成。为了半导体器件的高度集成，使用新的曝光技术和/或昂贵的曝光技术减小半导体器件的线宽度。
发明内容
根据本发明构思的一示例性实施方式，一种半导体存储器件如下提供。衬底包括有源区域。位线结构延伸跨过有源区域。着落垫(landing pad)设置在有源区域的端部上。第一间隔物设置在位线结构与着落垫之间。第二间隔物设置在第一间隔物与着落垫之间。空气间隔物设置在第一间隔物与第二间隔物之间。盖图案设置在着落垫的侧壁与位线结构的侧壁之间。盖图案限定空气间隔物的顶表面并包括金属性材料。
根据本发明构思的一示例性实施方式，一种半导体存储器件如下提供。衬底包括有源区域。位线结构延伸跨过有源区域。着落垫设置在有源区域的端部上。第一间隔物设置在位线结构与着落垫之间。第二间隔物设置在第一间隔物与着落垫之间。空气间隔物设置在第一间隔物与第二间隔物之间。盖图案设置在着落垫的侧壁与位线结构的侧壁之间。盖图案限定空气间隔物的顶表面并包括与着落垫基本相同的材料。
根据本发明构思的一示例性实施方式，一种半导体存储器件如下提供。衬底具有第一有源区域和第二有源区域。垂直地一个堆叠在另一个上的存储节点接触、着落垫和数据存储构件的堆叠结构设置在衬底的第一有源区域上。邻近于堆叠结构的位线设置在第二有源区域上。盖图案远离堆叠结构中的着落垫的侧壁突出。空气间隙设置在堆叠结构的侧壁与位线的侧壁之间。空气间隙的上表面与盖图案接触。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些和另外的特征将变得更加明显，附图中：
图1是示出根据本发明构思的一示例性实施方式的半导体存储器件的布局图；
图2A显示了沿示出根据本发明构思的一示例性实施方式的半导体存储器件的图1的线I-I'和II-II'截取的剖视图；
图2B示出了图2A中的椭圆区域的另一示例的放大图；
图3A显示了沿示出根据本发明构思的一示例性实施方式的半导体存储器件的图1的线I-I'和II-II'截取的剖视图；
图3B示出了图3A中的椭圆区域中的另一示例的放大图；
图4A至11A是示出根据本发明构思的一示例性实施方式的制造半导体存储器件的方法的布局图；以及
图4B至11B和11C是沿示出根据本发明构思的一示例性实施方式的制造半导体存储器件的方法的图4A至11A的线I-I'和II-II'截取的剖视图。
虽然某些剖视图(们)的相应布局图和/或透视图未被示出，但是这里示出的器件结构的剖视图(们)为如布局图中将示出地沿着两个不同的方向延伸和/或如透视图中将示出地在三个不同的方向延伸的多个器件结构提供了支持。所述两个不同的方向可以彼此正交或者可以不彼此正交。所述三个不同的方向可以包括可与所述两个不同的方向正交的第三方向。所述多个器件结构可以集成在相同的电子设备中。例如，如电子设备的布局图将示出地，当器件结构(例如存储单元结构或晶体管结构)在剖视图中被示出时，电子设备可以包括多个器件结构(例如存储单元结构或晶体管结构)。所述多个器件结构可以布置成阵列和/或二维图案。
具体实施方式
下面将参照附图详细描述本发明构思的示例性实施方式。然而，本发明构思可以以不同的形式实现，并且不应被解释为限于在此陈述的实施方式。在附图中，为了清楚，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另一元件或衬底“上”时，它可以直接在所述另一元件或衬底上，或者也可以存在居间层。还将理解，当一元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者也可以存在居间元件。在整个说明书和附图中，相同的附图标记可以指代相同的元件。
当在此使用时，单数“一”和“该”也旨在覆盖复数形式，除非上下文清楚地另行指示。
图1是示出根据本发明构思的一示例性实施方式的半导体存储器件的布局图。图2A是沿示出根据本发明构思的示例性实施方式的半导体存储器件的图1的线I-I'和II-II'截取的剖视图。
参照图1和2A，器件隔离层102可以设置在衬底100中。衬底100可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底、或通过执行选择性外延生长(SEG)工艺而获得的外延薄膜衬底。
器件隔离层102可以包括绝缘材料(例如硅氧化物)。器件隔离层102可以限定衬底100的多个有源区域AR。所述多个有源区域AR每个可以具有在第三方向Z上伸长的条形状。有源区域AR可以在第三方向Z上彼此平行。图1的布局图可以使用第一方向X和第二方向Y描述。第三方向Z可以是第一方向X与第二方向Y之间的方向。第一方向X、第二方向Y和第三方向Z在相同的平面上延伸。
源极/漏极区域50可以设置在有源区域AR中。例如，源极/漏极区域50的每个可以设置在有源区域AR中的一个中。源极/漏极区域50可以具有与衬底100的导电性不同的导电性。例如，源极/漏极区域50可以具有N型导电性，并且衬底100可以具有P型导电性。
字线WL可以设置在衬底100中。两个字线WL可以在交叉第三方向Z的第一方向X上跨过一个有源区域AR。字线WL可以具有比衬底100的顶表面100a更低的顶表面。例如，字线WL可以被掩埋在衬底100中。字线WL可以由导电材料形成，例如杂质掺杂多晶硅、金属或金属硅化物。
栅极电介质层108可以设置在衬底100中。例如，栅极电介质层108的每个可以在衬底100与字线WL中的一个的侧壁之间以及在衬底100与字线WL中的一个的底表面之间。栅极电介质层108可以包括例如硅氧化物层、热氧化物层或高k电介质层。
栅极保护图案110可以设置在字线WL的顶表面和栅极电介质层108的顶表面上。例如，栅极保护图案110的每个可以设置在字线WL中的一个和栅极电介质层108中的一个的顶表面上。栅极保护图案110每个可以具有在与衬底100的顶表面100a基本相同的水平处的顶表面。栅极保护图案110可以包括绝缘材料(例如硅氧化物)。
缓冲层112可以设置在衬底100的顶表面100a上。缓冲层112可以覆盖栅极保护图案110的顶表面。缓冲层112可以包括一个或更多个绝缘层。例如，缓冲层112可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。
位线节点接触DCC可以设置在有源区域AR上。例如，位线节点接触DCC的每个可以设置在有源区域AR中的一个有源区域AR的中央部分上,所述一个有源区域AR在字线WL中跨过有源区域AR中的所述一个有源区域AR的两个相邻字线WL之间。例如，字线WL中的两个相邻字线WL可以在有源区域AR中的一个之上在第一方向(X轴)上延伸。在这种情况下，位线节点接触DCC中的一个可以设置在有源区域AR中的所述一个有源区域AR的中央部分处，位线节点接触DCC中的所述一个设置在所述两个相邻字线WL中的一个与所述两个相邻字线WL中的另一个之间，并且位线节点接触DCC中的所述一个部分地重叠所述两个相邻字线WL。位线节点接触DCC的每个可以穿透缓冲层112以电连接到有源区域AR中的一个。例如，位线节点接触DCC的每个可以电连接到源极/漏极区域50中的在两个相邻字线WL中的一个与所述两个相邻字线WL中的另一个之间的一个源极/漏极区域50。位线节点接触DCC的每个可以具有在衬底100的顶表面100a与字线WL的顶表面之间的水平处的底表面。位线节点接触DCC可以包括例如杂质掺杂多晶硅。
掩埋图案125每个可以被埋入有源区域AR中的一个有源区域AR的中央部分中并且可以覆盖位线节点接触DCC中的一个的侧壁。掩埋图案125可以包括例如硅氮化物。在一示例性实施方式中，位线节点接触DCC每个可以设置在两个相邻掩埋图案125之间，两个相邻掩埋图案125的每个设置在空气间隔物ASP中的一个下方。
位线结构BLS可以在交叉第一方向X和第三方向Z的第二方向Y上延伸设置。第一方向X、第二方向Y和第三方向Z可以在相同的平面中。位线结构BLS可以重叠布置在第二方向Y上的位线接触DCC。例如，位线结构BLS的每个可以电连接到布置在第二方向Y上的预定数量的位线节点接触DCC。
位线结构BLS的每个可以包括顺序地堆叠在位线节点接触DCC中的一个上的位线BL和绝缘图案120。位线BL可以包括一个堆叠在另一个上的第一导电图案116和第二导电图案118。第一导电图案116可以包括例如杂质掺杂多晶硅。第二导电图案118可以包括例如钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)。绝缘图案120可以设置在第二导电图案118上。在这种情况下，第二导电图案118可以插置在第一导电图案116与绝缘图案120之间。绝缘图案120可以包括例如硅氧化物层。如图中未示出地，扩散阻挡层可以设置在第一导电图案116与第二导电图案118之间。
存储节点接触BC可以设置在有源区域AR上。在一示例性实施方式中，一对存储节点接触BC可以重叠有源区域AR中的一个。例如，该对存储节点接触BC中的一个可以重叠有源区域AR中的所述一个的第一端部AR-1E，该对存储节点接触BC中的另一个可以重叠有源区域AR中的所述一个的第二端部AR-2E。在这种情况下，第一端部AR-1E和第二端部AR-2E可以沿着平行于第三方向Z布置。该对存储节点接触BC可以电连接到设置在有源区域AR的每个中的一对源极/漏极区域50。该对源极/漏极区域50中的一个可以设置在有源区域AR中的一个的第一端部AR-1E中。该对源极/漏极区域50中的另一个可以设置在有源区域AR中的所述一个的第二端部AR-2E中。
该对存储节点接触BC的每个可以具有穿透缓冲层112、延伸到设置在有源区域AR的每个中的该对源极/漏极区域50的一个中的下部。存储节点接触BC的每个可以具有比缓冲层112的顶表面更高的顶表面。存储节点接触BC可以包括例如杂质掺杂多晶硅。
分隔图案130每个可以设置在字线WL的每个交叉两个相邻位线结构BLS之间的空间的交叉点处。例如，分隔图案130的每个可以设置于缓冲层112上并且设置于在第二方向Y上彼此相邻的两个存储节点接触BC之间。分隔图案130可以包括例如SiBCN、SiCN、SiOCN或SiN。
着落垫LP每个可以设置在存储节点接触BC中的一个上。例如，着落垫LP的每个可以电连接到存储节点接触BC中的一个。着落垫LP可以物理地且电地彼此间隔开。着落垫LP的每个可以在第一方向X上相对于存储节点接触BC中的一个的中心偏移。例如，着落垫LP的每个可以重叠存储节点接触BC中的一个，并且着落垫LP的每个的中心不需要与存储节点接触BC中的所述一个的中心重合。因此，着落垫LP每个可以具有重叠位线结构BLS中的与其相邻的一个位线结构的一部分、以及重叠存储节点接触BC中的与其相邻的一个存储节点接触的另一部分。着落垫LP每个可以包括顺序地堆叠在存储节点接触BC中的一个上的阻挡图案134和金属图案136。阻挡图案134可以包括例如TiN、Ti/TiN、TiSiN、TaN或WN。金属图案136可以包括例如钨(W)。
剩余图案137每个可以围绕着落垫LP中的一个的侧壁。例如，着落垫LP每个可以具有与存储节点接触BC中的一个相邻的下部和侧壁。着落垫LP的每个的下部可以通过剩余图案137中的一个被部分地暴露。例如，剩余图案137每个可以在着落垫LP的每个的下部处暴露阻挡图案134的一部分和金属图案136的一部分。剩余图案137可以包括绝缘材料(例如硅氮化物)。
第一间隔物SP1和第二间隔物SP2可以顺序地设置在位线结构BLS的每个的侧壁上。第一间隔物SP1和第二间隔物SP2可以沿着位线结构BLS的每个的侧壁在第二方向Y上延伸。例如，第一间隔物SP1可以在着落垫LP中的一个与邻近于着落垫LP中的所述一个的位线BL之间以及在存储节点接触BC中的一个与邻近于存储节点接触BC中的所述一个的位线BL之间在第二方向上延伸。第二间隔物SP2可以在着落垫LP中的一个与第一间隔物SP1之间以及在第一间隔物SP1与存储节点接触BC中的一个之间延伸。第一间隔物SP1和第二间隔物SP2的部分可以设置于在第一方向X上彼此相邻的着落垫LP之间的空间中。阻挡图案134和金属图案136的组合结构可以具有构成着落垫LP的每个的下侧壁的第一部分、以及通过剩余图案137和第二间隔物SP2暴露于在第一方向X上彼此相邻的着落垫LP之间的空间的第二部分。第一间隔物SP1和第二间隔物SP2可以包括例如硅氮化物。
盖图案CP每个可以设置在绝缘图案120中的一个的侧壁与着落垫LP中的一个的下侧壁之间。在一示例性实施方式中，盖图案CP每个可以与绝缘图案120中的一个的侧壁和着落垫LP中的一个的下侧壁接触。在一示例性实施方式中，盖图案CP每个可以与绝缘图案120中的一个的侧壁、着落垫LP中的一个的下侧壁、以及第一间隔物SP1和第二间隔物SP2的顶表面接触。在该构造中，盖图案CP每个可以与阻挡图案134的构成着落垫LP中的一个的下侧壁的部分、金属图案136的构成着落垫LP中的一个的下侧壁的部分、或者两者的构成着落垫LP中的一个的下侧壁的部分接触。例如，盖图案CP每个可以与金属图案136和阻挡图案134中的至少一个接触。
在一示例性实施方式中，盖图案CP每个可以与着落垫LP中的一个的下侧壁接触，但是与绝缘图案120中的一个的侧壁间隔开(图2B和3B)。在这种情况下，第一间隙填充层138a可以覆盖空气间隔物ASP的上表面。稍后将描述第一间隙填充层138a和空气间隔物ASP。
在一示例性实施方式中，盖图案CP每个可以与着落垫LP中的一个的下侧壁和第二间隔物SP2的顶表面接触，但是与第一间隔物SP1的顶表面和绝缘图案120中的一个的侧壁间隔开(图2B)。
在一示例性实施方式中，盖图案CP每个可以与着落垫LP中的一个的下侧壁接触，但是与绝缘图案120中的一个的侧壁以及第一间隔物SP1和第二间隔物SP2的顶表面间隔开(图3B)。在该构造中，盖图案CP每个可以与阻挡图案134的一部分或金属图案136的一部分接触。阻挡图案134的所述部分和金属图案136的所述部分可以构成着落垫LP的下侧壁。
在一示例性实施方式中，盖图案CP每个可以包括在着落垫LP中的一个的下侧壁上选择性地生长的金属氮化物。例如，盖图案CP可以包括在阻挡图案134的通过剩余图案137和第二间隔物SP2暴露的部分上选择性地生长的与阻挡图案134的材料相同的材料。在这种情况下，盖图案CP每个可以远离阻挡图案134的所述部分延伸。例如，盖图案CP可以包括TiN。本发明构思不限于此。例如，盖图案CP可以包括Ti/TiN。
盖图案CP每个可以部分地或完全地覆盖或封闭第一间隔物SP1与第二间隔物SP2之间的空间的上部。因此，盖图案CP每个可以在第一间隔物SP1与第二间隔物SP2之间限定空气间隔物ASP。例如，盖图案CP每个可以限定空气间隔物ASP的顶表面，第一间隔物SP1和第二间隔物SP2可以限定空气间隔物ASP的侧壁。空气间隔物ASP可以由空气填充。空气间隔物ASP可以在第一间隔物SP1与第二间隔物SP2之间在第二方向Y上延伸。例如，空气间隔物ASP的顶表面可以比存储节点接触BC的顶表面更高地定位。
第一间隙填充层138a和第二间隙填充层138b可以顺序地填充两个相邻着落垫LP之间的空间。第一间隙填充层138a可以围绕着落垫LP的外侧壁。第二间隙填充层138b可以设置在第一间隙填充层138a上，并且完全填充两个相邻着落垫LP之间的空间。例如，第一间隙填充层138a和第二间隙填充层138b可以包括TEOS(原硅酸四乙酯)、高密度等离子体(HDP)氧化物、硅氧化物、硅氮化物或硅碳氮化物。
数据存储构件DSM可以设置在着落垫LP上。数据存储构件DSM每个可以是例如电容器。电容器可以包括底电极BE、电介质层DL和顶电极TE。例如，底电极BE可以沿着第二方向Y以Z字形方式布置。
图3A是沿示出根据本发明构思的一示例性实施方式的半导体存储器件的图1的线I-I'和II-II'截取的剖视图。为了描述的简洁，与图2的半导体存储器件中所讨论的部件基本相同的那些部件被分配了相同的附图标记，并且将省略其重复说明。
参照图3A，盖图案CP每个可以包括在着落垫LP中的一个的下侧壁上选择性地生长的金属性材料。例如，盖图案CP可以包括在金属图案136的通过剩余图案137和第二间隔物SP2暴露的部分上选择性地生长的与金属图案136的材料相同的材料。在这种情况下，盖图案CP每个可以远离金属图案136的所述部分延伸。例如，盖图案CP可以包括钨(W)。在这种情况下，盖图案CP可以与第一间隔物SP1的顶表面和第二间隔物SP2的顶表面间隔开(另见，图3B)。
上金属图案MP每个可以设置在底电极BE与着落垫LP之间。上金属图案MP可以包括与着落垫LP和盖图案CP相同的材料。上金属图案MP可以包括例如钨(W)。本发明构思不限于此。例如，上金属图案MP可以包括钨(W)和Ti/TiN或者钨(W)和TiN。
图4A至11A是示出根据本发明构思的一示例性实施方式的制造半导体存储器件的方法的布局图。图4B至11B和11C是沿示出根据本发明构思的一示例性实施方式的制造半导体存储器件的方法的图4A至11A的线I-I'和II-II'截取的剖视图。
参照图4A和4B，有源区域AR可以通过在衬底100中形成器件隔离层102被限定。器件隔离层102可以通过在衬底100中形成第一沟槽131A然后用绝缘材料填充第一沟槽131A而形成。有源区域AR每个可以具有在第三方向Z上伸长的条形状并且彼此平行设置。衬底100可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅-锗衬底、或通过执行选择性外延生长(SEG)而获得的外延层衬底。器件隔离层102可以包括例如硅氧化物、硅氮化物或硅氮氧化物。
源极/漏极区域50可以形成在有源区域AR中。源极/漏极区域50可以形成在有源区域AR与字线WL之间的非重叠区域中。例如，三个源极/漏极区域50可以形成在有源区域AR的每个中。源极/漏极区域50可以通过在衬底100上形成离子注入掩模(未示出)然后在通过离子注入掩模暴露的衬底100上执行离子注入工艺而形成。或者，离子注入工艺可以被执行而没有离子注入掩模。源极/漏极区域50可以具有与衬底100的导电性不同的导电性(例如N型)。
第二沟槽131B可以形成在具有器件隔离层102的衬底100中。一对第二沟槽131B可以在交叉第三方向Z的第一方向X上跨过有源区域AR的每个形成。第二沟槽131B可以彼此平行。栅极电介质层108可以形成为共形地覆盖第二沟槽131B的每个的表面。栅极电介质层108可以包括绝缘材料层，例如硅氧化物层、热氧化物层或高k电介质层。
字线WL可以形成在包括形成于其中的栅极电介质层108的第二沟槽131B中。字线WL可以通过在栅极电介质层108上形成金属层(未示出)以填充第二沟槽131B、然后在金属层上执行蚀刻工艺以在第二沟槽131B的下部上留下金属层的部分而形成。例如，金属层可以被凹入，使得字线WL的顶表面在蚀刻工艺中被定位在衬底100的顶表面下面。在这种情况下，第二沟槽131B可以在第二沟槽131B的下部处由字线WL部分地填充。在一示例性实施方式中，栅极电介质层108可以在蚀刻工艺中与金属层基本同时被蚀刻。字线WL可以包括导电材料，例如掺杂多晶硅、金属或金属硅化物。
栅极保护图案110可以形成为填充第二沟槽131B的剩余部分。栅极保护图案110每个可以形成在字线WL中的一个上，并且可以完全填充第二沟槽131B。例如，一个堆叠在另一个上的字线WL中的一个和栅极保护图案110中的一个的组合结构可以完全填充第二沟槽131B中的一个。栅极保护图案110可以包括例如硅氧化物、硅氮化物或硅氮氧化物。
参照图5A和5B，缓冲层112可以形成在衬底100上。例如，缓冲层112可以形成在图4A和4B的所得结构上。缓冲层112可以包括一个或更多个绝缘层。缓冲层112可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。如图中未示出地，包括开口的掩模图案可以形成在缓冲层112上。例如，掩模图案的开口可以限定其中将要形成位线节点接触DCC的区域。
蚀刻工艺可以被执行以图案化通过掩模图案暴露的衬底100和缓冲层112。蚀刻工艺可以部分地蚀刻缓冲层112和衬底100的上部，以在有源区域AR中形成第一接触孔CH1。例如，第一接触孔CH1每个可以通过蚀刻有源区域AR的每个的暴露在一对字线WL中的一个与该对字线WL中的另一个之间的中央部分而形成。该对字线WL可以设置在有源区域AR中的一个上，跨过有源区域AR中的所述一个。因此，蚀刻工艺可以暴露形成在有源区域AR的中央部分中的源极/漏极区域50。用于形成第一接触孔CH1的蚀刻工艺也可以部分地蚀刻器件隔离层102的邻近于所述源极/漏极区域50的上部。例如，形成在有源区域AR的中央部分中的源极/漏极区域50可以由设置在有源区域AR上的一对字线WL共用。
位线节点接触DCC每个可以形成在第一接触孔CH1中的一个中。位线节点接触DCC可以完全填充第一接触孔CH1。例如，位线节点接触DCC每个可以通过在缓冲层112上形成导电层(未示出)以填充第一接触孔CH1、然后在导电层上执行平坦化工艺(例如CMP或回蚀刻)直到暴露缓冲层112的顶表面而形成。位线节点接触DCC可以包括杂质掺杂多晶硅、金属硅化物、聚硅化物(polysilicide)、金属氮化物或金属。
第一电极层231和第二电极层233可以顺序地形成在缓冲层112上。第一电极层231可以包括例如杂质掺杂多晶硅。第二电极层233可以包括例如钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)。如图中未示出地，扩散阻挡层可以形成在第一电极层231与第二电极层233之间。扩散阻挡层可以包括扩散阻挡金属，例如TiN、Ti/TiN、TiSiN、TaN或WN。
绝缘图案120可以形成在第二电极层233上。绝缘图案120可以在交叉第一方向X和第三方向Z的第二方向Y上延伸，并且可以彼此平行。绝缘图案120的每个可以跨过有源区域AR以越过布置在第二方向Y上的位线节点接触DCC。绝缘图案120可以包括例如硅氧化物或硅氮化物。
参照图6A和6B，位线BL可以通过使用绝缘图案120作为蚀刻掩模以顺序地图案化第二电极层233和第一电极层231而形成。在第一电极层231和第二电极层233分别被图案化时，位线BL的每个可以包括在衬底100上顺序地形成的第一导电图案116和第二导电图案118。位线BL每个可以在第二方向Y上跨过有源区域AR，并且越过布置在第二方向Y上的位线节点接触DCC。
在位线BL形成之后，蚀刻工艺可以被执行以部分地蚀刻通过位线BL暴露的位线节点接触DCC，从而减小位线节点接触DCC的每个的宽度。由于位线节点接触DCC的宽度的减小，中空空间可以形成在第一接触孔CH1的每个与位线节点接触DCC的每个之间。例如，中空空间可以形成在第一接触孔CH1的每个内。
掩埋图案125可以形成在第一接触孔CH1的每个的中空空间中。掩埋图案125可以通过形成绝缘层以完全填充第一接触孔CH1并且覆盖位线BL的侧壁以及绝缘图案120的侧壁和顶表面、然后通过在绝缘层上执行蚀刻工艺而形成。通过这些工艺，掩埋图案125可以在第一接触孔CH1中局部地形成。掩埋图案125可以包括例如硅氮化物。
第一间隔物层301可以形成为共形地覆盖位线BL的侧壁、绝缘图案120的侧壁和顶表面、以及缓冲层112的顶表面。第一间隔物层301可以包括例如硅氮化物。牺牲间隔物层303可以形成在第一间隔物层301上。牺牲间隔物层303可以共形地覆盖第一间隔物层301的表面。牺牲间隔物层303可以包括相对于第一间隔物层301具有蚀刻选择性的材料。例如，牺牲间隔物层303可以包括硅氧化物。第二间隔物层305可以形成在牺牲间隔物层303上。第二间隔物层305可以共形地覆盖牺牲间隔物层303的表面。第二间隔物层305可以包括相对于牺牲间隔物层303具有蚀刻选择性的材料。例如，第二间隔物层305可以包括硅氮化物。
参照图7A和7B，可以在图6A和6B的所得结构上执行回蚀刻工艺。例如，在回蚀刻工艺中，第二间隔物层305、牺牲间隔物层303和第一间隔物层301可以被顺序地蚀刻，并且绝缘图案120的顶表面和缓冲层112的顶表面可以被暴露。因此，第一间隔物SP1、牺牲间隔物303a和第二间隔物SP2可以形成在位线BL的侧壁和绝缘图案120的侧壁上。
牺牲图案SCP可以形成在有源区域AR的端部交叉位线BL之间的空间的第一交叉点IS-1处。例如，第一交叉点IS-1每个可以是其中有源区域AR的每个的一个端部和限定在两个相邻位线BL之间的空间彼此重叠的区域。该空间可以沿着第二方向(Y轴)平行延伸到所述两个相邻位线BL之间。此外，分隔图案130可以形成在字线WL交叉位线BL之间的空间的第二交叉点IS-2处。例如，第二交叉点IS-2每个可以是其中字线WL的每个和限定在两个相邻位线BL之间的空间彼此重叠的区域。牺牲图案SCP可以通过形成绝缘层(未示出)以填充位线BL之间的空间、然后在绝缘层上执行平坦化工艺而形成。分隔图案130可以形成为填充在第二方向Y上彼此相邻的牺牲图案SCP之间的空间。绝缘图案120的顶表面可以在离衬底100的顶表面基本相同的高度处与牺牲图案SCP的顶表面和分隔图案130的顶表面共平面。分隔图案130可以包括相对于牺牲图案SCP具有蚀刻选择性的材料。在一示例性实施方式中，分隔图案130和牺牲图案SCP可以由不同的材料或不同的材料组合形成。牺牲图案SCP可以包括例如硅氧化物、硅氮化物或硅氮氧化物。分隔图案130可以包括例如SiBCN、SiCN、SiOCN或SiN。
参照图8A和8B，第二接触孔CH2可以通过蚀刻牺牲图案SCP、缓冲层112的部分和衬底100的局部上部而形成。第二接触孔CH2可以暴露形成在有源区域AR的端部中的源极/漏极区域50。例如，有源区域AR的端部可以位于图7A的第一交叉点IS-1中。第二接触孔CH2可以暴露第二间隔物SP2的侧壁。
存储节点接触BC可以形成在第二接触孔CH2中。存储节点接触BC可以通过形成导电层(未示出)以填充第二接触孔CH2并且还覆盖绝缘图案120的顶表面而形成。然后，导电层可以经受平坦化工艺以暴露绝缘图案120的顶表面。接着，位于第二接触孔CH2内的剩余导电层的上部可以经受第一蚀刻工艺，使得剩余导电层可以从绝缘图案120的顶表面凹入以形成初始存储节点接触BC-P。在第一蚀刻工艺中，第二间隔物SP2每个可以具有暴露在第二接触孔CH2中的一个中的内侧壁SP2-I。例如，第二间隔物SP2的每个的内侧壁SP2-I可以与初始存储节点接触BC-P中的一个部分地接触。初始存储节点接触BC-P的顶表面在图8B中用虚线表示。初始存储节点接触BC-P可以包括例如杂质掺杂多晶硅。
第二蚀刻工艺可以被执行以蚀刻第二间隔物SP2的通过初始存储节点接触BC-P暴露的上部并且还蚀刻牺牲间隔物303a的覆盖第二间隔物SP2的上侧壁的上部。因此，第一间隔物SP1每个可以具有暴露在第二接触孔CH2的一个中的内侧壁SP1-I。例如，第一间隔物SP1的每个的内侧壁SP1-I可以与牺牲间隔物303a部分地接触。初始存储节点接触BC-P可以具有在与第二间隔物SP2和牺牲间隔物303a的顶表面相同水平处的顶表面。
初始存储节点接触BC-P的上部可以经受第三蚀刻工艺，使得初始存储节点接触BC-P可以从第二间隔物SP2的顶表面和牺牲间隔物303a的顶表面凹入以形成存储节点接触BC。因此，第二间隔物SP2的每个的内侧壁SP2-I可以由存储节点接触BC中的一个部分地暴露。
参照图9A和9B，着落垫LP可以形成在存储节点接触BC上。例如，着落垫LP的形成可以包括如下：形成阻挡层(未示出)以共形地覆盖存储节点接触BC的顶表面、第二间隔物SP2的顶表面和上部内侧壁、牺牲间隔物303a的顶表面、第一间隔物SP1的上部内侧壁和顶表面、以及绝缘图案120的顶表面；在阻挡层上形成金属层(未示出)以填充第二接触孔CH2；以及顺序地图案化阻挡层和金属层以形成着落垫LP。图案化工艺可以在两个着落垫LP之间形成内部空间O。着落垫LP的每个可以包括顺序地形成在存储节点接触BC的每个上的阻挡图案134和金属图案136。例如，内部空间O可以沿着第一方向(X轴)分隔两个相邻的着落垫LP。
外围电路层320可以形成为共形地覆盖着落垫LP的顶表面和侧壁并且还覆盖绝缘图案120的顶表面的通过着落垫LP暴露的部分。在根据本发明构思的一示例性实施方式的半导体存储器件中，外围电路层320可以形成在提供有晶体管的外围电路区域上，半导体存储器件由该晶体管操作。外围电路层320可以包括例如硅氮化物。
参照图10A和10B，蚀刻工艺可以被执行以蚀刻内部空间O的底表面并且暴露牺牲间隔物303a的顶表面。蚀刻工艺可以被执行使得外围电路层320在其覆盖着落垫LP的顶表面和内部空间O的底表面的部分上被部分地蚀刻，这可以形成覆盖着落垫LP的侧壁的剩余图案137。当牺牲间隔物303a的顶表面被暴露时，第一间隔物SP1和第二间隔物SP2可以在它们的顶表面上被暴露。此外，在内部空间O中，蚀刻工艺可以通过第二间隔物SP2和剩余图案137部分地暴露着落垫LP的侧壁。例如，在内部空间O中，着落垫LP的每个的侧壁可以具有邻近于第一间隔物SP1的每个的下部。例如，着落垫LP的每个的侧壁的下部可以由阻挡图案134的一部分和金属图案136的一部分组成。蚀刻工艺可以包括干蚀刻工艺。
可以在暴露于内部空间O的牺牲间隔物303a上执行选择性去除。因此，内部空间O可以在第一间隔物SP1与第二间隔物SP2之间延伸。由于牺牲间隔物303a的去除，第一间隔物SP1的内侧壁SP1-I、第二间隔物SP2的外侧壁SP2-O、以及存储节点接触BC的部分可以暴露于内部空间O。牺牲间隔物303a可以通过使用相对于第一间隔物SP1和第二间隔物SP2具有蚀刻选择性的蚀刻配方(etch recipe)而被去除。牺牲间隔物303a可以通过使用诸如例如氢氟酸(HF)或包含HF和NH4F的化学溶液(LAL)的蚀刻剂的湿蚀刻工艺被去除。
参照图11A和11B，盖图案CP可以形成在着落垫LP的侧壁的从第二间隔物SP2和剩余图案137暴露的部分上。盖图案CP可以覆盖或封闭形成在第一间隔物SP1与第二间隔物SP2之间的空间的上部，因此空气间隔物ASP可以被限定在第一间隔物SP1与第二间隔物SP2之间。例如，盖图案CP可以限定空气间隔物ASP的顶表面。例如，空气间隔物ASP每个可以由第一侧壁SP1的每个的内侧壁SP1-I、第二侧壁SP2的每个的外侧壁SP2-O、盖图案CP的每个的底表面、以及存储节点接触BC的每个的一部分限定。在这种情况下，存储节点接触BC的每个的所述部分可以暴露在第二间隔物SP2的每个的下端与第一间隔物SP1的每个的底部之间。在一示例性实施方式中，第一间隔物SP1的每个的底部可以与掩埋图案125和缓冲层112中的一个接触。
盖图案CP的每个可以从自第二间隔物SP2的每个和剩余图案137的每个暴露的阻挡图案134或金属图案136或两者选择性地生长。例如，盖图案CP可以通过区域选择性沉积工艺(area-selective deposition process)形成。盖图案CP可以从阻挡图案134和金属图案136中的一个或更多个生长直到接触绝缘图案120的侧壁，以完全覆盖或围住第一间隔物SP1与第二间隔物SP2之间的空间的上部。
在一示例性实施方式中，盖图案CP可以从阻挡图案134或金属图案136或两者生长至盖图案CP不与绝缘图案120的侧壁接触的程度。在这种情况下，盖图案CP可以不完全地覆盖或围住第一间隔物SP1与第二间隔物SP2之间的空间的上部。
在一示例性实施方式中，盖图案CP可以从自第二间隔物SP2和剩余图案137暴露的阻挡图案134选择性地生长。在这种情况下，盖图案CP可以包括与阻挡图案134相同的材料。例如，盖图案CP可以包括TiN。盖图案CP从阻挡图案134的选择性生长可以通过重复若干次包括以下步骤的循环而实现：供应吸附在阻挡图案134上但不吸附在金属图案136、第一间隔物SP1和第二间隔物SP2、以及绝缘图案120上的第一源气体(例如NH3)；清除未吸附在阻挡图案134上的第一源气体；供应包括沉积目标材料的前驱体(例如TiCl4)，并使前驱体和第一源气体化学结合以在阻挡图案134上形成单原子金属氮化物层；以及清除未与第一源气体反应的前驱体。本发明构思不限于此。例如，第一源气体和前驱体的供应次序可以颠倒。本发明构思不限于此。例如，第一源气体和前驱体可以基本同时被供应。例如，TiN可以通过包括化学气相沉积(CVD)工艺、PVD工艺、或使用诸如四(二甲氨基)钛(TDMAT)的金属有机前驱体的金属有机化学气相沉积(MOCVD)工艺的工艺的混合而被供应。
在一示例性实施方式中，如图11C中所示，盖图案CP可以从着落垫LP的每个的从第二间隔物SP2和剩余图案137暴露的金属图案136选择性地生长。盖图案CP可以包括与金属图案136相同的材料。例如，盖图案CP可以包括钨(W)。盖图案CP从金属图案136的选择性生长可以通过重复若干次包括以下步骤的化学气相沉积(CVD)循环而实现：供应吸附在金属图案136上但不吸附在阻挡图案134、第一间隔物SP1和第二间隔物SP2、以及绝缘图案120上的第一源气体(例如氢气(H2)、甲硅烷(SiH4)、或乙硼烷(B2H6))；清除未吸附在金属图案136上的第一源气体；供应包括沉积目标材料的前驱体(例如，诸如六氟化钨(WF6)和六氯化钨(WCl6)的钨卤化物、或包含钨元素的金属有机气体)，并使前驱体和第一源气体化学结合以在金属图案136上形成单原子金属层；以及清除未与第一源气体反应的前驱体。本发明构思不限于此。例如，第一源气体和前驱体的供应次序可以颠倒。例如，第一源气体和前驱体可以基本同时被供应。
在盖图案CP的形成期间，上金属图案MP可以从金属图案136的自剩余图案137暴露的顶表面选择性地生长。上金属图案MP可以包括例如钨(W)。
第一间隙填充层138a和第二间隙填充层138b可以在内部空间O中顺序地形成。第一间隙填充层138a可以共形地覆盖内部间隔物O的内表面。例如，第一间隙填充层138a可以覆盖或围住空气间隔物ASP的由盖图案CP不完全地覆盖的上部。第二间隙填充层138b可以完全填充内部空间O。第一间隙填充层138a和第二间隙填充层138b可以包括例如硅氮化物。
根据本发明构思的一示例性实施方式，在着落垫LP之间的内部空间O中，盖图案CP每个可以从阻挡图案134或金属图案136或两者选择性地生长，这些部分的每个构成着落垫LP的每个的侧壁通过第二间隔物SP2暴露的部分，并且可以部分地或完全地覆盖第一间隔物SP1与第二间隔物SP2之间的空间的上部，从而在第一间隔物SP1与第二间隔物SP2之间限定空气间隔物ASP。因此，在用于在内部空间O中形成第一间隙填充层138a的工艺中，盖图案CP每个可以防止第一间隙填充层138a流入第一间隔物SP1与第二间隔物SP2之间的空间中。此外，可以防止空气间隔物ASP的面积减小。结果，可以防止或抑制位线BL与存储节点接触BC之间的寄生电容的增大。
参照回图1和2，数据存储构件DSM可以形成在着落垫LP上。数据存储构件DSM可以是例如电容器。数据存储构件DSM的形成可以包括在着落垫LP上形成底电极BE、电介质层DL和顶电极TE。
虽然已经参照本发明构思的示例性实施方式示出和描述了本发明构思，但是对本领域普通技术人员将是明显地，可以在此进行在形式和细节上的各种改变而不背离如由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2016年12月19日在韩国知识产权局提交的韩国专利申请第10-2016-0173827号的优先权，其公开通过引用全文合并于此。

Claims (18)

1.一种半导体存储器件，包括：
包括有源区域的衬底；
延伸跨过所述有源区域的位线结构；
在所述有源区域的端部上的着落垫；
在所述位线结构与所述着落垫之间的第一间隔物；
在所述第一间隔物与所述着落垫之间的第二间隔物；
在所述第一间隔物与所述第二间隔物之间的空气间隔物；
在所述着落垫的侧壁与所述位线结构的侧壁之间的盖图案；以及
在所述着落垫与所述有源区域的所述端部之间的存储节点接触，
其中所述着落垫包括：
金属图案；以及
在所述金属图案与所述存储节点接触之间的阻挡图案，以及
其中所述盖图案与所述金属图案接触，
其中所述盖图案限定所述空气间隔物的顶表面并包括金属性材料，
其中所述盖图案从所述金属图案选择性地生长，所述盖图案包括与所述金属图案相同的材料。
2.根据权利要求1所述的半导体存储器件，
其中所述盖图案包括W。
3.根据权利要求1所述的半导体存储器件，
其中所述盖图案与所述着落垫的所述侧壁和所述位线结构的所述侧壁接触。
4.根据权利要求1所述的半导体存储器件，
其中所述盖图案与所述着落垫的所述侧壁接触并与所述位线结构的所述侧壁间隔开。
5.根据权利要求1所述的半导体存储器件，
其中所述空气间隔物的所述顶表面比所述存储节点接触的顶表面更高地定位。
6.根据权利要求1所述的半导体存储器件，
其中所述盖图案与所述第一间隔物的顶表面和所述第二间隔物的顶表面接触。
7.根据权利要求1所述的半导体存储器件，
其中所述盖图案与所述第一间隔物的顶表面和所述第二间隔物的顶表面间隔开。
8.根据权利要求1所述的半导体存储器件，还包括：
在所述着落垫的顶表面上的数据存储构件；以及
在所述数据存储构件与所述着落垫之间的上金属图案，
其中所述上金属图案包括与所述着落垫的所述金属图案相同的材料。
9.一种半导体存储器件，包括：
包括有源区域的衬底；
延伸跨过所述有源区域的位线结构；
在所述有源区域的端部上的着落垫；
在所述位线结构与所述着落垫之间的第一间隔物；
在所述第一间隔物与所述着落垫之间的第二间隔物；
在所述第一间隔物与所述第二间隔物之间的空气间隔物；
在所述着落垫的侧壁与所述位线结构的侧壁之间的盖图案；以及
在所述着落垫与所述有源区域的所述端部之间的存储节点接触，
其中所述着落垫包括：
金属图案；以及
在所述金属图案与所述存储节点接触之间的阻挡图案，以及
其中所述盖图案与所述金属图案接触，
其中所述盖图案限定所述空气间隔物的顶表面，
其中所述盖图案从所述金属图案选择性地生长，所述盖图案包括与所述金属图案相同的材料。
10.根据权利要求9所述的半导体存储器件，
其中所述盖图案与所述着落垫的所述侧壁和所述位线结构的所述侧壁接触。
11.根据权利要求9所述的半导体存储器件，
其中所述盖图案与所述着落垫的所述侧壁接触并且与所述位线结构的所述侧壁间隔开。
12.根据权利要求9所述的半导体存储器件，
其中所述空气间隔物的所述顶表面比所述存储节点接触的顶表面更高地定位。
13.根据权利要求9所述的半导体存储器件，
其中所述盖图案包括W。
14.一种半导体存储器件，包括：
具有第一有源区域和第二有源区域的衬底；
垂直地一个堆叠在另一个上的存储节点接触、着落垫和数据存储构件的堆叠结构，所述堆叠结构设置在所述衬底的所述第一有源区域上；
邻近于所述堆叠结构并设置在所述第二有源区域上的位线；
远离所述堆叠结构中的所述着落垫的侧壁突出的盖图案；以及
设置在所述堆叠结构的侧壁与所述位线的侧壁之间的空气间隙，
其中所述空气间隙的上表面与所述盖图案接触，
其中所述着落垫包括：
金属图案；以及
在所述金属图案与所述存储节点接触之间的阻挡图案，以及
其中所述盖图案与所述金属图案接触，
其中所述盖图案从所述金属图案选择性地生长，所述盖图案包括与所述金属图案相同的材料。
15.根据权利要求14所述的半导体存储器件，还包括：
第一间隔物，其被设置在所述空气间隙与所述位线之间，所述第一间隔物与所述位线的侧壁接触；以及
第二间隔物，其被设置在所述空气间隙的上部与所述着落垫之间，以及在所述空气间隙的下部与所述存储节点接触之间。
16.根据权利要求15所述的半导体存储器件，
其中所述空气间隙由所述第一间隔物、所述第二间隔物、所述盖图案和所述存储节点接触的一部分限定，以及
其中所述存储节点接触的所述部分被暴露在所述第一间隔物的下端与所述第二间隔物的底部之间。
17.根据权利要求14所述的半导体存储器件，还包括：
插置在所述位线与所述第二有源区域之间的位线节点接触；以及
设置在所述衬底中的字线，
其中所述字线的顶表面低于所述位线节点接触的底表面。
18.根据权利要求17所述的半导体存储器件，还包括：
插置在所述第一有源区域与所述第二有源区域之间的器件隔离层；以及
设置在所述存储节点接触与所述位线节点接触之间的掩埋图案，其中所述掩埋图案和所述空气间隙垂直地重叠。
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