KR20130137393A - 에어갭 캡핑을 위한 스페이서를 갖는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
에어갭을 안정적으로 캡핑하여 후속 공정의 마진을 증대시키는 반도체 장치가 제공되고, 이를 위한 반도체 장치는, 제1도전막과 하드마스크가 적층된 제1패턴; 상기 제1패턴의 측면에 인접하여 형성되며, 제2도전막과 제3도전막이 적층된 제2패턴; 상기 제1도전막과 상기 제2도전막 사이에 형성된 에어갭; 및 상기 하드마스크와 상기 제3도전막 사이에 형성되고 상기 에어갭 입구를 캡핑하는 에어갭 캡핑막을 포함한다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 저유전율을 위한 에어갭(Air-gap)을 갖는 반도체 장치에서 그 에어갭에 의해 발생되는 문제점을 해결하기 위한 장치 및 방법에 관한 것이다.
통상적으로 반도체 장치는 산화막 및 질화막을 절연막으로 사용하고 있다. 그러나, 산화막과 질화막은 점차 미세화되어 가는 반도체 장치의 특성을 만족할 만한 유전율을 갖을 수 없다. 이에 낮은 유전율을 갖는 에어갭을 반도체 장치 내에 형성하여 원하는 특성을 만족시키고자 하는 연구가 활발히 진행되고 있다.
DRAM 등의 반도체장치는 소스/드레인 콘택(Source/Drain contact)을 통해 캐패시터(Capacitor) 및 비트라인(Bit line)과의 전기적 동작이 가능하게 된다. 반도체장치가 미세화되면서 작은 영역 내에 스토리지노드콘택플러그(Storage Node Contact, SNC)과 비트라인(또는 비트라인콘택)을 형성해야 한다. 이 경우에 스토리지노드콘택(SNC)와 비트라인(BL)이 얇은 스페이서(Spacer)를 두고 인접하게 된다. 스페이서는 통상적으로 실리콘질화막 등의 질화막을 이용한다. 일반적으로 실리콘질화막은 유전율이 높아 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스(Parasitic capacitance, Cb)를 억제하는데 효과적이지 않다. 따라서, 비트라인과 스토리지노드콘택 간의 기생캐패시턴스가 커지게 되어 센싱마진(Sensing margin)을 감소시키는 문제가 발생한다. 이를 개선하기 위하여, 본 출원인은 비트라인과 스토리지노드콘택 사이에 에어갭을 형성하는 방법을 제안된 바 있다(한국 특허출원 2010-0140493호).
그러나, 에어갭 탑(Top) 부분을 완벽하게 캡핑(Capping)하지 않으면, 후속 공정에서 에어갭 내부로 메탈 등과 같은 물질이 침투하여 불량의 원인이 된다. 또한, 에어갭을 캡핑한다 하더라도 종래기술(한국 특허출원 2010-0140493호)에서와 같이 비트라인 하드마스크의 탑 부위에 에어갭 캡핑층을 형성하는 경우, 후속 공정에서 캡핑층이 손상되어 에어갭이 오픈되는 문제가 발생된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 에어갭을 안정적으로 캡핑하여 후속 공정의 마진을 증대시키는 반도체 장치 및 그 제조 방법을 제공하는데 목적이 있다.
또한 본 발명은 비트라인과 스토리지노드콘택 사이의 기생캐패시턴스(Cb)를 최소화하여 셀 데이터의 센싱 마진을 증대시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 목적이 있다.
본 발명의 일실시예에 따른 반도체 장치는, 제1도전막과 하드마스크가 적층된 제1패턴; 상기 제1패턴의 측면에 인접하여 형성되며, 제2도전막과 제3도전막이 적층된 제2패턴; 상기 제1도전막과 상기 제2도전막 사이에 형성된 에어갭; 및 상기 하드마스크와 상기 제3도전막 사이에 형성되고 상기 에어갭 입구를 캡핑하는 에어갭 캡핑막을 포함할 수 있다.
여기서, 상기 에어갭과 상기 에어갭 캡핑막은 상기 제1패턴과 상기 제2패턴 사이에서 적층된 스페이서 형상을 갖을 수 있다.
본 발명의 다른 실시예에 따른 메모리 장치는, 비트라인막과 하드마스크가 적층된 제1패턴; 상기 제1패턴의 측면에 인접하여 형성되며, 제2도전막과 제3도전막이 적층된 스토리지노드콘택; 상기 비트라인과 상기 제2도전막 사이에 형성된 에어갭; 및 상기 하드마스크와 상기 제3도전막 사이에 형성되고 상기 에어갭 입구를 캡핑하는 에어갭 캡핑막을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은, 기판상에 제1도전막과 하드마스크가 적층된 패턴을 형성하는 단계; 상기 패턴의 측면에 에어갭용 희생막을 형성하는 단계; 상기 희생막에 접하여 상기 패턴에 인접한 제2도전막을 형성하는 단계; 상기 제2도전막을 리세스하는 단계; 상기 희생막을 제거하여 상기 리세스된 제2도전막와 상기 제1도전막 사이에 에어갭을 형성하는 단계; 및 상기 에어갭 입구를 캡핑하도록 상기 하드마스크의 측벽에 스페이서 형상으로 에어갭 캡핑막을 형성하는 단계를 포함할 수 있다.
상기 방법에서, 상기 에어갭 캡핑막이 형성된 전체구조 상에 도전물질을 증착하고 에치백하여, 상기 제2도전막 상에 제3도전막을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 희생막의 형성전에, 상기 제1도전막과 상기 하드마스크의 적층 구조 측벽에 절연막 스페이서를 형성하는 단계를 더 포함할 수 있다.
제안된 반도체 장치는, 상호 인접한 패턴들 패턴 사이에 에어갭과 에어갭 캡핑막가 수직적으로 적층된 얇은 스페이서 형상을 갖는다. 에어갭은 예컨대 비트라인과 같은 제1도전막이 존재하는 하부에만 형성되고, 그 위에 캡핑막이 높게 형성되어 있다. 따라서, 예컨대 스토리지노드 형성과 같은 후속 공정에서, 에어갭 캡핑막이 어느 정도 손실되더라도 에어갭의 입구는 오픈되지 않는다. 따라서, 에어갭 내부로 메탈과 같은 이물질의 매립이 방지된다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 단면도.
도 2는 제안된 기술이 메모리 장치에 응용된 실시예를 보여주는, 메모리 장치의 단면도.
도 3a 내지 도 3g는 도 2에서 설명된 메모리 장치의 일실시예적인 제조 공정 플로우를 보여주는 단면도.
도 2는 제안된 기술이 메모리 장치에 응용된 실시예를 보여주는, 메모리 장치의 단면도.
도 3a 내지 도 3g는 도 2에서 설명된 메모리 장치의 일실시예적인 제조 공정 플로우를 보여주는 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 기판 상에 제1패턴이 형성된다. 제1패턴(104)은 제1도전막(104A)과 하드마스크(104B)가 적층된 구조이다. 하드마스크(104B)는 절연막이다.제1패턴(104)과 인접하여 제2패턴(106)이 형성된다. 제2패턴(106)은 제2도전막(106A)과 제3도전막(106B)이 적층된 구조이다. 제1도전막(104A)과 제2도전막(106A) 사이에는 에어갭(107)이 형성된다. 하드마스크(104B)와 제3도전막(106B) 사이에는 에어갭(107) 입구를 캡핑하는 캡핑막(108)이 스페이서 형상으로 형성된다. 캡핑막(108)은 절연막일 수 있다, 제1패턴(104)은 그 측벽에 형성된 절연막 스페이서(105)를 더 포함할 수 있다.
본 실시예에 따른 반도체 장치는, 상호 인접한 제1패턴(104)과 제2패턴(106)의 사이에 에어갭(107)과 에어갭 캡핑막(108)가 수직적으로 적층되어 구비되며, 에어갭(107)과 에어갭 캡핑막(108)은 각각 제1 및 제2 패턴(104, 106) 사이에 얇은 스페이서 형상으로 형성된다. 에어갭(107)이 제1도전막(104A)이 존재하는 하부에 형성되므로 제1도전막(104A)과 제2도전막(106A) 간의 기생캐패시턴스를 최소화 할 수 있다. 에어갭 캡핑막(108)은 하드마스크(104B)와 제3도전막(106B) 사이에서 스페이서 형상으로 형성되어 있는 바, 이는 후속 공정에서 에어갭(107) 내부로 메탈 등과 같은 물질이 침투하여 불량의 원인이 되는 것을 방지한다. 예컨대 제1도전막(104A)이 메모리장치의 비트라인이고, 제2 및 제3 도전막이 스토리지 노드 콘택일 수 있다. 이때, 스토리지노드가 스토리지노드 콘택 상부에 형성하기 위한 후속 공정에서 스토리지노드콘택의 일부가 어느 정도 손실되더라도 에어갭(108)은 하측에 존재하고 그 상부에 에어갭 캡핑막(108)이 높게 존재하고 있으므로 에어갭(107)의 입구는 오픈되지 않는다. 따라서, 에어갭(107) 내부로 스토리지노드 물질인 메탈의 침투가 방지된다. 이는 상세히 후술 된다.
도 2는 제안된 기술이 메모리 장치에 응용된 실시예를 보여주는 바, 메모리 장치의 비트라인과 스토리지노드콘택 사이에 에어갭 및 에어갭 캡핑막이 형성되는 구조이다.
도 2를 참조하면, 기판(201) 상에 비트라인(202)과 하드마스크(203)가 적층된다. 비트라인(202)은 도전물질로 형성하며 폴리실리콘 또는 메탈을 단독 또는 적층 사용할 수 있다. 비트라인(202)으로서 폴리실리콘 및 메탈을 적층 사용하는 경우, 폴리실리콘 및 메탈 사이에 배리어메탈을 추가 형성할 수 있다. 예컨대 비트라인용 메탈은 텅스텐(W), 알루미늄(Al) 등을 사용할 수 있으며, 베리어메탈로는 WSiN, WN, Ti, TiN 등을 사용할 수 있다. 하드마스크(203)는 절연물질이다. 하드마스크(203)로는 산화막 또는/및 질화막을 단층 또는 복층으로 형성할 수 있다.
비트라인(202)과 하드마스크(203)의 측벽에는 절연막 스페이서(204)가 형성될 수 있다. 절연막 스페이서(204) 역시 산화막 또는/및 질화막을 단일 스페이서 또는 이중 스페이서 등으로 형성하는 것이 가능하다.
기판(201) 상에는 비트라인(202)의 측면 방향으로 인접하여 스토리지노드콘택(205)이 형성된다. 스토리지노드콘택(205)은 제2도전막(205A)과 제3도전막(205B)이 적층되어 형성될 수 있다. 도 2에서는 스토리지노드콘택(205)을 두개 층으로 구분하였으나, 이는 도면의 단순화를 위한 것이다. 제2도전막(205A)은 폴리실리콘, 실리사이드, 또는 금속의 그룹으로 부터 선택된 어느 하나 또는 이들의 조합일 수 있다. 제2도전막(205B)는 메탈성 박막이 이용될 수 있으며, Ti/TiN/텅스텐(W)의 적층 구조일 수 있다. 즉, 베리어메탈로서 Ti/TiN을 사용하고 그 상부에 전극용 금속으로 텅스텐(W)을 형성할 수 있다.
절연막 스페이서(204)와 스토리지노드콘택(205) 사이에는 얇은 스페이서 형상으로 하부측에 에어갭(206)이 형성되고 상부측에 에어갭 캡핑막(207)이 형성된다. 에어갭(206)은 비트라인(202)과 스토리지노드콘택(205)의 제2도전막(205A) 사이에 위치한다. 에어갭 캡핑막(207)은 하드마스크(203)와 제3도전막(205B) 사이에서 스페이서 형상으로 형성되면서 에어갭(206) 입구를 캡핑한다. 에어갭 캡핑막(207)은 절연물질이며 산화물 또는/및 질화물을 사용할 수 있다.
스토리지노드콘택(205) 상에는 스토리지노드(209)가 형성된다. 스토리지노드(209)는 절연막(208)의 오픈부 내벽에 형성될 수 있다. 이때 이 오픈부 형성을 위한 절연막(208)의 식각시 절연막(208)의 하부구조물의 표면은 손상된다. 에어갭 캡핑막(207) 역시 손상된다. 에어갭 캡핑막(206)은 하드마스크(203)와 제3도전막(205B) 사이에서 스페이서 형상으로 수직적이 높게 형성되어 있기 때문에 그 일부가 손상되더라도 에어갭(206)은 오픈되지 않는다. 따라서, 절연막 오픈부 내에 스토리지노드(209)를 증착할 때 스토리지노드 물질과 같은 이물질이 에어갭 내부로 침투하지 않는다. 즉 에어갭(206)은 안정적으로 보호된다. 따라서, 후속 공정 마진의 확보가 가능할 뿐 아니라 안정적인 에어갭(206) 형성에 의해 비트라인(202)과 스토리지노드콘택(205) 간의 기생캐패시턴스를 최소화 할 수 있다.
도 3a 내지 도 3f는 도 2에서 설명된 메모리 장치의 일실시예적인 제조 공정 플로우를 보여주는 단면도이다. 도2와 동일한 도면부호는 동일한 구성 요소를 나타낸다.
도 3a를 참조하면, 소정 공정이 완료된 기판 상에 비트라인(202)과 하드마스크(203)가 적층된 패턴을 형성한다. 비트라인(202)이 접속될 기판의 영역(201A)은 액티브영역이 될 수도 있고 랜딩플러그가 될 수도 있다. 이어서, 비트라인(202)과 하드마스크(203)가 형성된 결과물 상에 얇은 두께로 측벽 스페이서용 절연막(204A)과 에어갭용 희생막(301A)를 차례로 증착한다. 절연막(204A)은 질화막을 사용할 수 있다. 희생막(301A)은 티타늄질화막, 텅스텐산화막, 알루미늄산화막(Al2O3) 또는 실리콘막(Si)의 그룹으로 부터 선택된 어느하나 또는 이들의 조합을 사용할 수 있다.
도 3b를 참조하면, 희생막(301A)와 절연막(204A)를 식각하여 비트라인(202)과 하드마스크(203)의 적층 구조 측벽에 절연막 스페이서(204)와 희생막 스페이서(301)를 형성한다. 이에 의해 스토리지노드콘택이 접속될 영역(201B)이 노출된다. 노출되는 영역(201B)는 액티브영역이 될 수도 있고 랜딩플러그가 될 수도 있다. 이어서, 결과물의 전체구조 상에 도전물질을 증착하고 에치백하여 비트라인(202)과 하드마스크(203)의 적층 구조로 이루어진 패턴들 사이에 제2도전막(205A)를 형성한다. 여기서 중요하게 제2도전막(205A)의 상단부는 하드마스크(203)의 상단부에 수평적으로 놓이지 않고, 하드마스크 아래쪽 비트라인(202)에 인접하게 충분히 리세스 되어 있다. 제2도전막(205A)는 폴리실리콘, 실리사이드, 또는 금속의 그룹으로 부터 선택된 어느 하나 또는 이들의 조합일 수 있다.
도 3c를 참조하면, 희생막 스페이서(301)을 제거하여 비트라인(202)와 제1도전막(205A) 사이에 에어갭을 형성한다. 더 정확하게는 희생막 스페이서(301)가 제거되어, 비트라인(202)과 인접하여 절연막 스페이서(204)와 제2도전막(205A) 사이에 에어갭(206)이 형성된다. 에어갭(206)은 그 공간의 선폭이 5nm까지 되도록 형성하여 최대한 유전율을 확보할 수 있도록 할 수 있다. 에어갭(206)의 선폭은 희생막(301A)의 증착 두께에 의해 종속되고, 에어갭(206)의 높이는 제2도전막(205A)의 리세스되는 정도에 종속된다. 그러므로, 에어갭(206)의 높이 및 선폭을 고려하여 희생막(301A)의 증착 두께 및 제2도전막(205A)의 리세스 정도를 결정할 수 있다.
희생막 스페이서(301)를 제거하기 위한 공정은 습식식각(Wet Etch) 또는 건식식각(Dry Etch)이 적용될 수 있다. 희생막 스페이서(301)를 제거할 때, 스페이서(204), 하드마스크막(303) 및 제2도전막(205A)는 선택비를 가져 손상되지 않도록 한다. 희생막 스페이서(301)가 티타늄질화막인 경우 H2SO4와 H2O2가 혼합된 용액을 이용한 습식세정으로 제거가 가능하다.
도 3d를 참조하면, 에어갭(206)이 형성된 결과물의 전면에 에어갭 캡핑용 박막(207A)를 형성한다. 이때, 박막(207A)의 증착 두께는 에어갭(206) 입구를 충분히 덮을 만큼의 두께를 사용한다. 박막(207A)의 증착시 에어갭(206)은 매우 얇은 공간을 갖기 때문에, 에어갭(206)의 입구 부분만이 매립될 뿐 에어갭(206)의 깊숙한 내부로까지 박막(207A)이 매립되지 않는다. 바람직하게 박막(207A)은 PECVD에 의한 질화막을 사용할 수 있다. 박막(207A)은 절연물질이며 산화물 또는/및 질화물을 사용할 수 있다.
도 3e를 참조하면, 이어서, 박막(207A)를 식각하여 하드마스크의 측벽에 스페이서로서 에어갭 캡핑막(207)을 형성한다.
도 3f를 참조하면, 전체구조 상에 금속성 도전 물질을 증착하고 하드마스크(203)가 드러날때까지 에칙백 또는 연마하여 제3도전막(205B)를 형성한다. 결국, 하드마스크(203) 측벽의 절연막 스페이서(204)와 제3도전막(205B) 사이에는 에어갭 캡핑막(207)이 스페이서 형상으로 존재하고, 에어갭 캡핑막(207)은 그 하부의 에어갭(206) 입구를 밀봉하고 있다.
제3도전막(205B)는 Ti/TiN/텅스텐(W)의 적층 구조일 수 있다. 즉, 베리어메탈로서 Ti/TiN을 사용하고 그 상부에 전극용 금속으로 텅스텐(W)을 형성할 수 있다. 또한, 제2도전막(205A)이 폴리실리콘막인 경우, 예컨대 코발트실리사이드와 같은 실리사이드 박막을 폴리실리콘 상에 형성 한 후, 그 상부에 제3도전막(205B)을 형성 할 수 있다.
이어서 도 3g를 참조하면, 전체구조상에 절연막(208)을 형성하고 스토리지노드가 형성될 영역에 오픈부를 형성한 다음, 그 오픈부 내벽에 스토리지노드(209)를 형성한다. 한편, 오픈부는 스토리지노드콘택(205)에 정확히 얼라인되지 않고 일정 부분 미스 얼라인이 발생되며, 오픈부 형성을 위한 절연막(208)의 식각시 절연막(208) 하부층들은 일정 깊이 손실된다. 이때, 에어갭 캡핑막(207)이 일부 두께 손실되지만, 에어갭(206)은 손실받는 두께에 영향이 없는 하측에만 존재하고 그 상부에 에어갭 캡핑막(207)이 높게 존재하고 있으므로 에어갭(206)의 입구는 오픈되지 않는다. 따라서, 에어갭(206) 내부로 스토리지노드(209) 물질과 같은 메탈의 침투가 방지된다.
제안된 기술은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PeRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 반도체 장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 사양(Spec.)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD 픽쳐 카드(picture card), USB Flash 디바이스 등과 같은 휴대용 저장매체뿐만 아니라 MP3, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 응용될 수 있다. 또한 반도체 장치의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded 디바이스(device) 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)에도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 응용될 수 있다.
이렇듯, 전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 반도체기판 202 : 비트라인
203 : 하드마스크 204 : 절연막 스페이서
205 : 스토리지노드콘택 206 : 에어갭
207 : 에어갭 캡핑막 208 : 절연막
209 : 스토리지노드
203 : 하드마스크 204 : 절연막 스페이서
205 : 스토리지노드콘택 206 : 에어갭
207 : 에어갭 캡핑막 208 : 절연막
209 : 스토리지노드
Claims (27)
- 제1도전막과 하드마스크가 적층된 제1패턴;
상기 제1패턴의 측면에 인접하여 형성되며, 제2도전막과 제3도전막이 적층된 제2패턴;
상기 제1도전막과 상기 제2도전막 사이에 형성된 에어갭; 및
상기 하드마스크와 상기 제3도전막 사이에 형성되고 상기 에어갭 입구를 캡핑하는 에어갭 캡핑막을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 에어갭과 상기 에어갭 캡핑막은 상기 제1패턴과 상기 제2패턴 사이에서 적층된 스페이서 형상을 갖는 반도체 장치.
- 제1항에 있어서,
상기 제1패턴은 상기 제1도전막과 상기 하드마스크의 적층 구조 측벽에 형성된 절연막 스페이서를 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제2도전막은 폴리실리콘막을 포함하고, 상기 제3도전막은 금속성 박막을 포함하는 메모리 장치.
- 비트라인막과 하드마스크가 적층된 패턴;
상기 패턴의 측면에 인접하여 형성되며, 제2도전막과 제3도전막이 적층된 스토리지노드콘택;
상기 비트라인과 상기 제2도전막 사이에 형성된 에어갭; 및
상기 하드마스크와 상기 제3도전막 사이에 형성되고 상기 에어갭 입구를 캡핑하는 에어갭 캡핑막을 포함하는 메모리 장치.
- 제5항에 있어서,
상기 제3도전막 상에 형성되는 스토리지노드를 더 포함하는 메모리 장치.
- 제6항에 있어서,
상기 스토리지노드는 절연막 오픈부의 내벽에 형성되는 메모리 장치.
- 제5항에 있어서,
상기 제2도전막은 폴리실리콘막을 포함하고, 상기 제3도전막은 금속성 박막을 포함하는 메모리 장치.
- 제5항에 있어서,
상기 폴리실리콘막과 상기 금속성 박막 사이에 개재된 실리사이드막을 더 포함하는 메모리 장치.
- 제5항에 있어서,
상기 에어갭 캡핑막은 상기 하드마스크 측벽에 스페이서로서 형성되는 메모리 장치.
- 제5항에 있어서,
상기 제3도전막은 베리어메탈 Ti/TiN과 텅스텐(W)의 적층 박막인 메모리 장치.
- 제5항에 있어서,
상기 에어갭 캡핑막은 절연물질인 메모리 장치.
- 제12항에 있어서,
상기 에어갭 캡핑막은 PECVD 질화막을 포함하는 메모리 장치.
- 제5항에 있어서,
상기 패턴은 상기 비트라인과 상기 하드마스크 측벽에 형성된 절연막 스페이서를 더 포함하는 메모리 장치.
- 제14항에 있어서,
상기 절연막 스페이서는 질화막을 포함하는 메모리 장치.
- 기판상에 제1도전막과 하드마스크가 적층된 패턴을 형성하는 단계;
상기 패턴의 측벽에 에어갭용 희생막을 형성하는 단계;
상기 희생막에 접하여 상기 패턴에 인접한 제2도전막을 형성하는 단계;
상기 제2도전막을 리세스하는 단계;
상기 희생막을 제거하여 상기 리세스된 제2도전막와 상기 제1도전막 사이에 에어갭을 형성하는 단계; 및
상기 에어갭 입구를 캡핑하도록 상기 하드마스크의 측벽에 스페이서 형상으로 에어갭 캡핑막을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 에어갭 캡핑막이 형성된 전체구조 상에 도전물질을 증착하고 에치백하여, 상기 제2도전막 상에 제3도전막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 에어갭용 희생막은,
티타늄질화막, 텅스텐산화막, 알루미늄산화막(Al2O3) 또는 실리콘막(Si)의 그룹으로 부터 선택된 어느 하나 또는 이들의 조합인 반도체 장치 제조 방법. - 제16항에 있어서,
상기 에어갭용 희생막은 티타늄질화막이며, 상기 희생막의 제거는 H2SO4와 H2O2가 혼합된 용액을 사용하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 에어갭 캡핑막은 PECVD 질화막을 포함하는 반도체 장치 제조 방법.
- 제17항에 있어서,
상기 제1도전막은 비트라인이고, 상기 제2 및 제3 도전막은 스토리지노드콘택인 반도체 장치 제조 방법.
- 제21항에 있어서,
상기 제3도전막 상에 스토리지노드를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 희생막의 형성전에, 상기 제1도전막과 상기 하드마스크의 적층 구조 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제23항에 있어서,
상기 절연막 스페이서는 질화막을 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 에어갭용 희생막은 증착 및 식각에 의해 상기 패턴의 측벽에 스페이서 형상으로 형성되는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 희생막을 상기 에어갭의 공간 선폭을 고려한 두께로 형성하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 제2도전막의 상기 리세스는 상기 에어갭의 높이를 고려하여 실시하는 반도체 장치 제조 방법.
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|---|---|---|---|---|
| KR20150072653A (ko) * | 2013-12-20 | 2015-06-30 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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