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CN107833589B - 非易失性半导体存储装置 - Google Patents

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CN107833589B CN201710722754.1A CN201710722754A CN107833589B CN 107833589 B CN107833589 B CN 107833589B CN 201710722754 A CN201710722754 A CN 201710722754A CN 107833589 B CN107833589 B CN 107833589B
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Abstract

本发明提供一种非易失性半导体存储装置，包括：存储器阵列，包含存储垫(MAT‑0、MAT‑1)；页面缓冲器(170‑0)，保持从存储垫(MAT‑0)读出的数据；页面缓冲器(170‑1)，保持从存储垫(MAT‑1)读出的数据；ECC电路(140)，进行数据的错误检测与纠正；输出缓冲器(110)，输出数据；以及转发控制部，控制页面缓冲器(170‑0)、页面缓冲器(170‑1)、ECC电路(140)、输出缓冲器(110)间的数据转发。在存储垫(MAT‑0)受到选择时，转发控制部将由页面缓冲器(170‑0)所保持的数据转发至存储垫(MAT‑1)的页面缓冲器(170‑1)。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置，尤其涉及一种搭载有芯片级(onchip)错误检测纠正(Error Checking Correction，ECC)功能的与非(NAND)型快闪存储器(flash memory)的读出方法。
背景技术
目前在存储器芯片上，是利用冗余方案在表观上修复制造工序中产生的存储元件的物理缺陷。而且，除了借助冗余存储器的物理修复以外，作为软错误对策，还有错误检测纠正电路。
专利文献1的NAND型快闪存储器中，高速缓冲寄存器由两个部分构成，在从其中一个高速缓冲寄存器输出数据的同时，进行另一个高速缓冲寄存器的数据的错误纠正码运算，由此，从输出中去除错误纠正码运算的延迟，从而可实现高速读出。
现有技术文献
专利文献
专利文献1：日本专利特开2013-235642号公报
发明所要解决的问题
图1是表示现有的搭载芯片级ECC功能的NAND型快闪存储器的概略结构的图。
快闪存储器可根据来自外部的命令等来进行数据的读出、数据的编程、数据的擦除。而且，作为串行接口(serial interface)功能，可响应外部的串行时钟(serial clock)信号SCK，而从输出垫60串行输出由输出缓冲器50所保持的数据。此时，连续读出存储胞元阵列10内的页面，并将读出的数据通过转发电路30、32而转发至输出缓冲器50。在进行页面的连续读出时，行地址是通过对地址计数器进行增量而生成。在图2表示进行页面的连续读出时的时间图。首先，进行页面0的读出，将页面0的数据保持于页面缓冲器20的锁存器L1的第1高速缓冲部分C0及第2高速缓冲部分C1(P0C0、P0C1)。接下来，将锁存器L1的第1高速缓冲部分C0的数据转发至锁存器L2的第1高速缓冲部分C0，进而并行地将第1高速缓冲部分C0的数据转发至ECC电路40。在ECC电路40中，进行ECC解码的运算，当检测到错误时，对锁存器L2的第1高速缓冲部分C0的数据进行纠正。
接下来，将锁存器L2的第1高速缓冲部分C0的数据转发至输出缓冲器50，由输出缓冲器50所锁存的数据与外部的串行时钟SCK同步地从输出垫60串行输出。在此期间内，将锁存器L1的第2高速缓冲部分C1的数据转发至锁存器L2，并将转发至锁存器L2的第2高速缓冲部分C1的数据转发至ECC电路40，在其中进行ECC解码的运算，当检测到错误时，对第2高速缓冲部分C1的数据进行纠正。进而，在此期间内，无论锁存器L1的第2高速缓冲部分C1的数据是否被转发至锁存器L2，均进行存储器阵列的页面1的读出，并将页面1的数据转发至锁存器L1(P1C0、P1C1)。
接下来，将锁存器L2的第2高速缓冲部分C1的数据转发至输出缓冲器50，由输出缓冲器50所锁存的数据与外部的串行时钟CSK同步地从输出垫60串行输出。在此期间内，将锁存器L1的第1高速缓冲部分C0的数据转发至锁存器L2，将转发至锁存器L2的第1高速缓冲部分C0的数据转发至ECC电路40，在其中进行ECC解码的运算，当检测到错误时，对第1高速缓冲部分C0的数据进行纠正。
这样，使用两级锁存器L1、L2，在输出第1高速缓冲部分C0的数据的期间进行第2高速缓冲部分C1的ECC处理，在输出第2高速缓冲部分C1的数据的期间进行第1高速缓冲部分C0的ECC处理，由此实现页面连续读出的高速化。
但是，在进行如上所述的高速读出的情况下，必须在页面缓冲器20中设置两级锁存器L1、L2，其结果，页面缓冲器20的面积变大，快闪存储器的小型化变得困难。
发明内容
本发明的目的在于解决此种有的问题，提供一种可实现小型化、高速化的搭载有芯片级ECC功能的非易失性半导体存储装置。
解决问题的手段
本发明的非易失性半导体存储装置包括：存储器阵列，至少包含第1存储平面(memory plane)及第2存储平面；读出部件，能够从第1存储平面或第2存储平面读出数据；第1数据保持部件，能够保持从第1存储平面读出的数据；第2数据保持部件，能够保持从第2存储平面读出的数据；错误检测纠正部件，进行数据的错误检测与纠正；输出部件，输出数据；以及转发控制部件，在第1数据保持部件、第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，所述转发控制部件在第1存储平面受到选择时，将由第1数据保持部件所保持的数据转发至非选择的第2存储平面的第2数据保持部件。
发明的效果
根据本发明，当第1存储平面受到选择时，将由第1数据保持部件所保持的数据转发至非选择的第2存储平面的第2数据保持部件，因此能够同时利用非选择的第2存储平面的第2数据保持部件与第1数据保持部件，其结果，可通过两级数据保持部件实现高速读出。
附图说明
图1是表示现有的NAND型快闪存储器的概略结构的图；
图2是对在现有的NAND型快闪存储器中进行连续页面读出时的动作进行说明的时间图；
图3是表示本发明实施例的NAND型快闪存储器结构的图；
图4是表示NAND串的结构的图；
图5(A)、图5(B)是表示本实施例的NAND型快闪存储器的页面缓冲器及转发控制部的概略结构的图；
图6是表示本发明实施例的页面连续读出时的时间图的图；
图7是对本发明实施例的跨存储垫的连续读出时的动作进行说明的流程图；
图8是表示本发明实施例的跨存储垫的连续读出时的时间图的图。
附图标号说明：
10：存储胞元阵列
20：页面缓冲器
30、32：转发电路
40、140：ECC电路
50：输出缓冲器
60：输出垫
100：快闪存储器
110：输入/输出缓冲器
120：地址寄存器
130：控制部
150：转发控制部
152-0、152-1、154-0、154-1：读/写电路
160：字线选择电路
170-0、170-1：页面缓冲器/读出电路
180-0、180-1：列选择电路
C0：第1高速缓冲部分
C1：第2高速缓冲部分
GBL0、GBL1、GBLn-1、GBLn、：位线
L1、L2：锁存器
MAT-0、MAT-1：存储垫
MC1～MC64：存储胞元
NU：NAND串
S100～S150：步骤
SGD、SGS：选择栅极线
SL：共用的源极线
TD：位线侧选择晶体管
TS：源极线侧选择晶体管
具体实施方式
以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解说明而强调表示各部分，与实际设备的比例(scale)并不相同。
[实施例]
图3是表示本发明的实施例的NAND型快闪存储器的一结构例的框图。如该图3所示，快闪存储器100包括：存储胞元阵列10，包含形成有呈矩阵状排列的多个存储胞元的两个存储垫MAT-0、MAT-1；输入/输出缓冲器110，连接于外部输入/输出端子I/O；地址寄存器(address register)120，接受来自输入/输出缓冲器110的地址数据；控制部130，基于来自输入/输出缓冲器110的命令或外部控制信号(未图示的芯片使能(chip enable)CE、命令锁存使能(command latch enable)CLE、地址锁存使能(address latch enable)ALE、就绪/忙碌(ready/busy)RY/BY等)来控制读出、编程及擦除的动作；ECC电路140，进行要编程至存储垫MAT-0、MAT-1的数据或从其中读出的数据的错误检测与纠正；转发控制部150，基于控制部130的控制来控制数据的转发；字线(word line)选择电路160，对来自地址寄存器120的行地址信息Ax进行解码，并基于解码结果来进行存储垫MAT-0或MAT-1的块(block)的选择及字线的选择等；页面缓冲器/读出电路170，保持经由位线(bit line)而读出的数据，或者保持经由位线来编程的数据等；以及列选择电路180，对来自地址寄存器120的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等。而且，此处虽未图示，但快闪存储器100可包括内部电压产生电路，该内部电压产生电路生成数据的读出、编程(写入)及擦除等所需的电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers(包含擦除脉冲(pulse))。
存储垫MAT-0、MAT-1是形成在物理分离的区域中的存储器阵列，优选的是，存储器阵列MAT-0、MAT-1分别形成在分离的P阱(well)内。此处，为了方便而称作存储垫，但存储垫与存储平面或存储体(memory bank)为同义。
存储垫MAT-0在1个P阱内包含多个块，本例中，是包含1024个块而构成。而且，存储垫MAT-1也与存储垫MAT-0同样地，在1个P阱内包含1024个块而构成。
在两个存储垫MAT-0、MAT-1之间配置有字线选择电路160。字线选择电路160基于行地址信息Ax来选择两个存储垫MAT-0或MAT-1中的任一个存储垫，进而选择所选择的存储垫内的块及页面。而且，对于两个存储垫MAT-0、MAT-1，分别准备两个页面缓冲器/读出电路170-0、170-1以及两个列选择电路180-0、180-1。
在1个块中，如图4所示，形成有多个将多个存储胞元串联连接而成的NAND串单元NU。图例中，在1个块内，沿行方向排列有n+1个NAND串单元NU。NAND串单元NU包括：串联连接的多个存储胞元MCi(i＝1、2、3…、64)；位线侧选择晶体管TD，连接于其中一个端部即存储胞元MC64的漏极(drain)侧；以及源极线(source line)侧选择晶体管TS，连接于存储胞元MC0的源极侧。位线侧选择晶体管TD的漏极连接于GBL0～GBLn中对应的一条位线GBL，源极线侧选择晶体管TS的源极连接于共用的源极线SL。
表1是表示在快闪存储器的各动作时施加的偏电压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通，将共用源极线SL设为0V。在编程动作时，对所选择的字线施加高电压的编程电压Vprog(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作时，对块内的所选择的字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极(floating gate)的电子抽出至基板，由此以块为单位来擦除数据。
Figure BDA0001385307480000061
表1
ECC电路140进行要编程至存储垫的数据或者从存储垫读出的数据的错误检测及纠正。ECC的运算例如是通过汉明码(hamming code)或里德所罗门(Reed-Solomon)码等公知方法来进行，将所输入的k位或k字节(byte)的输入数据Di转换为p＝k+q。“q”是数据的错误检测纠正所需的错误纠正码或奇偶校验位(parity bit)。
转发控制部150控制页面缓冲器/读出电路170-0、页面缓冲器/读出电路170-1、ECC电路140、输入/输出缓冲器110间的数据转发。图5(A)表示页面缓冲器/读出电路(以下简称作页面缓冲器)170-0、170-1与转发控制部150的详细状况。保持从存储垫MAT-0读出的数据的页面缓冲器170-0包含第1高速缓冲部分C0与第2高速缓冲部分C1。例如，若页面缓冲器170-0的大小(size)为2KB，则第1高速缓冲部分C0及第2高速缓冲部分C1分别为1KB。同样，保持从存储垫MAT-1的存储胞元读出的数据的页面缓冲器170-1包含第1高速缓冲部分C0与第2高速缓冲部分C1。第1高速缓冲部分C0可通过转发控制部150来独立于第2高速缓冲部分C1进行数据的转发，第2高速缓冲部分C1也可通过转发控制部150来独立于第1高速缓冲部分C0进行数据的转发。此处应留意的是，本实施例的页面缓冲器170-0、170-1是包含第1高速缓冲部分C0与第2高速缓冲部分C1的一级锁存器结构，并非如现有的NAND快闪存储器(参照图1)般具备两级锁存器L1、L2。
转发控制部150包含可在页面缓冲器170-0、页面缓冲器170-1、ECC电路140、输出缓冲器110之间进行双向的数据转发的读/写电路152-0、152-1、154-0、154-1。读/写电路152-0控制页面缓冲器170-0的第1高速缓冲部分C0的数据的读/写，读/写电路154-0控制页面缓冲器170-0的第2高速缓冲部分C1的数据的读/写，读/写电路152-1控制页面缓冲器170-1的第2高速缓冲部分C1的数据的读/写，读/写电路154-1控制页面缓冲器170-1的第2高速缓冲部分C1的数据的读/写。这四个读/写电路由控制部130进行控制。
例如，在读出动作时，读/写电路152-0将由页面缓冲器170-0的第1高速缓冲部分C0所保持的读出数据转发至ECC电路140，当由ECC电路140检测到错误时，读/写电路152-0仅使第1高速缓冲部分C0的错误数据反转。而且，读/写电路152-0能够将由第1高速缓冲部分C0所保持的数据转发至输出缓冲器110。进而，在存储垫MAT-0受到选择时，读/写电路152-0也能够将数据转发至非选择的存储垫MAT-1的未被使用的页面缓冲器170-1的第1高速缓冲部分C0。其他读/写电路154-0、152-1、154-1也能够进行同样的动作。
接下来，对在本实施例的快闪存储器中进行页面的连续读出时的动作进行说明。优选的是，在具备串行外设接口(Serial Peripheral Interface，SPI)的快闪存储器中进行页面的连续读出。控制部130例如在从外部的主机(host)装置收到连续页面的读出命令时，或者在快闪存储器的电源接通时，能够进行连续页面的读出。进行连续读出时的先头页面既可为从外部的主机装置输入的行地址，或者也可从在上电序列(power up sequence)中受到存取的非易失性配置寄存器(configuration register)中获取先头行地址。当进行页面的连续读出时，对地址计数器设置所获取的先头的行地址，当读出所选择的存储垫的选择块内的选择页面时，地址计数器自动增量，以选择存储垫内的下个页面。而且，页面的连续读出可通过来自外部主机装置的命令来结束，或者在由配置寄存器所保持的最终行地址处结束，或者在到达存储垫的最终块的最终页面时结束。
此处，对于存储垫MAT-0受到选择，而从存储垫MAT-0的块0的页面0开始进行连续读出的动作，参照图5(B)及图6的时间图来进行说明。
1.开始所选择的存储垫MAT-0的最初的页面0的读出，将所读出的数据保存于页面缓冲器170-0的第1高速缓冲部分C0与第2高速缓冲部分C1中(P0C0、P0C1)。
2.接下来，读/写电路152-0将第1高速缓冲部分C0的数据转发至非选择的存储垫MAT-1的页面缓冲器170-1的第1高速缓冲部分C0，并且与此并行地转发至ECC电路140。ECC电路140的错误检测的结果是针对非选择的存储垫MAT-1的页面缓冲器170-1的第1高速缓冲部分C0来进行。即，在由ECC电路140检测到错误时，读/写电路152-1使页面缓冲器170-1的第1高速缓冲部分C0的检测到错误的位反转。而且，例如当页面缓冲器被分割为多个扇区(sector)，以扇区为单位来进行ECC运算时，则读/写电路152-0以扇区为单位来进行数据的转发。当通过ECC电路140而一个扇区的数据(例如256字节或512字节等)的错误检测与纠正结束时，读/写电路152-0读出下个扇区的数据，并将其转发至ECC电路140与页面缓冲器170-1的第1高速缓冲部分C0。
3.(a)当第1高速缓冲部分C0的ECC处理结束时，接下来，开始经ECC处理的数据的输出。数据输出是从非选择的存储垫MAT-1的第1高速缓冲部分C0开始。读/写电路152-1将由第1高速缓冲部分C0所保持的经ECC处理的数据转发至输出缓冲器110。由此，将由输出缓冲器110所保持的数据从输出垫输出至外部。SPI接口为同步式的串行通信，对于快闪存储器100，从外部供给串行时钟SCK。由输出缓冲器110所保持的数据是与串行时钟SCK同步地输出。用于进行串行输出的输出垫(输出端子)既可为一个，也可为多个。
(b)与所述动作平行地，将页面缓冲器170-0的第2高速缓冲部分C1的数据通过读/写电路154-0而转发至非选择的存储垫MAT-1的页面缓冲器170-1的第2高速缓冲部分C1，并且转发至ECC电路140，从而进行第2高速缓冲部分C1的读出数据的错误检测纠正。ECC电路140的错误检测纠正的结果是通过读/写电路154-1而对非选择的存储垫MAT-1的第2高速缓冲部分C1进行。
(c)进而，与此并行地，进行所选择的存储垫MAT-0的页面1的读出。当页面1的读出结束时，将页面1的数据保存至页面缓冲器170-0中(P1C0、P1C1)，随后，仅将第1高速缓冲部分C0的数据转发至非选择的存储垫MAT-1的第1高速缓冲部分C0，且与此并行地进行ECC处理。所述(a)、(b)、(c)的动作是并行进行的。
4.第1高速缓冲部分C0的输出结束后，开始第2高速缓冲部分C1的输出。
5.第2高速缓冲部分C1的输出结束后，如所述3中所说明般进行第2页面的处理。
如此，根据本实施例，各存储垫的页面缓冲器为一级锁存器结构，但通过利用所选择的存储垫的页面缓冲器与非选择的存储垫的页面缓冲器，实质上可实现两级锁存器的读出动作。由此，能够使页面缓冲器的结构变得简易。
接下来，对本发明的第2实施例进行说明。页面的连续读出也可跨存储垫间，例如，先头页面为存储垫MAT-0，结束页面为存储垫MAT-1。此时，若将在选择存储垫MAT-0最后的页面中读出的数据转发至非选择存储垫MAT-1，则当读出下个非选择存储垫最初的页面时，在页面缓冲器170-1中读出的数据与转发的数据将会发生冲突。因此，第2实施例中，在此种跨存储垫间的页面的连续读出时，避免页面缓冲器中的数据的冲突。
图7是对第2实施例的页面的连续读出的动作进行说明的流程。此处设为进行从存储垫MAT-0切换至存储垫MAT-1的连续页面的读出。当页面的连续读出开始时，控制部130对要选择的页面的行地址进行检测(S100)。在连续页面的读出中，通过使地址计数器自动增量来生成行地址，因此控制部130检测地址计数器的值。
接下来，控制部130判定行地址是否相当于存储垫MAT-0的最终页面(S110)。如图3所示，存储垫MAT-0具有块0至块1023，1个块包含页面0～页面63(参照图4)。因而，控制部130判定行地址是否相当于块1023的页面63。若相当于最终页面，则由转发控制部150禁止将由存储垫MAT-0的页面缓冲器170-0所保持的页面63的数据转发至存储垫MAT-1的页面缓冲器170-1(S120)。如图8所示，当进行页面63的阵列读出时，将页面63的数据保持于存储垫MAT-0的页面缓冲器170-0的第1高速缓冲部分C0及第2高速缓冲部分C1中，但这些页面63的数据未被转发至存储垫MAT-1的页面缓冲器170-1。将由页面缓冲器170-0的第1高速缓冲部分C0所保持的数据通过读/写电路152-0而转发至ECC电路140，在其中进行ECC处理，接下来，将由第2高速缓冲部分C1所保持的数据通过读/写电路154-0而转发至ECC电路140，在其中进行ECC处理。在进行第2高速缓冲部分C1的ECC处理的期间，将由第1高速缓冲部分C0所保持的经ECC处理的数据通过读/写电路152-0而转发至输出缓冲器110，并响应串行时钟SCK而输出至外部。在进行第1高速缓冲部分C0的数据输出及第2高速缓冲部分C1的ECC处理的期间，进行下个存储垫MAT-1的页面的阵列读出。
再次参照图7，控制部130检测下个行地址(S130)，判定所述下个行地址是否相当于存储垫MAT-1的页面(S140)。若以图3的示例来说，则是判定下个行地址是否相当于块1024的页面0。若相当，则控制部130使转发控制部150再次开始从存储垫MAT-1向存储垫MAT-0的转发(S150)。
如图8所示，当进行块1024的页面0的阵列读出时，将页面0的数据保持于存储垫MAT-1的页面缓冲器170-1的第1高速缓冲部分C0与第2高速缓冲部分C1中。并且，将由第1高速缓冲部分C0所保持的数据通过读/写电路152-1而转发至存储垫MAT-0的第1高速缓冲部分C0，并且转发至ECC电路140，实施ECC处理。接下来，将由存储垫MAT-0的页面缓冲器170-0所保持的ECC处理已结束的第1高速缓冲部分C0的数据通过读/写电路152-0而转发至输出缓冲器110，并输出至外部。在此期间内，将存储垫MAT-1的页面缓冲器170-1的第2高速缓冲部分C1的数据通过读/写电路154-1而转发至存储垫MAT-0的页面缓冲器170-0的第2高速缓冲部分C1，并且转发至ECC电路140，实施ECC处理。
如此，根据第2实施例，在页面的连续读出跨存储垫间的情况下，禁止选择存储垫的最终页面的读出数据向非选择存储垫的转发，在接下来被选择的存储垫的先头页面被读出时，再次开始从阵列读出的数据向非选择存储垫的转发，由此，能够进行避免页面缓冲器中的数据冲突的页面的连续读出。
所述实施例中，展示了快闪存储器的存储胞元阵列具备两个存储垫的示例，但存储胞元阵列也可具备三个以上的存储垫。例如，当存储胞元阵列具备四个存储垫时，既可在四个中被选择的两个存储垫间利用非选择存储垫的页面缓冲器，也可在四个存储垫间利用非选择存储垫的页面缓冲器。进而，在包含三个以上的存储垫的情况下，当进行跨存储垫间的页面的连续读出时，未必需要禁止向选择存储垫的数据的非选择存储垫的转发。当跨存储垫时，也可利用其他存储垫的页面缓冲器而非接下来要选择的存储垫。
进而，本发明在存储胞元存储二值数据的快闪存储器或者存储胞元存储多值数据的快闪存储器中的任一者中均可适用。进而，本发明在存储器阵列的NAND串形成于基板表面的二维型快闪存储器、或者NAND串形成于基板表面上的导电层(例如多晶硅层)的三维型快闪存储器的任一个中均可适用。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求书所记载的本发明的主旨的范围内可进行各种变形、变更。

Claims (12)

1.一种非易失性半导体存储装置，其特征在于,包括：
存储器阵列，至少包含第1存储平面及第2存储平面；
读出部件，能够从所述第1存储平面或所述第2存储平面读出数据；
第1数据保持部件，能够保持从所述第1存储平面读出的数据；
第2数据保持部件，能够保持从所述第2存储平面读出的数据；
错误检测纠正部件，进行数据的错误检测与纠正；
输出部件，输出数据；以及
转发控制部件，在所述第1数据保持部件、所述第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，
所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至非选择的所述第2存储平面的所述第2数据保持部件。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述转发控制部件在所述第2存储平面受到选择时，将由所述第2数据保持部件所保持的数据转发至非选择的所述第1存储平面的所述第1数据保持部件。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至所述第2数据保持部件，并且转发至所述错误检测纠正部件。
4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，
所述转发控制部件在所述第2存储平面受到选择时，将由所述第2数据保持部件所保持的数据转发至所述第1数据保持部件，并且转发至所述错误检测纠正部件。
5.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述转发控制部件在所述第1存储平面受到选择时，将由所述第2数据保持部件所保持的经所述错误检测纠正部件处理的数据转发至所述输出部件。
6.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述转发控制部件在所述第2存储平面受到选择时，将由所述第1数据保持部件所保持的经所述错误检测纠正部件处理的数据转发至所述输出部件。
7.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述第1数据保持部件具有第1保持区域与第2保持区域，所述第2数据保持部件具有第3保持区域与第4保持区域，
所述转发控制部件在将所述第2数据保持部件的所述第3保持区域的数据转发至所述输出部件的期间，将所述第1数据保持部件的所述第2保持区域的数据转发至所述第2数据保持部件的所述第4保持区域与所述错误检测纠正部件。
8.根据权利要求7所述的非易失性半导体存储装置，其特征在于，
所述转发控制部件在将所述第2数据保持部件的所述第4保持区域的数据转发至所述输出部件的期间，将所述第1数据保持部件的所述第1保持区域的数据转发至所述第2数据保持部件的所述第3保持区域与所述错误检测纠正部件。
9.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述读出部件进行所述第1存储平面或所述第2存储平面的页面的连续读出。
10.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述非易失性半导体存储装置还包括控制部，所述转发控制部件基于所述控制部的控制来控制数据的转发，
当所述读出部件进行页面的连续读出时，所述控制部判定选择页面是否相当于存储平面的最终页面，若相当，则由所述转发控制部件禁止从选择存储平面向非选择存储平面的读出数据的转发。
11.根据权利要求10所述的非易失性半导体存储装置，其特征在于，
所述控制部进而判定所述选择页面是否相当于接下来要选择的存储平面的先头页面，若相当，则由所述转发控制部件再次开始从选择存储平面向非选择存储平面的读出数据的转发。
12.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述输出部件响应外部串行时钟信号而输出数据。
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