JP2018045745A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 小型化、高速化が可能なオンチップのＥＣＣ機能を搭載した不揮発性半導体記憶装置を提供することを目的とする。【解決手段】 フラッシュメモリは、メモリマットＭＡＴ−０、ＭＡＴ−１を含むメモリアレイと、メモリマットＭＡＴ−０から読み出されたデータを保持するページバッファ１７０−０と、メモリマットＭＡＴ−１から読み出されたデータを保持するページバッファ１７０−１と、データの誤り検出・訂正を行う誤りＥＣＣ回路１４０と、データを出力する出力バッファ１１０と、ページバッファ１７０−０、１７０−１、ＥＣＣ回路１４０、出力バッファ１１０間のデータ転送を制御する転送制御部とを有する。転送制御部は、メモリマットＭＡＴ−０が選択されているとき、ページバッファ１７０−０に保持されたデータをメモリマットＭＡＴ−１のページバッファ１７０−１に転送する。【選択図】 図６

Description

本発明は、不揮発性半導体記憶装置に関し、特に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの読出し方法に関する。

ＮＡＮＤ型フラッシュメモリでは、集積度が年々増加し、不良または欠陥のない記憶素子を製造することは難しい。このため、メモリチップ上には、製造工程中に発生する記憶素子の物理的な欠陥を見かけ上救済するための冗長スキームが利用される。例えば、ある冗長スキームでは、冗長メモリを設けることで、物理的な欠陥のある記憶素子を救済している。また、冗長メモリによる物理的な救済以外に、ソフトエラー対策として誤り検出訂正回路（ＥＣＣ：Error Checking Correction）がある。

特許文献１のＮＡＮＤ型フラッシュメモリは、キャッシュレジスタを２つの部分から構成し、一方のキャッシュレジスタからデータを出力すると同時に、他方のキャッシュレジスタのデータの誤り訂正符号演算を行うことで、誤り訂正符号演算の遅延を出力から取り除き、高速の読出しを可能にしている。

特開２０１３−２３５６４２号公報

図１は、従来のオンチップＥＣＣ機能を搭載するＮＡＮＤ型フラッシュメモリの概略構成を示す図である。フラッシュメモリは、ＮＡＮＤ型ストリングを含むメモリセルアレイ１０と、ページバッファ２０と、データ転送回路３０と、３２、ＥＣＣ回路４０と、出力バッファ５０と、出力パッド６０とを含む。ページバッファ２０は、２つのラッチＬ１、Ｌ２を含み、２つのラッチＬ１、Ｌ２は、それぞれ第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１とを含む。

フラッシュメモリは、外部からのコマンド等に応じてデータの読出し、データのプログラム、データの消去が可能である。また、シリアルインターフェース機能として、外部のシリアルクロック信号ＳＣＫに応答して出力バッファ５０に保持されたデータを出力パッド６０からシリアル出力することが可能である。この場合、メモリセルアレイ内のページを連続的に読出し、読み出したデータが転送回路３０、３２によって出力バッファ５０に転送される。ページの連続読出しを行うとき、行アドレスは、アドレスカウンタをインクリメントすることにより生成される。図２に、ページの連続読出しを行うときのタイミングチャートを示す。先ず、ページ０の読出しが行われ、ページ０のデータがページバッファ２０のラッチＬ１の第１のキャッシュ部分Ｃ０および第２のキャッシュ部分Ｃ１に保持される（Ｐ０Ｃ０、Ｐ０Ｃ１）。次に、ラッチＬ１の第１のキャッシュ部分Ｃ０のデータがラッチＬ２の第１のキャッシュ部分Ｃ０に転送され、さらに並行して第１のキャッシュ部分Ｃ０のデータがＥＣＣ回路４０に転送される。ＥＣＣ回路４０において、ＥＣＣデコードの演算が行われ、誤りが検出された場合には、ラッチＬ２の第１のキャッシュ部分Ｃ０のデータが訂正される。

次に、ラッチＬ２の第１のキャッシュ部分Ｃ０のデータが出力バッファ５０へ転送され、出力バッファ５０にラッチされたデータは、外部のシリアルクロックＳＣＫに同期して出力パッド６０からシリアル出力される。この期間中に、ラッチＬ１の第２のキャッシュ部分Ｃ１のデータがラッチＬ２に転送され、ラッチＬ２に転送された第２のキャッシュ部分Ｃ１のデータがＥＣＣ回路４０に転送され、そこでＥＣＣデコードの演算が行われ、誤りが検出された場合には第２のキャッシュ部分Ｃ１のデータが訂正される。さらにこの期間中に、ラッチＬ１の第２のキャッシュ部分Ｃ１のデータがラッチＬ２に転送されるや否や、メモリアレイのページ１の読出しが行われ、ページ１のデータがラッチＬ１に転送される（Ｐ１Ｃ０、Ｐ１Ｃ１）。

次に、ラッチＬ２の第２のキャッシュ部分Ｃ１のデータが出力バッファ５０に転送され、出力バッファ５０にラッチされたデータは、外部のシリアルクロックＣＳＫに同期して出力パッド６０からシリアル出力される。この期間中に、ラッチＬ１の第１のキャッシュ部分Ｃ０のデータがラッチＬ２に転送され、ラッチＬ２に転送された第１のキャッシュ部分Ｃ０のデータがＥＣＣ回路４０に転送され、そこでＥＣＣデコードの演算が行われ、誤りが検出された場合には第１のキャッシュ部分Ｃ０のデータが訂正される。これらの動作の制約条件は、ページリード時間＋１キャッシュ分のＥＣＣ演算時間が、２キャッシュ分のデータ出力時間より短いこと、すなわち、メモリアレイの選択ページの読出し期間＋１つのキャッシュ部分のＥＣＣ演算時間＜第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１の合計のデータ出力時間であること、および１キャッシュ分のＥＣＣ演算時間が１キャッシュ分のデータ出力時間よりも短いこと、すなわち第１のキャッシュ部分Ｃ０または第２のキャッシュ部分Ｃ１のデータ出力期間＞１キャッシュ分のＥＣＣ演算時間である。

こうして、２段のラッチＬ１、Ｌ２を用い、第１のキャッシュ部分Ｃ０のデータを出力する間に第２のキャッシュ部分Ｃ１のＥＣＣ処理を行い、第２のキャッシュ部分Ｃ１のデータを出力する間に第１のキャッシュ部分Ｃ０のＥＣＣ処理を行うことで、ページの連続読出しの高速化を図っている。

しかしながら、上記のような高速読出しを行う場合には、ページバッファ２０に２段のラッチＬ１、Ｌ２を設けなければならず、その結果、ページバッファ２０の面積が大きくなり、フラッシュメモリの小型化が難しくなってしまう。

本発明は、このような従来の課題を解決し、小型化、高速化が可能なオンチップのＥＣＣ機能を搭載した不揮発性半導体記憶装置を提供することを目的とする。

本発明に係る不揮発性半導体記憶装置は、少なくとも第１および第２のメモリプレーンを含むメモリアレイと、第１のメモリプレーンまたは第２のメモリプレーンからデータを読出し可能な読出し手段と、第１のメモリプレーンから読み出されたデータを保持可能な第１のデータ保持手段と、第２のメモリプレーンから読み出されたデータを保持可能な第２のデータ保持手段と、データの誤り検出・訂正を行う誤り検出訂正手段と、データを出力する出力手段と、第１のデータ保持手段、第２のデータ保持手段、前記誤り検出訂正手段および前記出力手段の間でデータの転送を制御する転送制御手段とを有し、前記転送制御手段は、第１のメモリプレーンが選択されているとき、第１のデータ保持手段に保持されたデータを非選択の第２のメモリプレーンの第２のデータ保持手段に転送する。

好ましくは前記転送制御手段は、第２のメモリプレーンが選択されているとき、第２のデータ保持手段に保持されたデータを非選択の第１のメモリプレーンの第１のデータ保持手段に転送する。好ましくは前記転送制御手段は、第１のメモリプレーンが選択されているとき、第１のデータ保持手段に保持されたデータを第２のデータ保持手段に転送するとともに前記誤り検出訂正手段に転送する。好ましくは前記転送制御手段は、第２のメモリプレーンが選択されているとき、第２のデータ保持手段に保持されたデータを第１のデータ保持手段に転送するとともに前記誤り検出訂正手段に転送する。好ましくは前記転送制御手段は、第１のメモリプレーンが選択されているとき、第２のデータ保持手段に保持された前記誤り検出訂正手段により処理されたデータを前記出力手段に転送する。好ましくは前記転送制御手段は、第２のメモリプレーンが選択されているとき、第１のデータ保持手段に保持された前記誤り検出訂正手段により処理されたデータを前記出力手段に転送する。好ましくは第１のデータ保持手段は、第１の保持領域と第２の保持領域とを有し、第２のデータ保持手段は、第１の保持領域と第２の保持領域とを有し、前記転送制御手段は、第２のデータ保持手段の第１の保持領域のデータを前記出力手段に転送している間に、第１のデータ保持手段の第２の保持領域のデータを第２のデータ保持手段の第２の保持領域と前記誤り検出訂正手段に転送する。好ましくは前記転送制御手段は、第２のデータ保持手段の第２の保持領域のデータを前記出力手段に転送している間に、第１のデータ保持手段の第１の保持領域のデータを第２のデータ保持手段の第１の保持領域と前記誤り検出訂正手段に転送する。好ましくは前記読出し手段は、第１のメモリプレーンまたは第２のメモリプレーンのページの連続読出しを行う。好ましくは前記読出し手段がページの連続読出しを行う場合、前記転送制御手段は、選択ページがメモリプレーンの最終ページに該当するか否かを判定し、該当する場合には、選択メモリプレーンから非選択メモリプレーンへの読出しデータの転送を禁止する。好ましくは前記転送制御手段はさらに、選択ページが次に選択されるメモリプレーンの先頭ページ該当するか否かを判定し、該当する場合には、選択メモリプレーンから非選択メモリプレーンへの読出しデータの転送を再開する。好ましくは前記出力手段は、外部シリアルクロック信号に応答してデータを出力する。

本発明によれば、第１のメモリプレーンが選択されているとき、第１のデータ保持手段に保持されたデータを非選択の第２のメモリプレーンの第２のデータ保持手段に転送するようにしたので、非選択の第２のメモリプレーンの第２のデータ保持手段と第１のデータ保持手段とを同時に利用することができ、その結果、２段のデータ保持手段による高速の読出しが可能になる。

従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリにおいて連続ページ読出しを行うときの動作を説明するタイミングチャートである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。 ＮＡＮＤストリングの構成を示す図である。 ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。 本実施例のＮＡＮＤ型フラッシュメモリのページバッファおよび転送制御部の概略構成を示す図である。 本発明の実施例によるページの連続読出し時のタイミングチャートを示す図である。 本発明の実施例によるメモリマットを跨ぐ連続読出し時の動作を説明するフローチャートである。 本発明の実施例によるメモリマットを跨ぐ連続読出し時のタイミングチャートを示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

図３は、本発明の実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成された２つのメモリマットＭＡＴ−０、ＭＡＴ−１を含むメモリセルアレイと、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からのコマンドや外部制御信号（図示されないチップイネーブルＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、レディ・ビジーＲＹ／ＢＹ等）に基づき読出し、プログラムおよび消去の動作を制御する制御部１３０と、メモリマットＭＡＴ−０、ＭＡＴ−１にプログラムするデータやそこから読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１４０と、制御部１３０の制御に基づきデータの転送を制御する転送制御部１５０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきメモリマットＭＡＴ−０またはＭＡＴ−１のブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムするデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０とを含む。また、ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルスを含む）を生成する内部電圧発生回路を含むことができる。

メモリマットＭＡＴ−０、ＭＡＴ−１は、物理的に分離された領域に形成されたメモリアレイであり、好ましくは、メモリアレイＭＡＴ−０、ＭＡＴ−１は、それぞれ分離されたＰウエル内に形成される。ここでは便宜上、メモリマットと称するが、メモリマットは、メモリプレーンまたはメモリバンクと同義である。

メモリマットＭＡＴ−０は、１つのＰウエル内に複数のブロックを含み、この例では、１０２４個のブロックを含んで構成される。メモリマットＭＡＴ−１もまた、１つのＰウエル内に、メモリマットＭＡＴ−０と同様に、１０２４個のブロックを含んで構成される。

２つのメモリマットＭＡＴ−０、ＭＡＴ−１の間にワード線選択回路１６０が配置される。ワード線選択回路１６０は、行アドレスＡｘに基づき２つのメモリマットＭＡＴ−０またはＭＡＴ−１のいずれかのメモリマットを選択し、さらに選択したメモリマット内のブロックおよびページを選択する。また、２つのメモリマットＭＡＴ−０、ＭＡＴ−１には、２つのページバッファ／センス回路１７０−０、１７０−１、２つの列選択回路１８０−０、１８０−１がそれぞれ用意にされる。

１つのブロックには、図４に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが複数形成される。図の例では、１つのブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。ストリングユニットＮＵは、直列に接続された複数のメモリセルMCi(i=１、２、３・・・、６４)と、一方の端部であるメモリセルMC64のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。

図５は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ＥＣＣ回路１４０は、メモリマットにプログラムすべきデータまたはメモリマットから読み出されたデータの誤り検出および訂正を行う。ＥＣＣの演算は、例えば、ハミングコードやリード・ソロモンなどの公知の手法によって行われ、入力されたｋビットまたはｋバイトの入力データＤｉをｐ＝ｋ＋ｑに変換する。「ｑ」は、データの誤り検出訂正に必要な誤り訂正符号またはパリティビットである。

転送制御部１５０は、ページバッファ／センス回路１７０−０、１７０−１、ＥＣＣ回路１４０、入出力バッファ１１０間のデータ転送を制御する。図６（Ａ）に、ページバッファ／センス回路（以下、ページバッファと略す）１７０−０、１７０−１と転送制御部１５０の詳細を示す。メモリマットＭＡＴ−０から読み出されたデータを保持するページバッファ１７０−０は、第１のキャッシュ部分Ｃ０と、第２のキャッシュ部分Ｃ１とを含む。例えば、ページバッファ１７０−０のサイズが２ＫＢならば、第１および第２のキャッシュ部分Ｃ０、Ｃ１のそれぞれは、１ＫＢである。同様に、メモリマットＭＡＴ−１のメモリセルから読み出されたデータを保持するページバッファ１７０−１は、第１のキャッシュ部分Ｃ０と、第２のキャッシュ部分Ｃ１とを含む。第１のキャッシュ部分Ｃ０は、転送制御部１５０によって第２のキャッシュ部分Ｃ１から独立してデータの転送が可能であり、第２のキャッシュ部分Ｃ１もまた、転送制御部１５０によって第１のキャッシュ部分Ｃ０から独立してデータの転送が可能である。ここで留意すべきは、本実施例のページバッファ１７０−０、１７０−１は、第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１とを含む１段のラッチ構成であり、従来のＮＡＮＤフラッシュメモリ（図１を参照）のように２段のラッチＬ１、Ｌ２を備えていない。

転送制御部１５０は、ページバッファ１７０−０、１７０−１、ＥＣＣ回路１４０、出力バッファ１１０の間で双方向のデータ転送を可能にするリード／ライト回路１５２−０、１５２−１、１５４−０、１５４−１を含む。リード／ライト回路１５２−０は、ページバッファ１７０−０の第１のキャッシュ部分Ｃ０のデータのリード／ライトを制御し、リード／ライト回路１５４−０は、ページバッファ１７０−０の第２のキャッシュ部分Ｃ１のデータのリード／ライトを制御し、リード／ライト回路１５２−１は、ページバッファ１７０−１の第２のキャッシュ部分Ｃ１のデータのリード／ライトを制御し、リード／ライト回路１５４−１は、ページバッファ１７０−１の第２のキャッシュ部分Ｃ１のデータのリード／ライトを制御する。これら４つリード／ライト回路は、制御部１３０により制御される。

例えば、読出し動作時、リード／ライト回路１５２−０は、ページバッファ１７０−０の第１のキャッシュ部分Ｃ０に保持された読出しデータをＥＣＣ回路１４０へ転送し、ＥＣＣ回路１４０により誤りが検出された場合には、リード／ライト回路１５２−０は、第１のキャッシュ部分Ｃ０の誤りデータのみを反転する。また、リード／ライト回路１５２−０は、第１のキャッシュ部分Ｃ０に保持されたデータを出力バッファ１１０へ転送することができる。さらに、リード／ライト回路１５２−０は、メモリマットＭＡＴ−０が選択されているとき、非選択のメモリマットＭＡＴ−１の使用されていないページバッファ１７０−１の第１のキャッシュ部分Ｃ０にデータを転送することもできる。他のリード／ライト回路１５４−０、１５２−１、１５４−１も同様の動作を行うことができる。

次に、本実施例のフラッシュメモリにおいて、ページの連続読出しを行うときの動作について説明する。好ましくは、ＳＰＩインターフェースを備えたフラッシュメモリにおいてページの連続読出しが行われる。制御部１３０は、例えば、外部のホスト装置から連続ページの読出しのコマンドを受け取ったとき、あるいはフラッシュメモリの電源がオンされたとき、連続ページの読出しを行うことができる。連続読出しを行うときの先頭ページは、外部のホスト装置から入力される行アドレスであってもよいし、あるいはパワーアップシーケンスにおいてアクセスされる不揮発性コンフィギュレーションレジスタから先頭行アドレスを取得するようにしてもよい。ページの連続読出しが行われるとき、取得された先頭の行アドレスがアドレスカウンタにセットされ、選択されたメモリマットの選択ブロック内の選択ページが読み出されると、アドレスカウンタが自動的にインクリメントされ、メモリマット内の次のページが選択される。また、ページの連続読出しは、外部のホスト装置からのコマンドによって終了したり、コンフィギュレーションレジスタに保持された最終行アドレスで終了したり、あるいはメモリマットの最終ブロックの最終ページに到達したときに終了することができる。

ここでは、メモリマットＭＡＴ−０が選択され、そのブロック０のページ０から連続読出しが行われる動作を、図６（Ｂ）、および図７のタイミングチャートを参照して説明する。

１．選択されたメモリマットＭＡＴ−０の最初のページ０の読出しが開始され、読み出されたデータがページバッファ１７０−０の第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１に格納される（Ｐ０Ｃ０、Ｐ０Ｃ１）。
２．次に、リード／ライト回路１５２−０は、第１のキャッシュ部分Ｃ０のデータを非選択のメモリマットＭＡＴ−１のページバッファ１７０−１の第１のキャッシュ部分Ｃ０に転送するとともに、これと並行してＥＣＣ回路１４０に転送する。ＥＣＣ回路１４０による誤り検出の結果は、非選択のメモリマットＭＡＴ−１のページバッファ１７０−１の第１のキャッシュ部分Ｃ０に対して成される。すなわち、リード／ライト回路１５２−１は、ＥＣＣ回路１４０により誤りが検出された場合には、ページバッファ１７０−１の第１のキャッシュ部分Ｃ０の誤りが検出されたビットを反転する。また、例えば、ページバッファが複数のセクタに分割され、セクタ単位でＥＣＣ演算が行われる場合には、リード／ライト回路１５２−０は、セクタ単位でデータの転送を行う。ＥＣＣ回路１４０により１つのセクタのデータ（例えば、２５６バイトまたは５１２バイトなど）の誤り検出・訂正が終了すると、リード／ライト回路１５２−０は、次のセクタのデータを読出し、これをＥＣＣ回路１４０とページバッファ１７０−１の第１のキャッシュ部分Ｃ０に転送する。

３．（ａ）第１のキャッシュ部分Ｃ０のＥＣＣ処理が終了すると、次に、ＥＣＣ処理されたデータの出力が開始される。データ出力は、非選択のメモリマットＭＡＴ−１の第１のキャッシュ部分Ｃ０から開始される。リード／ライト回路１５２−１は、第１のキャッシュ部分Ｃ０に保持されたＥＣＣ処理されたデータを出力バッファ１１０へ転送する。これにより、出力バッファ１１０に保持されたデータが出力パッドから外部に出力される。ＳＰＩインターフェースは、同期式のシリアル通信であり、フラッシュメモリ１００には、外部からシリアルクロックＳＣＫが供給される。出力バッファ１１０に保持されたデータは、シリアルクロックＳＣＫに同期して出力される。シリアル出力するための出力パッド（出力端子）は、１つであってもよいし、複数であってもよい。
（ｂ）上記動作と並行して、ページバッファ１７０−０の第２のキャッシュ部分Ｃ１のデータが、リード／ライト回路１５４−０によって、非選択のメモリマットＭＡＴ−１のページバッファ１７０−１の第２のキャッシュ部分Ｃ１に転送されるとともに、ＥＣＣ回路１４０に転送され、第２のキャッシュ部分Ｃ１の読出しデータの誤り検出訂正が行われる。ＥＣＣ回路１４０による誤り検出訂正の結果は、リード／ライト回路１５４−１により、非選択のメモリマットＭＡＴ−１の第２のキャッシュ部分Ｃ１に対して行われる。
（ｃ）さらにこれと並行して、選択されたメモリマットＭＡＴ−０のページ１の読出しが行われる。ページ１の読出しが終了すると、ページ１のデータがページバッファ１７０−０に格納され（Ｐ１Ｃ０、Ｐ１Ｃ１）、その後、第１のキャッシュ部分Ｃ０のデータのみが非選択のメモリマットＭＡＴ−１の第１のキャッシュ部分Ｃ０に転送され、かつこれと並行してＥＣＣ処理が行われる。上記の（ａ）、（ｂ）、（ｃ）の動作は、並行して行われる。

４．第１のキャッシュ部分Ｃ０の出力が終了した後、第２のキャッシュ部分Ｃ１の出力が開始される。
５．第２のキャッシュ部分Ｃ１の出力が終了した後、２ページ目の処理が上記３で説明したように行われる。

このように本実施例によれば、各メモリマットのページバッファは、１段のラッチ構成であるが、選択されたメモリマットのページバッファと非選択のメモリマットのページバッファとを利用することで、実質的に２段のラッチによる読出し動作が可能になる。これにより、ページバッファの構成を簡易にすることができる。

次に、本発明の第２の実施例について説明する。ページの連続読出しは、メモリマット間を跨ぐことも可能であり、例えば、先頭ページがメモリマットＭＡＴ−０であり、終了ページがメモリマットＭＡＴ−１である。この場合、選択メモリマットＭＡＴ−０の最後のページで読み出されたデータを非選択メモリマットＭＡＴ−１へ転送すると、次の非選択メモリマットの最初のページを読み出すとき、ページバッファ１７０−１において読出されたデータと転送されたデータとが衝突してしまう。そこで、第２の実施例では、このようなメモリマット間を跨ぐページの連続読出しである場合に、ページバッファでのデータの衝突を回避させる。

図８は、第２の実施例によるページの連続読出しの動作を説明するフローである。ここでは、メモリマットＭＡＴ−０からメモリマットＭＡＴ−１に切替わる連続ページの読出しが行われるものとする。ページの連続読出しが開始されると、制御部１３０は、選択されるページの行アドレスを検出する（Ｓ１００）。連続ページの読出しでは、アドレスカウンタを自動的にインクリメントすることで行アドレスを生成するので、制御部１３０は、アドレスカウンタの値を検出する。

次に、制御部１３０は、行アドレスがメモリマットＭＡＴ−０の最終ページに該当するか否かを判定する（Ｓ１１０）。図３に示したように、メモリマットＭＡＴ−０は、ブロック０からブロック１０２３を有し、１つのブロックは、ページ０〜ページ６３を含む（図４を参照）。従って、制御部１３０は、行アドレスが、ブロック１０２３のページ６３に該当するか否かを判定する。最終ページに該当した場合には、転送制御部１５０に、メモリマットＭＡＴ−０のページバッファ１７０−０に保持されたページ６３のデータがメモリマットＭＡＴ−１のページバッファ１７０−１に転送されるのを禁止させる（Ｓ１２０）。図９に示すようにページ６３のアレイ読出しが行われると、メモリマットＭＡＴ−０のページバッファ１７０−０の第１および第２のキャッシュ部分Ｃ０、Ｃ１にページ６３のデータが保持されるが、これらのページ６３のデータは、メモリマットＭＡＴ−１のページバッファ１７０−１に転送されない。ページバッファ１７０−０の第１のキャッシュ部分Ｃ０に保持されたデータがリード／ライト回路１５２−０によりＥＣＣ回路１４０に転送され、そこでＥＣＣ処理が行われ、次に、第２のキャッシュ部分Ｃ１に保持されたデータがリード／ライト回路１５４−０によりＥＣＣ回路１４０に転送され、そこでＥＣＣ処理が行われる。第２のキャッシュ部分Ｃ１のＥＣＣ処理が行われる間に、第１のキャッシュ部分Ｃ０に保持されたＥＣＣ処理されたデータがリード／ライト回路１５２−０により出力バッファ１１０へ転送され、シリアルクロックＳＣＫに応答して外部に出力される。第１のキャッシュ部分Ｃ０のデータ出力、および第２のキャッシュ部分Ｃ１のＥＣＣ処理が行われる間に、次のメモリマットＭＡＴ−１のページのアレイ読出しが行われる。

再び、図８を参照すると、制御部１３０は、次の行アドレスを検出し（Ｓ１３０）、当該次の行アドレスがメモリマットＭＡＴ−１のページに該当するか否かを判定する（Ｓ１４０）。図３の例で言えば、次の行アドレスがブロック１０２４のページ０に該当するか否かを判定する。該当する場合には、制御部１３０は、転送制御部１５０に、メモリマットＭＡＴ−１からメモリマットＭＡＴ−０への転送を再開させる（Ｓ１５０）。

図９に示すようにブロック１０２４のページ０のアレイ読出しが行われると、メモリマットＭＡＴ−１のページバッファ１７０−１の第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１にページ０のデータが保持される。そして、第１のキャッシュ部分Ｃ０に保持されたデータは、リード／ライト回路１５２−１によってメモリマットＭＡＴ−０の第１のキャッシュ部分Ｃ０に転送されるとともに、ＥＣＣ回路１４０に転送され、ＥＣＣ処理が実施される。次に、メモリマットＭＡＴ−０のページバッファ１７０−０に保持されたＥＣＣ処理が終了した第１のキャッシュ部分Ｃ０のデータがリード／ライト回路１５２−０によって出力バッファ１１０に転送され、外部に出力される。この期間中に、メモリマットＭＡＴ−１のページバッファ１７０−１の第２のキャッシュ部分Ｃ１のデータがリード／ライト回路１５４−１によってメモリマットＭＡＴ−０のページバッファ１７０−０の第２のキャッシュ部分Ｃ１に転送されるとともに、ＥＣＣ回路１４０に転送され、ＥＣＣ処理が実施される。

このように第２の実施例によれば、ページの連続読出しがメモリマット間を跨ぐ場合には、選択メモリマットの最終ページの読出しデータの非選択メモリマットへの転送を禁止し、次に選択されるメモリマットの先頭ページが読み出されたときに、アレイから読み出されたデータの非選択メモリマットへの転送を再開することで、ページバッファでのデータの衝突を回避したページの連続読出しを行うことができる。

上記実施例では、フラッシュメモリのメモリセルアレイが２つのメモリマットを備える例を示したが、メモリセルアレイは、３つ以上のメモリマットを備えるものであってもよい。例えば、メモリセルアレイが４つのメモリマットを備えるとき、４つの中の選択された２つのメモリマット間において、非選択メモリマットのページバッファを利用するようにしてもよいし、４つのメモリマット間において、非選択メモリマットのページバッファを利用するようにしてもよい。さらに、３つ以上のメモリマットを含む場合には、メモリマット間を跨ぐページの連続読出し時に、必ずしも選択メモリマットのデータの非選択メモリマットへの転送を禁止することを要しない。メモリマットを跨ぐとき、次に選択されるメモリマットではない他のメモリマットのページバッファを利用するようにしてもよい。

さらに本発明は、メモリセルが２値データを記憶するフラッシュメモリ、あるいはメモリセルが多値データを記憶するフラッシュメモリのいずれにも適用することが可能である。さらに本発明は、メモリアレイのＮＡＮＤストリングが基板表面に形成される２次元タイプのフラッシュメモリ、あるいはＮＡＮＤストリングが基板表面上の導電層（例えば、ポリシリコン層）に形成される３次元タイプのフラッシュメモリのいずれにも適用することが可能である。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ １１０：入出力バッファ
１２０：アドレスレジスタ １３０：制御部
１４０：ＥＣＣ回路 １５０：転送制御部
１５２／１５４：リード／ライト回路 １６０：ワード線選択回路
１７０：ページバッファ／センス回路 １８０：列選択回路

Claims (12)

1. 少なくとも第１および第２のメモリプレーンを含むメモリアレイと、
   第１のメモリプレーンまたは第２のメモリプレーンからデータを読出し可能な読出し手段と、
   第１のメモリプレーンから読み出されたデータを保持可能な第１のデータ保持手段と、
   第２のメモリプレーンから読み出されたデータを保持可能な第２のデータ保持手段と、
   データの誤り検出・訂正を行う誤り検出訂正手段と、
   データを出力する出力手段と、
   第１のデータ保持手段、第２のデータ保持手段、前記誤り検出訂正手段および前記出力手段の間でデータの転送を制御する転送制御手段とを有し、
   前記転送制御手段は、第１のメモリプレーンが選択されているとき、第１のデータ保持手段に保持されたデータを非選択の第２のメモリプレーンの第２のデータ保持手段に転送する、不揮発性半導体記憶装置。
2. 前記転送制御手段は、第２のメモリプレーンが選択されているとき、第２のデータ保持手段に保持されたデータを非選択の第１のメモリプレーンの第１のデータ保持手段に転送する、請求項１に記載の不揮発性半導体記憶装置。
3. 前記転送制御手段は、第１のメモリプレーンが選択されているとき、第１のデータ保持手段に保持されたデータを第２のデータ保持手段に転送するとともに前記誤り検出訂正手段に転送する、請求項１に記載の不揮発性半導体記憶装置。
4. 前記転送制御手段は、第２のメモリプレーンが選択されているとき、第２のデータ保持手段に保持されたデータを第１のデータ保持手段に転送するとともに前記誤り検出訂正手段に転送する、請求項３に記載の不揮発性半導体記憶装置。
5. 前記転送制御手段は、第１のメモリプレーンが選択されているとき、第２のデータ保持手段に保持された前記誤り検出訂正手段により処理されたデータを前記出力手段に転送する、請求項１ないし４いずれか１つに記載の不揮発性半導体記憶装置。
6. 前記転送制御手段は、第２のメモリプレーンが選択されているとき、第１のデータ保持手段に保持された前記誤り検出訂正手段により処理されたデータを前記出力手段に転送する、請求項１ないし５いずれか１つに記載の不揮発性半導体記憶装置。
7. 第１のデータ保持手段は、第１の保持領域と第２の保持領域とを有し、第２のデータ保持手段は、第１の保持領域と第２の保持領域とを有し、
   前記転送制御手段は、第２のデータ保持手段の第１の保持領域のデータを前記出力手段に転送している間に、第１のデータ保持手段の第２の保持領域のデータを第２のデータ保持手段の第２の保持領域と前記誤り検出訂正手段に転送する、請求項１ないし６いずれか１つに記載の不揮発性半導体記憶装置。
8. 前記転送制御手段は、第２のデータ保持手段の第２の保持領域のデータを前記出力手段に転送している間に、第１のデータ保持手段の第１の保持領域のデータを第２のデータ保持手段の第１の保持領域と前記誤り検出訂正手段に転送する、請求項７に記載の不揮発性半導体記憶装置。
9. 前記読出し手段は、第１のメモリプレーンまたは第２のメモリプレーンのページの連続読出しを行う、請求項１ないし８いずれか１つに記載の不揮発性半導体記憶装置。
10. 前記読出し手段がページの連続読出しを行う場合、前記転送制御手段は、選択ページがメモリプレーンの最終ページに該当するか否かを判定し、該当する場合には、選択メモリプレーンから非選択メモリプレーンへの読出しデータの転送を禁止する、請求項１ないし９いずれか１つに記載の不揮発性半導体記憶装置。
11. 前記転送制御手段はさらに、選択ページが次に選択されるメモリプレーンの先頭ページ該当するか否かを判定し、該当する場合には、選択メモリプレーンから非選択メモリプレーンへの読出しデータの転送を再開する、請求項１０に記載の不揮発性半導体記憶装置。
12. 前記出力手段は、外部シリアルクロック信号に応答してデータを出力する、請求項１ないし１１いずれか１つに記載の不揮発性半導体記憶装置。
    

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