[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN112928023B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112928023B
CN112928023B CN201911241298.4A CN201911241298A CN112928023B CN 112928023 B CN112928023 B CN 112928023B CN 201911241298 A CN201911241298 A CN 201911241298A CN 112928023 B CN112928023 B CN 112928023B
Authority
CN
China
Prior art keywords
fin
layer
source
forming
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911241298.4A
Other languages
English (en)
Other versions
CN112928023A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201911241298.4A priority Critical patent/CN112928023B/zh
Publication of CN112928023A publication Critical patent/CN112928023A/zh
Application granted granted Critical
Publication of CN112928023B publication Critical patent/CN112928023B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，包括：提供衬底，衬底上具有鳍部结构，鳍部结构包括若干层依次重叠的第一鳍部层与第二鳍部层；在衬底上形成横跨鳍部结构的伪栅极结构；在伪栅极结构两侧的鳍部结构内形成凹槽；去除凹槽侧壁的部分第一鳍部层，形成第一修正鳍部层、第一鳍部凹槽和第二鳍部凹槽；形成位于第一鳍部凹槽内的第一阻挡层、以及位于第二鳍部凹槽内的第二阻挡层，第一阻挡层的厚度大于第二阻挡层的厚度；在凹槽内形成第一源漏掺杂层与第二源漏掺杂层。通过增大第一阻挡层的厚度，能够有效的提升第一源漏掺杂层与形成的栅极结构之间的隔离效果，减小了第一源漏掺杂层与栅极结构之间的寄生电容，进而提升了最终形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和阻挡层，所述阻挡层覆盖部分所述鳍部的侧壁，且阻挡层表面低于鳍部顶部；位于阻挡层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升所述第一源漏掺杂层与形成的栅极结构之间的隔离效果，减小了所述第一源漏掺杂层与栅极结构之间的寄生电容，进而提升了最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成的方法，包括：提供衬底，所述衬底上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层所述第一鳍部层之间的第二鳍部层；在所述衬底上形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面；在所述伪栅极结构两侧的鳍部结构内形成凹槽；去除所述凹槽侧壁的部分所述第一鳍部层，形成第一修正鳍部层、第一鳍部凹槽和第二鳍部凹槽，所述第一鳍部凹槽位于底层的所述第一修正鳍部层和所述衬底之间，所述第二鳍部凹槽位于相邻两层的所述第二鳍部层之间；形成位于所述第一鳍部凹槽内的第一阻挡层、以及位于所述第二鳍部凹槽内的第二阻挡层，所述第一阻挡层的厚度大于第二阻挡层的厚度；在所述凹槽底部表面形成第一源漏掺杂层，所述第一源漏掺杂层内具有第一源漏离子；在所述第一源漏掺杂层上形成第二源漏掺杂层，所述第二源漏掺杂层内具有第二源漏离子。
可选的，所述第一阻挡层与所述第二阻挡层在形成所述第一源漏掺杂层之后形成。
可选的，其特征在于，所述第一阻挡层、第二阻挡层以及所述第一源漏掺杂层的形成方法包括：在所述凹槽侧壁与底部表面、以及所述伪栅极结构侧壁与顶部表面形成第一初始阻挡层；回刻蚀所述第一初始阻挡层，直至暴露出所述凹槽底部表面与所述伪栅极结构顶部表面为止，形成第二初始阻挡层；在所述凹槽底部形成所述第一源漏掺杂层，所述第一源漏掺杂层覆盖所述第二初始阻挡层部分侧壁，且所述第一源漏掺杂层的顶部表面低于或齐平于位于底层的所述第一修正鳍部层的顶部表面；回刻蚀所述第二初始阻挡层，直至暴露出所述第二鳍部层侧壁为止，形成所述第一阻挡层与所述第二阻挡层。
可选的，所述第一初始阻挡层的材料包括氮化硅。
可选的，形成所述第一初始阻挡层的工艺包括物理气相沉积工艺或化学气相沉积工艺。
可选的，回刻蚀所述第一初始阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
可选的，回刻蚀所述第二初始阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
可选的，所述第一源漏掺杂层的形成工艺包括外延生长工艺；在所述第一源漏掺杂层内掺杂所述第一源漏离子的工艺包括原位掺杂工艺。
可选的，所述第二源漏掺杂层的形成工艺包括外延生长工艺；在所述第二源漏掺杂层内掺杂所述第二源漏离子的工艺包括原位掺杂工艺。
可选的，所述第二源漏掺杂层内的所述第二源漏离子的浓度高于所述第一源漏掺杂层内的所述第一源漏离子的浓度。
可选的，所述第二源漏掺杂层内的所述第二源漏离子的浓度为1E20atoms/cm3～6E21atoms/cm3；所述第一源漏掺杂层内的所述第一源漏离子的浓度为2E19atoms/cm3～3E20atoms/cm3。
可选的，所述凹槽的形成方法包括：以所述伪栅极结构为掩膜刻蚀所述鳍部结构，直至暴露出所述衬底顶部表面为止，在所述伪栅极结构两侧的鳍部结构内形成所述凹槽。
可选的，所述伪栅极结构包括伪栅层。
可选的，所述伪栅层的材料采用多晶硅或非晶硅。
可选的，所述鳍部结构的形成方法包括：在所述衬底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿所述衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部膜中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜刻蚀所述鳍部材料膜，直至暴露出所述衬底顶部表面为止，形成所述鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层所述第一鳍部层之间的第二鳍部层。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅锗或单晶硅。
可选的，在形成所述第一源漏掺杂层与所述第二源漏掺杂层之后，还包括：在所述第二源漏掺杂层和所述伪栅极结构上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除伪栅极结构和伪栅极结构覆盖的所述第一修正鳍部层，在所述介质层内及相邻的所述第二鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第二鳍部层。
相应的，本发明还提供了一种由上述任一项方法所形成的半导体结构，包括：衬底，所述衬底上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一修正鳍部层、以及位于相邻两层所述第一修正鳍部层之间的第二鳍部层；位于所述第一修正鳍部层和所述衬底之间的第一鳍部凹槽、以及位于相邻两层所述第二鳍部层之间的第二鳍部凹槽；位于所述鳍部结构上的伪栅极结构；位于所述伪栅极结构两侧的凹槽；位于所述第一鳍部凹槽内的第一阻挡层、以及位于所述第二鳍部凹槽内的第二阻挡层，所述第一阻挡层的厚度大于所述第二阻挡层的厚度；位于所述凹槽底部表面的第一源漏掺杂层，所述第一源漏掺杂层内具有第一源漏离子；位于所述第一源漏掺杂层上的所述第二源漏掺杂层，所述第二源漏掺杂层内具有第二源漏离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，通过在所述第一鳍部凹槽内形成第一阻挡层，在所述第二鳍部凹槽内形成第二阻挡层，所述第一阻挡层的厚度大于所述第二阻挡层的厚度，以此来增大所述第一阻挡层的厚度，在后续的制程中，通过增大厚度后的所述第一阻挡层，能够有效的提升所述第一源漏掺杂层与形成的栅极结构之间的隔离效果，减小了所述第一源漏掺杂层与栅极结构之间的寄生电容，进而提升了最终形成的半导体结构的性能。
另外所述第二阻挡层的厚度较小，其目的是避免当所述第二阻挡层的厚度较大时，所述凹槽的侧壁呈梳齿状，在后续的制程中，导致所述第二源漏掺杂层不易在所述第一阻挡层与所述第二阻挡层之间生长。
进一步，在本发明的技术方案中，所述第二源漏掺杂层内的所述第二源漏离子的浓度高于所述第一源漏掺杂层内的所述第一源漏离子的浓度，所述第二源漏掺杂层内的所述第二源漏离子的浓度为1E20atoms/cm3～6E21atoms/cm3；所述第一源漏掺杂层内的所述第一源漏离子的浓度为2E19atoms/cm3～3E20atoms/cm3。
由于所述第一源漏掺杂层直接与所述衬底进行接触，通过降低所述第一源漏掺杂层内的第一源漏离子的浓度，进而减小所述第一源漏掺杂层与所述衬底之间的掺杂离子的浓度差，当掺杂离子浓度差减小时，能够进一步的减小所述第一源漏掺杂层与所述衬底之间的漏电流与寄生电容，进而提升最终形成的半导体结构的电学性能。
进一步，在本发明的技术方案中，所述第一阻挡层与所述第二阻挡层在形成所述第一源漏掺杂层之后形成，在形成所述第一源漏掺杂层的同时，还利用所述第一源漏掺杂层覆盖部分所述第二初始阻挡层的侧壁，进而在后续形成了底层宽度增加的所述第一阻挡层，简化了制程步骤，提升了生产效率。
附图说明
图1至图3是一种半导体结构形成方法各步骤的结构示意图；
图4至图15是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体结构的性能较差。以下将结合附图进行具体说明。
请参考图1，提供衬底100，所述衬底100上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层101、以及位于相邻两层所述第一鳍部层101之间的第二鳍部层102；在所述衬底100上形成横跨所述鳍部结构的伪栅极结构103，所述伪栅极结构103覆盖所述鳍部结构部分侧壁与部分顶部表面。
请参考图2，在所述伪栅极结构103两侧的鳍部结构内形成凹槽104；去除所述凹槽104侧壁的部分所述第一鳍部层101，形成第一修正鳍部层105、第一鳍部凹槽(未标示)与第二鳍部凹槽(未标示)，所述第一鳍部凹槽位于底层的所述第一修正鳍部层105和所述衬底100之间，所述第二鳍部凹槽位于相邻两层的所述第二鳍部层102之间；在所述第一鳍部凹槽内形成第一阻挡层106、以及位于所述第二鳍部凹槽内的第二阻挡层108。
请参考图3，在所述凹槽104内形成源漏掺杂层107，所述源漏掺杂层107内具有源漏离子。
在上述实施例中，在后续的制程中，需要将所述第一修正鳍部层105去除形成栅极结构。然而在形成栅极结构之后，由于位于底层的所述阻挡层106的宽度较小，隔离性能较差，容易导致所述源漏掺杂层107与栅极结构之间形成寄生电容，进而导致最终形成的半导体结构的性能较差。
在此基础上，本发明提供一种半导体结构及其形成方法，通过增大所述第一阻挡层的宽度，在后续的制程中，所述第一阻挡层能够有效的提升所述第一源漏掺杂层与形成的栅极结构之间的隔离效果，减小了所述第一源漏掺杂层与栅极结构之间的寄生电容，进而提升了最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图15，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图4，提供衬底200，所述衬底200上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层201、以及位于相邻两层所述第一鳍部层201之间的第二鳍部层202。
所述衬底200的材料可以采用单晶硅或单晶锗硅；在本实施例中，所述衬底200采用的材料为单晶锗硅。
所述鳍部结构的形成方法包括：在所述衬底200上形成鳍部材料膜(未图示)，所述鳍部材料膜包括若干层沿所述衬底表面法线方向重叠的第一鳍部膜(未图示)、以及位于相邻两层第一鳍部膜中的第二鳍部膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，直至暴露出所述衬底顶部表面为止，形成所述鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层201、以及位于相邻两层所述第一鳍部层201之间的第二鳍部层202。
所述第一鳍部层201的材料和第二鳍部层202的材料不同，其目的是在后续形成栅极结构时，需要将所述第一鳍部层201去除，因此通过采用不同材料的所述第一鳍部层201与所述第二鳍部层202的材料具有较大的刻蚀选择比，减小在去除所述第一鳍部层201的过程中对多所述第二鳍部层202的损伤。在本实施例中，所述第一鳍部层201的材料单晶硅，所述第二鳍部层202的材料为单晶锗硅；在其他实施例中，所述第一鳍部层的材料为单晶锗硅，所述第二鳍部层的材料为单晶硅。
请参考图5，在所述衬底200上形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面。
所述伪栅极结构包括：位于所述鳍部结构上的栅介质层203、位于所述栅介质层203上的伪栅层204、位于所述伪栅层204上的保护层205、以及位于所述伪栅层204与所述保护层205侧壁的侧墙206。
在本实施例中，所述伪栅层204的材料采用多晶硅；在其他实施例中，所述伪栅层204的材料还可以采用非晶硅。
在本实施例中，所述保护层205的材料采用氮化硅；在其他实施例中，所述保护层的材料还可以采用氧化硅。
所述侧墙206的形成方法包括：在所述栅介质层203顶部表面、所述伪栅层204侧壁以及所述保护层205侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层205与所述栅介质层203顶部表面为止，形成所述侧墙206。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙206的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述侧墙206用于定义后续源漏掺杂层的位置。
请参考图6，在所述伪栅极结构两侧的鳍部结构内形成凹槽207。
所述凹槽207的形成方法包括：以所述伪栅极结构为掩膜刻蚀所述鳍部结构，直至暴露出所述衬底200顶部表面为止，在所述伪栅极结构两侧的鳍部结构内形成所述凹槽207。
在本实施例中，所述凹槽207作用为后续形成的所述源漏掺杂层提供空间。
刻蚀所述鳍部结构的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
本实施例中，刻蚀所述鳍部结构的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
请参考图7，去除所述凹槽207侧壁的部分所述第一鳍部层201，形成第一修正鳍部层208、第一鳍部凹槽209和第二鳍部凹槽210，所述第一鳍部凹槽209位于底层的所述第一修正鳍部层208和所述衬底200之间，所述第二鳍部凹槽210位于相邻两层的所述第二鳍部层202之间。
在本实施例中，所述第一鳍部凹槽209的作用是为后续形成的第一阻挡层提供空间，所述第二鳍部凹槽210的作用是为后续形成的第二阻挡层提供空间。
在本实施例中，去除部分所述第一鳍部层201的工艺为湿法刻蚀工艺。所述湿法刻蚀的刻蚀液对单晶硅和单晶锗硅有很好的选择比，能够保证在去除单晶硅的同时，单晶锗硅的形貌不受影响。所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
在形成所述第一鳍部凹槽209与所述第二鳍部凹槽210之后，形成位于所述第一鳍部凹槽209内的第一阻挡层、以及位于所述第二鳍部凹槽210内的第二阻挡层，所述第一阻挡层的厚度大于第二阻挡层的厚度；在所述凹槽底部表面形成第一源漏掺杂层，所述第一源漏掺杂层内具有第一源漏离子。所述第一阻挡层、所述第二阻挡层以及所述第一源漏掺杂层的具体形成过程请参考图8至图11。
请参考图8，在所述凹槽207侧壁与底部表面、以及所述伪栅极结构侧壁与顶部表面形成第一初始阻挡层211。
在本实施例中，所述第一初始阻挡层211的材料采用氮化硅。
在本实施例中，所述第一初始阻挡层211的形成工艺采用物理气相沉积工艺；在其他实施例中，所述第一初始阻挡层的形成工艺还可以采用化学气相沉积工艺。
请参考图9，回刻蚀所述第一初始阻挡层211，直至暴露出所述凹槽207底部表面与所述伪栅极结构顶部表面为止，形成第二初始阻挡层212。
回刻蚀所述第一初始阻挡层211的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺；在本实施例中，回刻蚀所述第一初始阻挡层211的工艺采用各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺参数包括：刻蚀气体包括CF4和CH2F2，其中CF4的流量为50sccm～500sccm，CH2F2的流量为30sccm～100sccm。
请参考图10，在所述凹槽207底部形成所述第一源漏掺杂层213，所述第一源漏掺杂层213覆盖所述第二初始阻挡层212部分侧壁，且所述第一源漏掺杂层213的顶部表面低于或齐平于位于底层的所述第一修正鳍部层208的顶部表面。
所述第一源漏掺杂层213覆盖所述第二初始阻挡层212部分侧壁，其作用是在后续回刻蚀所述第二初始阻挡层212时，使覆盖的所述第二初始阻挡层212不会被刻蚀，进而保证后续形成的第一阻挡层的厚度增大。
在本实施例中，所述第一源漏掺杂层213采用的材料与所述第二初始阻挡层212采用的材料不同，通过材料的不同使得所述第一源漏掺杂层213与所述第二初始阻挡层212之间产生一定的刻蚀选择比，进而在后续刻蚀所述第二初始阻挡层212时，保证所述第一源漏掺杂层213不会被刻蚀去除。
在本实施例中，所述第一源漏掺杂层213的形成工艺包括外延生长工艺；在所述第一源漏掺杂层213内掺杂所述第一源漏离子的工艺包括原位掺杂工艺。
请参考图11，回刻蚀所述第二初始阻挡层212，直至暴露出所述第二鳍部层202侧壁为止，形成所述第一阻挡层214与所述第二阻挡层215。
回刻蚀所述第二初始阻挡层212的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺；在本实施例中，回刻蚀所述第二初始阻挡层212的工艺采用各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺参数包括：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，刻蚀功率为200W～400W，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
形成的所述第一阻挡层214的厚度大于所述第二阻挡层215的厚度，所述厚度的方向为垂直于所述第一阻挡层214侧壁的方向，以此来增大所述第一阻挡层214的厚度。在后续的制程中，通过增大厚度后的所述第一阻挡层214能够有效的提升所述第一源漏掺杂层213与形成的栅极结构之间的隔离效果，减小了所述第一源漏掺杂层213与栅极结构之间的寄生电容，进而提升了最终形成的半导体结构的性能。另外所述第二阻挡层215的厚度较小，其目的是避免当所述第二阻挡层215的厚度较大时，所述凹槽207的侧壁呈梳齿状，在后续的制程中，导致所述第二源漏掺杂层不易在所述第一阻挡层214与所述第二阻挡层215之间生长。
通过将所述第一阻挡层与所述第二阻挡层在形成所述第一源漏掺杂层之后形成，在形成所述第一源漏掺杂层的同时，还利用所述第一源漏掺杂层覆盖部分所述第二初始阻挡层的侧壁，进而在后续形成了底层宽度增加的所述第一阻挡层，简化了制程步骤，提升了生产效率。
请参考图12，在形成所述第一阻挡层214与所述第二阻挡层215之后，在所述第一源漏掺杂层213上形成第二源漏掺杂层216，所述第二源漏掺杂层216内具有第二源漏离子。
在本实施例中，所述第二源漏掺杂层216的形成工艺包括外延生长工艺；在所述源漏掺杂层216内掺杂所述源漏离子的工艺包括原位掺杂工艺。
当所述半导体结构为P型器件时，所述第一源漏掺杂层213与所述第二源漏掺杂层216的材料包括：硅、锗或硅锗；所述第一源漏离子与所述第二源漏离子为P型离子，所述P型离子包括硼离子、BF2-离子或铟离子；当所述半导体结构为N型器件时，所述第一源漏掺杂层213与所述第二源漏掺杂层216的材料包括：硅、砷化镓或铟镓砷；所述第一源漏离子与所述第二源漏离子为N型离子，所述N型离子包括磷离子或砷离子。
在本实施例中，所述半导体结构为N型器件，所述第一源漏掺杂层213与所述第二源漏掺杂层216的材料采用硅，所述第一源漏离子与所述第二源漏离子采用磷离子。
在本实施例中，所述第二源漏掺杂层216内的所述第二源漏离子的浓度高于所述第一源漏掺杂层213内的所述第一源漏离子的浓度。具体的，所述第二源漏掺杂层216内的所述第二源漏离子的浓度为1E20atoms/cm3～6E21atoms/cm3；所述第一源漏掺杂213层内的所述第一源漏离子的浓度为2E19atoms/cm3～3E20atoms/cm3。
由于所述第一源漏掺杂层213直接与所述衬底200进行接触，通过降低所述第一源漏掺杂层213内的第一源漏离子的浓度，进而减小所述第一源漏掺杂层213与所述衬底200之间的掺杂离子的浓度差，当掺杂离子浓度差减小时，能够进一步的减小所述第一源漏掺杂层213与所述衬底200之间的漏电流与寄生电容，进而提升最终形成的半导体结构的电学性能。
在形成所述第二源漏掺杂层216之后，在所述第二源漏掺杂层216和所述伪栅极结构上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除伪栅极结构和伪栅极结构覆盖的所述第一修正鳍部层208，在所述介质层内及相邻的所述第二鳍部层202之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第二鳍部层202。所述栅极结构的具体形成过程请参考图13至图15。
请参考图13，在所述第二源漏掺杂层216和所述伪栅极结构上形成介质层217，所述介质层217覆盖所述伪栅极结构侧壁。
在本实施例中，所述介质层217具体覆盖所述第二源漏掺杂层216以及所述伪栅极结构侧壁，暴露出所述伪栅极结构的顶部表面。
所述介质层217的形成方法包括：在所述第二源漏掺杂层216与所述伪栅极结构上形成初始介质层(图未示)，所述初始介质层覆盖所述伪栅极结构的顶部表面和侧壁表面；平坦化所述初始介质层，直至暴露出伪栅极结构顶部的保护层205表面为止，形成所述介质层217。
在本实施例中，所述介质层217的材料采用氧化硅。
请参考图14，去除伪栅极结构和伪栅极结构覆盖的所述第一修正鳍部层208，在所述介质层217内及相邻的所述第二鳍部层202之间形成栅开口218。
去除所述伪栅极结构和所述伪栅极结构覆盖的所述第一修正鳍部层208的方法包括：去除所述伪栅极层204，在所述介质层217中形成初始栅开口(未图示)；去除初始栅开口暴露出的第一修正鳍部层208，使初始栅开口形成所述栅开口218。
具体的，在去除伪栅极层214之前还包括去除所述伪栅极层214顶部的所述保护层205。
在本实施例中，去除所述第一修正鳍部层208的工艺采用湿法刻蚀工艺。
请参考图15，在所述栅开口218内形成栅极结构219，所述栅极结构219包围第二鳍部层202。
所述栅极结构202包括栅极层，所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
在本实施例中，所述栅极层的材料采用铜。
相应的，本发明的实施例中还提供了一种采用上述方法形成的半导体结构，请继续参考图12，所述半导体结构包括：衬底200，所述衬底200上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一修正鳍部层208、以及位于相邻两层所述第一修正鳍部层208之间的第二鳍部层202；位于所述第一修正鳍部层208和所述衬底200之间的第一鳍部凹槽、以及位于相邻两层所述第二鳍部层202之间的第二鳍部凹槽；位于所述鳍部结构上的伪栅极结构；位于所述伪栅极结构两侧的凹槽；位于所述第一鳍部凹槽内的第一阻挡层214、以及位于所述第二鳍部凹槽内的第二阻挡层215，所述第一阻挡层214的厚度大于所述第二阻挡层215的厚度；位于所述凹槽底部表面的第一源漏掺杂层213，所述第一源漏掺杂层213内具有第一源漏离子；位于所述第一源漏掺杂层213上的所述第二源漏掺杂层216，所述第二源漏掺杂层216内具有第二源漏离子。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构形成的方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层所述第一鳍部层之间的第二鳍部层；
在所述衬底上形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面；
在所述伪栅极结构两侧的鳍部结构内形成凹槽；
去除所述凹槽侧壁的部分所述第一鳍部层，形成第一修正鳍部层、第一鳍部凹槽和第二鳍部凹槽，所述第一鳍部凹槽位于底层的所述第一修正鳍部层和所述衬底之间，所述第二鳍部凹槽位于相邻两层的所述第二鳍部层之间；
形成位于所述第一鳍部凹槽内的第一阻挡层、以及位于所述第二鳍部凹槽内的第二阻挡层，所述第一阻挡层的厚度大于第二阻挡层的厚度，所述厚度的方向为垂直于所述第一阻挡层侧壁的方向；
在所述凹槽底部表面形成第一源漏掺杂层，所述第一源漏掺杂层内具有第一源漏离子；
所述第一阻挡层与所述第二阻挡层在形成所述第一源漏掺杂层之后形成，所述第一阻挡层、第二阻挡层以及所述第一源漏掺杂层的形成方法包括：在所述凹槽侧壁与底部表面、以及所述伪栅极结构侧壁与顶部表面形成第一初始阻挡层；回刻蚀所述第一初始阻挡层，直至暴露出所述凹槽底部表面与所述伪栅极结构顶部表面为止，形成第二初始阻挡层；在所述凹槽底部形成所述第一源漏掺杂层，所述第一源漏掺杂层覆盖所述第二初始阻挡层部分侧壁，且所述第一源漏掺杂层的顶部表面低于或齐平于位于底层的所述第一修正鳍部层的顶部表面；回刻蚀所述第二初始阻挡层，直至暴露出所述第二鳍部层侧壁为止，形成所述第一阻挡层与所述第二阻挡层；
在所述第一源漏掺杂层上形成第二源漏掺杂层，所述第二源漏掺杂层内具有第二源漏离子。
2.如权利要求1所述半导体结构形成的方法，其特征在于，所述第一初始阻挡层的材料包括氮化硅。
3.如权利要求1所述半导体结构形成的方法，其特征在于，形成所述第一初始阻挡层的工艺包括物理气相沉积工艺或化学气相沉积工艺。
4.如权利要求1所述半导体结构形成的方法，其特征在于，回刻蚀所述第一初始阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
5.如权利要求1所述半导体结构形成的方法，其特征在于，回刻蚀所述第二初始阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
6.如权利要求1所述半导体结构形成的方法，其特征在于，所述第一源漏掺杂层的形成工艺包括外延生长工艺；在所述第一源漏掺杂层内掺杂所述第一源漏离子的工艺包括原位掺杂工艺。
7.如权利要求1所述半导体结构形成的方法，其特征在于，所述第二源漏掺杂层的形成工艺包括外延生长工艺；在所述第二源漏掺杂层内掺杂所述第二源漏离子的工艺包括原位掺杂工艺。
8.如权利要求1所述半导体结构形成的方法，其特征在于，所述第二源漏掺杂层内的所述第二源漏离子的浓度高于所述第一源漏掺杂层内的所述第一源漏离子的浓度。
9.如权利要求8所述半导体结构形成的方法，其特征在于，所述第二源漏掺杂层内的所述第二源漏离子的浓度为1E20atoms/cm3～6E21atoms/cm3；所述第一源漏掺杂层内的所述第一源漏离子的浓度为2E19atoms/cm3～3E20atoms/cm3。
10.如权利要求1所述半导体结构形成的方法，其特征在于，所述凹槽的形成方法包括：以所述伪栅极结构为掩膜刻蚀所述鳍部结构，直至暴露出所述衬底顶部表面为止，在所述伪栅极结构两侧的鳍部结构内形成所述凹槽。
11.如权利要求1所述半导体结构形成的方法，其特征在于，所述伪栅极结构包括伪栅层。
12.如权利要求11所述半导体结构形成的方法，其特征在于，所述伪栅层的材料采用多晶硅或非晶硅。
13.如权利要求1所述半导体结构形成的方法，其特征在于，所述鳍部结构的形成方法包括：在所述衬底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿所述衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部膜中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜刻蚀所述鳍部材料膜，直至暴露出所述衬底顶部表面为止，形成所述鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层所述第一鳍部层之间的第二鳍部层。
14.如权利要求1所述半导体结构形成的方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅锗或单晶硅。
15.如权利要求1所述半导体结构形成的方法，其特征在于，在形成所述第一源漏掺杂层与所述第二源漏掺杂层之后，还包括：在所述第二源漏掺杂层和所述伪栅极结构上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除伪栅极结构和伪栅极结构覆盖的所述第一修正鳍部层，在所述介质层内及相邻的所述第二鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第二鳍部层。
16.一种如权利要求1至15任一项方法所形成的半导体结构，其特征在于，包括：
衬底，所述衬底上具有鳍部结构，所述鳍部结构包括若干层沿所述衬底表面法线方向重叠的第一修正鳍部层、以及位于相邻两层所述第一修正鳍部层之间的第二鳍部层；
位于所述第一修正鳍部层和所述衬底之间的第一鳍部凹槽、以及位于相邻两层所述第二鳍部层之间的第二鳍部凹槽；
位于所述鳍部结构上的伪栅极结构；
位于所述伪栅极结构两侧的凹槽；
位于所述第一鳍部凹槽内的第一阻挡层、以及位于所述第二鳍部凹槽内的第二阻挡层，所述第一阻挡层的厚度大于所述第二阻挡层的厚度；
位于所述凹槽底部表面的第一源漏掺杂层，所述第一源漏掺杂层内具有第一源漏离子；
位于所述第一源漏掺杂层上的所述第二源漏掺杂层，所述第二源漏掺杂层内具有第二源漏离子。
CN201911241298.4A 2019-12-06 2019-12-06 半导体结构及其形成方法 Active CN112928023B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911241298.4A CN112928023B (zh) 2019-12-06 2019-12-06 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911241298.4A CN112928023B (zh) 2019-12-06 2019-12-06 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112928023A CN112928023A (zh) 2021-06-08
CN112928023B true CN112928023B (zh) 2023-07-18

Family

ID=76161582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911241298.4A Active CN112928023B (zh) 2019-12-06 2019-12-06 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112928023B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165522A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN107591436A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN110047908A (zh) * 2018-01-16 2019-07-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN110277316A (zh) * 2018-03-13 2019-09-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559675B2 (en) * 2017-12-21 2020-02-11 International Business Machines Corporation Stacked silicon nanotubes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165522A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN107591436A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN110047908A (zh) * 2018-01-16 2019-07-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN110277316A (zh) * 2018-03-13 2019-09-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN112928023A (zh) 2021-06-08

Similar Documents

Publication Publication Date Title
CN111180513B (zh) 半导体器件及其形成方法
CN110648915B (zh) 半导体器件及其形成方法
CN109979986B (zh) 半导体器件及其形成方法
CN113555285B (zh) 半导体结构的形成方法
CN110797262A (zh) 半导体器件及其形成方法
CN110534569B (zh) 半导体器件及其形成方法
CN109980003A (zh) 半导体器件及其形成方法
CN109872953B (zh) 半导体器件及其形成方法
CN112928023B (zh) 半导体结构及其形成方法
CN112928024B (zh) 半导体结构及其形成方法
CN113838934B (zh) 半导体结构及其形成方法
CN113903808B (zh) 半导体结构及其形成方法
CN111952357B (zh) 半导体器件及其形成方法
CN109979820A (zh) 半导体器件的形成方法
CN112151382B (zh) 半导体结构及其形成方法
CN110957219B (zh) 半导体器件及其形成方法
CN113113486B (zh) 半导体器件及其形成方法
CN109994548B (zh) 半导体结构及其形成方法
CN110060931B (zh) 半导体器件及其形成方法
CN113555284B (zh) 半导体结构的形成方法
CN111725067A (zh) 半导体结构及其形成方法
CN113078214B (zh) 半导体结构及其形成方法
CN113113485B (zh) 半导体器件及其形成方法
CN114068709B (zh) 半导体器件及其形成方法
CN113937163B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant