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CN107731737B - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

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CN107731737B CN201610664298.5A CN201610664298A CN107731737B CN 107731737 B CN107731737 B CN 107731737B CN 201610664298 A CN201610664298 A CN 201610664298A CN 107731737 B CN107731737 B CN 107731737B
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Abstract

一种半导体结构的形成方法，包括：提供基底；在基底上形成栅极结构；在栅极结构两侧基底内形成源漏掺杂区；在源漏掺杂区上形成层间介质层；在层间介质层上形成具有多个第一开口的掩膜层，第一开口贯穿掩膜层，且第一开口沿平行于基底表面的截面为长方形，第一开口的长边具有第一长度；其中，平行于第一开口长边的方向为第一开口的延伸方向；对掩膜层进行表面处理去除部分掩膜层，增加第一长度；以掩膜层为掩膜刻蚀层间介质层，在层间介质层内形成露出源漏掺杂区的接触孔。本发明对掩膜层进行表面处理，增加第一开口的第一长度，从而使接触孔沿延伸方向的长度尺寸增加，进而避免因接触孔沿延伸方向的长度尺寸过小，而难以露出源漏掺杂区的问题。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
背景技术
集成电路制造需要使用多个金属层将各半导体器件连接在一起形成电路。具体地说，金属层包括互连线和形成在接触孔内的接触孔插塞，接触孔内的接触孔插塞连接半导体器件，互连线将不同半导体器件上的接触孔插塞连接起来形成电路。
所述接触孔的形成方法包括以下步骤：提供基底，所述基底包括相邻的第一区域和第二区域；在所述第一区域和第二区域基底上形成栅极结构；在所述第一区域栅极结构两侧的基底内形成第一源漏掺杂区，在所述第二区域栅极结构两侧的基底内形成第二源漏掺杂区；在所述栅极结构之间的基底上形成介质层，所述介质层还覆盖所述第一源漏掺杂区和第二源漏掺杂区；在所述介质层上形成掩膜材料层；在所述掩膜材料层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述掩膜材料层，形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述介质层，形成贯穿所述第一区域介质层并暴露出所述第一源漏掺杂区的第一接触孔，以及贯穿所述第二区域介质层并暴露出所述第二源漏掺杂区的第二接触孔；在所述第一接触孔中形成第一接触孔插塞，在所述第二接触孔中形成第二接触孔插塞。
但是，现有技术形成的接触孔，容易导致半导体结构的电学性能下降。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；在所述源漏掺杂区上形成层间介质层；在所述层间介质层上形成具有多个第一开口的掩膜层，所述第一开口贯穿所述掩膜层，且所述第一开口沿平行于所述基底表面的截面为长方形，所述第一开口的长边具有第一长度；其中，平行于所述第一开口长边的方向为所述第一开口的延伸方向；对所述掩膜层进行表面处理去除部分掩膜层，增加所述第一开口的第一长度；以所述掩膜层为掩膜刻蚀所述层间介质层，形成贯穿所述层间介质层、并暴露出所述源漏掺杂区的接触孔；在所述接触孔中形成接触孔插塞。
可选的，所述掩膜层为抗反射层。
可选的，所述掩膜层为含硅抗反射层、氮氧化硅层或低温氧化硅层。
可选的，所述表面处理为定向带状离子束刻蚀工艺。
可选的，所述第一开口包括第一侧壁和第二侧壁，所述第一侧壁垂直于所述第一开口的延伸方向，所述第二侧壁平行于所述第一开口的延伸方向；所述定向带状离子束刻蚀工艺对所述第一侧壁的刻蚀速率大于对所述第二侧壁的刻蚀速率。
可选的，所述定向带状离子束刻蚀工艺对所述第一侧壁和第二侧壁的刻蚀速率的比值为10:1至200:1。
可选的，所述定向带状离子束刻蚀工艺的步骤包括：提供脉冲直流偏压，将刻蚀气体转化为电感耦合等离子体；采用所述电感耦合等离子体形成离子束，所述离子束沿所述第一开口的延伸方向进行扫描，并对所述第一开口的第一侧壁进行轰击。
可选的，所述掩膜层为含硅抗反射层；将刻蚀气体转化为电感耦合等离子体的参数包括：脉冲直流偏压为0V至10kV，压强为0.1Pa至10Pa，刻蚀气体为CF4，稀释气体为He、Ar或N2，刻蚀气体的气体流量为10sccm至2000sccm，稀释气体的流量为10sccm至2000sccm；对所述第一开口的第一侧壁进行轰击的参数包括：离子束的离子能量为100eV至500eV，压强为2mTorr至5Torr，离子束与所述基底法线之间的夹角为20度至80度。
可选的，对所述掩膜层进行表面处理的步骤中，所述表面处理使所述第一开口沿延伸方向的第一长度增加3.5nm至4.5nm。
可选的，在所述层间介质层上形成具有多个第一开口的掩膜层的步骤包括：在所述层间介质层上形成掩膜材料层；在所述掩膜材料层上形成光刻胶层，所述光刻胶层内具有露出所述掩膜材料层的图形开口；以所述光刻胶层为掩膜，沿所述图形开口刻蚀所述掩膜材料层，形成贯穿所述掩膜材料层的多个第一开口，剩余的掩膜材料层作为掩膜层；去除所述光刻胶层。
可选的，刻蚀所述掩膜材料层的工艺为等离子体干法刻蚀工艺。
可选的，所述等离子体干法刻蚀工艺的参数包括：刻蚀气体为CF4，压强为10mTorr至200mTorr，刻蚀气体的气体流量为20sccm至500sccm。
可选的，在所述源漏掺杂区上形成层间介质层后，在所述层间介质层上形成具有多个第一开口的掩膜层之前，所述形成方法还包括：在所述层间介质层上形成覆盖层。
可选的，所述覆盖层为有机介电层。
可选的，形成贯穿所述层间介质层并暴露出所述源漏掺杂区的接触孔的步骤包括：以所述掩膜层为掩膜，沿所述第一开口刻蚀所述覆盖层，在所述覆盖层内形成贯穿所述覆盖层厚度的第二开口；以所述掩膜层为掩膜，沿所述第二开口刻蚀所述层间介质层直至露出所述源漏掺杂区，形成位于所述层间介质层内的接触孔。
可选的，所述栅极结构为伪栅结构；形成所述源漏掺杂区后，在所述源漏掺杂区上形成层间介质层之前，所述形成方法还包括：在所述栅极结构之间的基底上形成底部层间介质层，所述底部层间介质层的顶部与所述栅极结构的顶部齐平；去除所述栅极结构，在所述底部层间介质层内形成开口；在所述开口内形成金属栅极结构，所述金属栅极结构顶部与所述底部层间介质层顶部齐平；在所述源漏掺杂区上形成层间介质层的步骤中，所述层间介质层位于所述底部层间介质层和金属栅极结构顶部上；或者，所述栅极结构为金属栅极结构；在所述源漏掺杂区上形成层间介质层的步骤中，在所述栅极结构之间的基底上形成所述层间介质层，所述层间介质层的顶部高于所述栅极结构的顶部。
可选的，所述层间介质层位于所述底部层间介质层和金属栅极结构顶部上；形成贯穿所述层间介质层并暴露出所述源漏掺杂区的接触孔的步骤中，还沿所述第二开口刻蚀所述底部层间介质层，形成位于所述层间介质层和底部层间介质层内的接触孔。
可选的，所述半导体结构为鳍式场效应管；所述基底包括衬底、以及凸出于所述衬底上的分立的鳍部；形成所述栅极结构的步骤中，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部表面和侧壁表面；形成所述源漏掺杂区的步骤中，在所述栅极结构两侧的鳍部内形成源漏掺杂区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明先形成具有多个第一开口的掩膜层，然后对所述掩膜层进行表面处理去除部分掩膜层，所述表面处理可以增加所述第一开口沿延伸方向的第一长度；相应的，以所述掩膜层为刻蚀掩膜，形成接触孔后，所述接触孔沿延伸方向的长度尺寸也增加，从而可以避免因所述接触孔沿延伸方向的长度尺寸过小，而导致所述接触孔难以暴露出源漏掺杂区的问题，进而避免后续形成的接触孔插塞难以与所述源漏掺杂区相接触的问题，提高了半导体结构的电学性能。
可选方案中，采用定向带状离子束刻蚀工艺进行所述表面处理，所述定向带状离子束刻蚀工艺对所述第一侧壁和第二侧壁的刻蚀速率的比值为10:1至200:1；因此，在增加所述第一开口沿延伸方向的长度尺寸的同时，可以避免对所述第一开口在垂直于延伸方向的开口尺寸的影响，从而避免对接触孔插塞的形成质量造成不良影响，进而避免半导体结构的电学性能下降。
附图说明
图1是一种接触孔的电镜图；
图2是一种接触孔的形成方法对应的俯视图；
图3是采用图2所述形成方法形成的接触孔的电镜图；
图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的接触孔，容易导致半导体结构的电学性能下降。结合参考图1所示的接触孔的电镜图，分析半导体结构电学性能下降的原因。所述电镜图中示出了相邻的第一接触孔110和第二接触孔120，随着集成电路工艺节点不断缩小，所述第一接触孔110和第二接触孔120之间的间距逐渐减小；因此，在形成所述第一接触孔110和第二接触孔120的工艺过程中，光刻胶层沿平行于所述基底表面方向的尺寸也越来越小，尤其是位于所述第一接触孔110和第二接触孔120之间掩膜材料层上的光刻胶层；在形成掩膜层的过程中，位于所述第一接触孔110和第二接触孔120之间掩膜材料层上的光刻胶层，容易因尺寸过小而在显影工艺中被部分去除或完全去除，从而导致相邻所述第一接触孔110和第二接触孔120的距离过近或相连(如图1中区域A所示)，进而导致后续形成的第一接触孔插塞和第二接触孔插塞发生短路。因此，形成的半导体器件的电学性能和良率均将下降。
结合参考图2，示出了一种接触孔的形成方法对应的俯视图，其中为了便于图示和说明，图2示出的俯视图只示出了层间介质层、接触孔和刻蚀阻挡层的位置关系。为了解决第一接触孔和第二接触孔容易短路的问题，图2所示形成方法在层间介质层200上形成图形化的刻蚀阻挡层210，所述刻蚀阻挡层210在所述基底上的投影，位于后续形成的第一接触孔220和第二接触孔230在所述基底上的投影之间；在所述层间介质层200上形成具有接触孔图形的掩膜层(图未示)，所述接触孔图形的开口横跨后续形成的第一接触孔220和第二接触孔230所对应区域，暴露出后续形成的第一接触孔220和第二接触孔230相对应的层间介质层200区域；以所述掩膜层为掩膜，对所述层间介质层200进行刻蚀工艺，在所述刻蚀阻挡层210一侧形成贯穿所述层间介质层200的第一接触孔220，在所述刻蚀阻挡层210另一侧形成贯穿所述层间介质层200的第二接触孔230。
在刻蚀所述层间介质层200时，所述刻蚀阻挡层210可以作为刻蚀掩膜，因此采用所述刻蚀阻挡层210，可以避免在所述第一接触孔220和第二接触孔230之间的掩膜材料层上形成光刻胶层，从而可以避免光刻胶层在显影工艺中被部分去除或完全去除的问题，进而可以避免所述第一接触孔220和第二接触孔230距离过近或相连的问题。
但是实际工艺中，刻蚀工艺后的尺寸小于光刻工艺后的尺寸，也就是说，形成的第一接触孔220或第二接触孔230的尺寸会小于所述接触孔图形的尺寸。以鳍式场效应管为例，结合参考图3，示出了采用上述方法形成的一种接触孔的电镜图，其中虚线框示出了位于所述第一接触孔220底部以及第二接触孔230底部的鳍部240；如果所述第一接触孔220或第二接触孔230沿延伸方向(与所述鳍部240的延伸方向垂直)的长度尺寸L过小，容易导致所述第一接触孔220或第二接触孔230难以暴露出位于所述鳍部230内的源漏掺杂区，进而导致后续形成的接触孔插塞难以与源漏掺杂区相接触，同样使半导体器件的电学性能和良率均将下降。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；在所述源漏掺杂区上形成层间介质层；在所述层间介质层上形成具有多个第一开口的掩膜层，所述第一开口贯穿所述掩膜层，且所述第一开口沿平行于所述基底表面的截面为长方形，所述第一开口的长边具有第一长度；其中，平行于所述第一开口长边的方向为所述第一开口的延伸方向；对所述掩膜层进行表面处理去除部分掩膜层，增加所述第一开口的第一长度；以所述掩膜层为掩膜刻蚀所述层间介质层，形成贯穿所述层间介质层、并暴露出所述源漏掺杂区的接触孔；在所述接触孔中形成接触孔插塞。
本发明先形成具有多个第一开口的掩膜层，然后对所述掩膜层进行表面处理去除部分掩膜层，所述表面处理可以增加所述第一开口沿延伸方向的第一长度；相应的，以所述掩膜层为刻蚀掩膜，形成接触孔后，所述接触孔沿延伸方向的长度尺寸也增加，从而可以避免因所述接触孔沿延伸方向的长度尺寸过小，而导致所述接触孔难以暴露出源漏掺杂区的问题，进而避免后续形成的接触孔插塞难以与所述源漏掺杂区相接触的问题，提高了半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图4，提供基底。
所述基底为后续形成半导体结构提供工艺平台。
本实施例中，形成的半导体结构为鳍式场效应管；相应的，所述基底包括：衬底300、以及凸出于所述衬底300上的分立的鳍部310。
本实施例中，所述衬底300为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部310的材料与所述衬底300的材料相同。本实施例中，所述鳍部310的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
在另一实施例中，所述半导体结构为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，后续在所述平面基底上形成栅极结构。
具体地，形成所述衬底300、鳍部310的工艺步骤包括：提供初始基底；在所述初始基底上形成图形化的硬掩膜层(图未示)；以所述硬掩膜层为掩膜刻蚀所述初始基底，刻蚀后的初始基底作为衬底300，位于所述衬底300表面的凸起作为鳍部310；去除所述硬掩膜层。
参考图5，在所述基底上形成栅极结构320。
本实施例中，所述栅极结构320横跨所述鳍部310，且覆盖鳍部310部分顶部表面和侧壁表面。
具体地，形成所述栅极结构320的步骤包括：在所述基底上形成栅极膜，所述栅极膜覆盖所述鳍部310；对所述栅极膜进行平坦化工艺；图形化所述栅极膜，形成所述栅极结构320。
本实施例中，所述栅极结构320为伪栅结构。
所述栅极结构320为单层结构或叠层结构。所述栅极结构320包括伪栅层；或者所述栅极结构320包括伪氧化层以及位于所述伪氧化层上的伪栅层；其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述栅极结构还可以为金属栅极结构。
需要说明的是，形成所述栅极结构320后，所述形成方法还包括：在所述栅极结构320的侧壁上形成侧墙330。
所述侧墙330与后续形成的介质层的材料不同，所述侧墙330既能够起到保护所述栅极结构320的作用，还能够作为后续形成接触孔的刻蚀掩膜。
本实施例中，所述侧墙330的材料为氮化硅。在其他实施例中，所述侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
继续参考图5，在所述栅极结构320两侧的基底内形成源漏掺杂区325。
本实施例中，在所述栅极结构320两侧的鳍部310内形成所述源漏掺杂区325。
具体地，形成所述源漏掺杂区325的步骤包括：在所述栅极结构320两侧的鳍部310内形成应力层(图未示)；在所述应力层内掺杂离子形成源漏掺杂区325。
本实施例中，形成所述源漏掺杂区325的步骤包括：在形成所述应力层的过程中进行原位自掺杂。在另一实施例中，形成所述源漏掺杂区的步骤包括：在形成所述应力层之后对所述应力层进行离子注入工艺。
当所述基底用于形成N型晶体管时，所述源漏掺杂区325的掺杂离子为N型离子，例如为P、As或Sb；当所述基底用于形成P型晶体管时，所述源漏掺杂区325的掺杂离子为P型离子，例如为B、Ga或In。
需要说明的是，相邻所述栅极结构320之间鳍部310内的源漏掺杂区325为两个栅极结构320所属的晶体管共享。
参考图6，在所述源漏掺杂区325上形成层间介质层350。
所述层间介质层350为后续形成接触孔插塞提供工艺平台，还为后续形成后段金属层提供工艺平台。
所述层间介质层350的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述层间介质层350的材料为氧化硅。
需要说明的是，形成所述源漏掺杂区325后，在所述源漏掺杂区325上形成层间介质层350之前，所述形成方法还包括：在所述栅极结构320(如图5所示)之间的基底上形成底部层间介质层340，所述底部层间介质层340的顶部与所述栅极结构320的顶部齐平；去除所述栅极结构320，在所述底部层间介质层340内形成开口；在所述开口内形成金属栅极结构321，所述金属栅极结构321顶部与所述底部层间介质层340顶部齐平；在所述源漏掺杂区325上形成层间介质层350的步骤中，所述层间介质层350位于所述底部层间介质层340和金属栅极结构321顶部上。
所述底部层间介质层340的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述层间介质层350的材料为氧化硅。
本实施例中，形成所述底部层间介质层340和层间介质层350的工艺可以为化学气相沉积工艺、等离子体增强化学气相沉积工艺或低压化学气相沉积工艺等方法。
所述金属栅极结构321包括栅介质层(图未示)以及位于所述栅介质层上的栅电极层(图未示)，所述栅介质层横跨所述鳍部310，且覆盖所述鳍部310部分顶部表面和侧壁表面。
所述栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述栅介质层的材料为HfO2。
本实施例中，所述栅电极层的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，本实施例中，采用后形成高k栅介质层后形成金属栅极(high klast metal gate last)的工艺形成所述金属栅极结构321。在另一实施例中，还可以采用先形成高k栅介质层先形成金属栅极(high k first metal gate first)的工艺形成所述金属栅极结构。
相应的，所述栅极结构为金属栅极结构；在所述源漏掺杂区上形成层间介质层的步骤中，在所述栅极结构之间的基底上形成所述层间介质层，所述层间介质层的顶部高于所述栅极结构的顶部。
结合参考图7至图9，图9为图8的局部俯视图(仅示出了四个第一开口)，在所述层间介质层350上形成具有多个第一开口421(如图8所示)的掩膜层422(如图8所示)，所述第一开口421贯穿所述掩膜层422，且所述第一开口421沿平行于所述基底表面的截面为长方形，所述第一开口421的长边具有第一长度L1(如图9所示)；其中，平行于所述第一开口421长边的方向为所述第一开口421的延伸方向(如图9中X方向所示)。
所述掩膜层422作为后续形成接触孔的刻蚀掩膜。本实施例中，所述掩膜层422为抗反射层。
本实施例中，所述掩膜层422为含硅抗反射层。在其他实施例中，所述掩膜层还可以为氮氧化硅层或低温氧化硅层。
需要说明的是，平行于所述第一开口421长边的方向为所述第一开口421的延伸方向，相应的，所述第一开口421沿延伸方向具有第一长度L1。
具体地，形成具有多个第一开口421的掩膜层422的步骤包括：在所述层间介质层350上形成掩膜材料层420(如图7所示)；在所述掩膜材料层420上形成光刻胶层430(如图7所示)，所述光刻胶层430内具有露出所述掩膜材料层420的图形开口431；以所述光刻胶层430为掩膜，沿所述图形开口431刻蚀所述掩膜材料层420，形成贯穿所述掩膜材料层420的多个第一开口421，剩余的掩膜材料层420作为掩膜层422；去除所述光刻胶层430。
本实施例中，刻蚀所述掩膜材料层420的工艺为等离子体干法刻蚀工艺。具体地，所述等离子体干法刻蚀工艺的参数包括：刻蚀气体为CF4。在其他实施例中，还可以采用CHF3、C2F6等氟基气体中的一种或几种组合作为刻蚀气体。
需要说明的是，所述刻蚀气体的气体流量不宜过少，也不宜过多。如果所述刻蚀气体的气体流量过少，容易导致刻蚀速度过慢，从而导致工艺时间的增加，降低制造效率；如果所述刻蚀气体的气体流量过多，容易导致刻蚀稳定性变差，还容易导致所述第一长度L1过大；而后续还需对所述掩膜层422进行表面处理，使所述第一长度L1增加，因此容易导致经表面处理后所述第一长度L1过大，从而对后续接触孔插塞的形成质量造成不良影响。为此，本实施例中，刻蚀气体的气体流量为20sccm至500sccm。
基于所述设定的刻蚀气体的气体流量，将腔室压强设定在合理范围值内。本实施例中，压强为10mTorr至200mTorr。
需要说明的是，形成所述层间介质层350之后，形成所述掩膜层422之前，所述形成方法还包括：在所述层间介质层350上形成覆盖层410(如图7所示)。
所述覆盖层410为平坦面，为形成所述掩膜层422提供工艺平台，从而可以更好地实现图形传递。
本实施例中，所述覆盖层410为有机介电层(Organic Dielectric Layer，ODL)，采用旋转涂覆工艺形成所述覆盖层410。
结合参考图10和图11，图11为图10的局部俯视图(仅示出了四个第一开口)，对所述掩膜层422进行表面处理432(如图10所示)去除部分掩膜层422，增加所述第一开口421的第一长度L1(如图9所示)。
本实施例中，增加所述第一开口421长边的第一长度L1(如图9所示)后，所述第一开口421的长边具有第二长度L2(如图11所示)；也就是说，所述第一开口421沿延伸方向(如图9中X方向所示)具有第二长度L2。
本实施例中，所述表面处理432为定向带状离子束刻蚀工艺。
需要说明的是，所述第一开口421包括第一侧壁423和第二侧壁424，所述第一侧壁423垂直于所述第一开口421的延伸方向，所述第二侧壁424平行于所述第一开口421的延伸方向；所述定向带状离子束刻蚀工艺对所述第一侧壁423的刻蚀速率大于对所述第二侧壁424的刻蚀速率。
本实施例中，所述定向带状离子束刻蚀工艺对所述第一侧壁423和第二侧壁424的刻蚀速率的比值为10:1至200:1。通过所述表面处理432，使所述第一开口421沿延伸方向的长度尺寸增加，而对所述第一开口421垂直于延伸方向(如图11中Y方向所示)的宽度尺寸W(如图11所示)的影响较小，从而可以避免对接触孔插塞的形成质量造成不良影响，进而避免半导体结构的电学性能下降。
具体地，所述定向带状离子束刻蚀工艺的步骤包括：提供脉冲直流偏压，将刻蚀气体转化为电感耦合等离子体；采用所述电感耦合等离子体形成离子束，所述离子束沿所述第一开口421的延伸方向(如图9中X方向所示)进行扫描，并对所述第一开口421的第一侧壁423进行轰击。
本实施例中，所述掩膜层422为含硅抗反射涂层(Si-ARC)；相应的，将刻蚀气体转化为电感耦合等离子体的参数包括：刻蚀气体为CF4，稀释气体为He、Ar或N2。在其他实施例中，还可以采用CF4、CHF3、C2F6等氟基气体中的一种或几种组合作为刻蚀气体。
需要说明的是，脉冲直流偏压值和刻蚀气体的气体流量不宜过小，也不宜过大。如果脉冲直流偏压值或刻蚀气体的气体流量过小，容易导致产生的电感耦合等离子体过少，从而导致所述第一开口421沿延伸方向的长度尺寸增加的效果不明显；如果脉冲直流偏压值或刻蚀气体的气体流量过大，容易导致后续进行离子束刻蚀的刻蚀速率过快或刻蚀稳定性变差，从而对所述第一开口421的尺寸和形貌造成不良影响。为此，本实施例中，脉冲直流偏压为0V至10kV，刻蚀气体的气体流量为10sccm至2000sccm。
还需要说明的是，稀释气体的气体流量不宜过少，也不宜过多。如果稀释气体的气体流量过少，容易导致刻蚀速率过快且刻蚀稳定性较差，从而对所述第一开口421的尺寸和形貌造成不良影响；如果稀释气体的气体流量过多，容易导致刻蚀速率过慢，从而导致工艺时间增加，降低制造效率。为此，本实施例中，稀释气体的气体流量为10sccm至2000sccm。
基于所述设定的刻蚀气体和稀释气体的气体流量，以及脉冲直流偏压的大小，将腔室压强设定在合理范围值内。本实施例中，压强为0.1Pa至10Pa。
还需要说明的是，所述离子束的离子能量不宜过大，也不宜过小。如果所述离子束的离子能量过小，容易导致所述第一开口421沿延伸方向的长度尺寸增加的效果不明显；如果所述离子束的离子能量过大，容易导致离子束刻蚀的刻蚀速率过快或刻蚀稳定性变差，从而对所述第一开口421的尺寸和形貌造成不良影响。为此，本实施例中，所述离子束的离子能量为100eV至500eV。
还需要说明的是，所述离子束与所述基底法线之间的夹角不宜过大，也不宜过小。如果所述离子束与所述基底法线之间的夹角过小，容易导致对所述第一侧壁423的刻蚀速率过慢，从而导致工艺时间增加，降低制造效率；如果所述离子束与所述基底法线之间的夹角过大，阴影效应较为严重，从而容易导致完成定向带状离子束刻蚀后，所述第一侧壁423的形貌发生改变，而所述掩膜层422作为后续形成接触孔的刻蚀掩膜，所述第一开口421的形貌传递至接触孔，进而对接触孔的形成质量造成不良影响。为此，本实施例中，所述离子束与所述基底法线之间的夹角为20度至80度。
基于所述离子束的离子能量以及离子束与所述基底之间的夹角，将腔室压强设定在合理范围值内。本实施例中，压强为2mTorr至5Torr。
本实施例中，完成所述表面处理432后，所述第一开口421沿延伸方向的长度尺寸增加。具体地，所述表面处理432使所述第一开口421沿延伸方向的第一长度L1(如图9所示)增加3.5nm至4.5nm；也就是说，完成所述表面处理432后，所述第二长度L2(如图11所示)与所述第一长度L1的差值为3.5nm至4.5nm。
需要说明的是，本实施例中，所述定向带状离子束刻蚀工艺对所述掩膜层422和覆盖层410的刻蚀速率比值为20:1；所述定向带状离子束刻蚀工艺对所述掩膜层422的刻蚀速率大于对所述覆盖层410的刻蚀速率，因此，完成所述定向带状离子束刻蚀工艺后，所述覆盖层410的损耗量较小。
结合参考图12和图13，以所述掩膜层422为掩膜刻蚀所述层间介质层350，形成贯穿所述层间介质层350、并暴露出所述源漏掺杂区325的接触孔355(如图13所示)。
所述接触孔355为后续形成接触孔插塞提供空间位置，且所述接触孔355暴露出所述源漏掺杂区325，使后续形成的接触孔插塞与所述源漏掺杂区325实现电连接。
需要说明的是，所述金属栅极结构321之间的基底上形成有底部层间介质层340，所述底部层间介质层340的顶部与所述金属栅极结构321的顶部齐平，所述层间介质层350位于所述金属栅极结构321和底部层间介质层340的顶部上，且所述底部层间介质层340和层间介质层350的材料相同；相应的，形成所述接触孔355的步骤中，通过同一刻蚀工艺，刻蚀所述底部层间介质层340和层间介质层350。
具体地，形成所述接触孔355的步骤包括：以所述掩膜层422为掩膜，沿所述第一开口421(如图10所示)刻蚀所述覆盖层410，在所述覆盖层410内形成贯穿所述覆盖层410厚度的第二开口411(如图12所示)；以所述掩膜层422为掩膜，沿所述第二开口411依次刻蚀所述层间介质层350和底部层间介质层340，直至露出所述源漏掺杂区325，形成位于所述层间介质层350和底部层间介质层340内的接触孔355(如图13所示)。
本实施例中，采用等离子体干法刻蚀工艺刻蚀所述层间介质层350和底部层间介质层340。具体地，采用的刻蚀气体为CF4，缓冲气体为He，压强为20mTorr至200mTorr，其中CF4的气体流量为50sccm至1000sccm，He的气体流量为50sccm至1000sccm。在其他实施例中，还可以采用CHF3、C2F6等氟基气体中的一种或几种组合作为刻蚀气体。
需要说明的是，形成所述接触孔355后，所述形成方法还包括：去除所述掩膜层422和覆盖层410。
本实施例中，采用干法刻蚀工艺，去除所述掩膜层422和覆盖层410。
参考图14，在所述接触孔355(如图13所示)中形成接触孔插塞360。
所述接触孔插塞360与所述源漏掺杂区325相接触，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述接触孔插塞360的工艺步骤包括：形成填充满所述接触孔355(如图13所示)的导电材料层，所述导电材料层还位于所述层间介质层350顶部；对所述导电材料层进行平坦化处理，去除高于所述层间介质层350顶部的导电材料层，形成位于所述接触孔355内的接触孔插塞360。
本实施例中，所述接触孔插塞360的材料为W。可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述接触孔插塞360。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
本实施例先形成具有多个第一开口421(如图8所示)的掩膜层422(如图8所示)，然后对所述掩膜层422进行表面处理432(如图10所示)，所述表面处理432可以增加所述第一开口421沿延伸方向(如图9中X方向)的第一长度；相应的，以所述掩膜层422为刻蚀掩膜，形成接触孔350(如图13所示)后，所述接触孔350沿延伸方向的长度尺寸也增加，从而可以避免因所述接触孔350沿延伸方向的长度尺寸过小，而导致所述接触孔350难以暴露出源漏掺杂区325(如图13所示)的问题，进而避免后续形成的接触孔插塞360难以与所述源漏掺杂区325相接触的问题，提高了半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的基底内形成源漏掺杂区；
在所述源漏掺杂区上形成层间介质层；
在所述层间介质层上形成具有多个第一开口的掩膜层，所述第一开口贯穿所述掩膜层，且所述第一开口沿平行于所述基底表面的截面为长方形，所述第一开口的长边具有第一长度；其中，平行于所述第一开口长边的方向为所述第一开口的延伸方向；所述第一开口包括第一侧壁和第二侧壁，所述第一侧壁垂直于所述第一开口的延伸方向，所述第二侧壁平行于所述第一开口的延伸方向；
对所述掩膜层进行表面处理去除部分掩膜层，增加所述第一开口的第一长度；所述表面处理为定向带状离子束刻蚀工艺；所述定向带状离子束刻蚀工艺对所述第一侧壁的刻蚀速率大于对所述第二侧壁的刻蚀速率；
以所述掩膜层为掩膜刻蚀所述层间介质层，形成贯穿所述层间介质层、并暴露出所述源漏掺杂区的接触孔；
在所述接触孔中形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层为抗反射层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述掩膜层为含硅抗反射层、氮氧化硅层或低温氧化硅层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述定向带状离子束刻蚀工艺对所述第一侧壁和第二侧壁的刻蚀速率的比值为10:1至200:1。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述定向带状离子束刻蚀工艺的步骤包括：提供脉冲直流偏压，将刻蚀气体转化为电感耦合等离子体；
采用所述电感耦合等离子体形成离子束，所述离子束沿所述第一开口的延伸方向进行扫描，并对所述第一开口的第一侧壁进行轰击。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述掩膜层为含硅抗反射层；
将刻蚀气体转化为电感耦合等离子体的参数包括：脉冲直流偏压为0V至10kV，压强为0.1Pa至10Pa，刻蚀气体为CF4，稀释气体为He、Ar或N2，刻蚀气体的气体流量为10sccm至2000sccm，稀释气体的流量为10sccm至2000sccm；
对所述第一开口的第一侧壁进行轰击的参数包括：离子束的离子能量为100eV至500eV，压强为2mTorr至5Torr，离子束与所述基底法线之间的夹角为20度至80度。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述掩膜层进行表面处理的步骤中，所述表面处理使所述第一开口沿延伸方向的第一长度增加3.5nm至4.5nm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述层间介质层上形成具有多个第一开口的掩膜层的步骤包括：在所述层间介质层上形成掩膜材料层；
在所述掩膜材料层上形成光刻胶层，所述光刻胶层内具有露出所述掩膜材料层的图形开口；
以所述光刻胶层为掩膜，沿所述图形开口刻蚀所述掩膜材料层，形成贯穿所述掩膜材料层的多个第一开口，剩余的掩膜材料层作为掩膜层；
去除所述光刻胶层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述掩膜材料层的工艺为等离子体干法刻蚀工艺。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的参数包括：刻蚀气体为CF4，压强为10mTorr至200mTorr，刻蚀气体的气体流量为20sccm至500sccm。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述源漏掺杂区上形成层间介质层后，在所述层间介质层上形成具有多个第一开口的掩膜层之前，所述形成方法还包括：在所述层间介质层上形成覆盖层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述覆盖层为有机介电层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成贯穿所述层间介质层并暴露出所述源漏掺杂区的接触孔的步骤包括：以所述掩膜层为掩膜，沿所述第一开口刻蚀所述覆盖层，在所述覆盖层内形成贯穿所述覆盖层厚度的第二开口；
以所述掩膜层为掩膜，沿所述第二开口刻蚀所述层间介质层直至露出所述源漏掺杂区，形成位于所述层间介质层内的接触孔。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述栅极结构为伪栅结构；形成所述源漏掺杂区后，在所述源漏掺杂区上形成层间介质层之前，所述形成方法还包括：在所述栅极结构之间的基底上形成底部层间介质层，所述底部层间介质层的顶部与所述栅极结构的顶部齐平；去除所述栅极结构，在所述底部层间介质层内形成开口；在所述开口内形成金属栅极结构，所述金属栅极结构顶部与所述底部层间介质层顶部齐平；在所述源漏掺杂区上形成层间介质层的步骤中，所述层间介质层位于所述底部层间介质层和金属栅极结构顶部上；
或者，
所述栅极结构为金属栅极结构；在所述源漏掺杂区上形成层间介质层的步骤中，在所述栅极结构之间的基底上形成所述层间介质层，所述层间介质层的顶部高于所述栅极结构的顶部。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述层间介质层位于所述底部层间介质层和金属栅极结构顶部上；形成贯穿所述层间介质层并暴露出所述源漏掺杂区的接触孔的步骤中，还沿所述第二开口刻蚀所述底部层间介质层，形成位于所述层间介质层和底部层间介质层内的接触孔。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为鳍式场效应管；
所述基底包括衬底、以及凸出于所述衬底上的分立的鳍部；形成所述栅极结构的步骤中，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部表面和侧壁表面；
形成所述源漏掺杂区的步骤中，在所述栅极结构两侧的鳍部内形成源漏掺杂区。
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