[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN107545917A - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN107545917A
CN107545917A CN201710034508.7A CN201710034508A CN107545917A CN 107545917 A CN107545917 A CN 107545917A CN 201710034508 A CN201710034508 A CN 201710034508A CN 107545917 A CN107545917 A CN 107545917A
Authority
CN
China
Prior art keywords
blocks
cells
driver
sub
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710034508.7A
Other languages
English (en)
Other versions
CN107545917B (zh
Inventor
李炳喆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN107545917A publication Critical patent/CN107545917A/zh
Application granted granted Critical
Publication of CN107545917B publication Critical patent/CN107545917B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种存储器件可以包括：多个单元区块，所述多个单元区块以多个行和列来布置；多个第一驱动器，每个第一驱动器设置在所述多个单元区块的对应单元区块的左侧，并且被配置为驱动对应单元区块的第一子字线；以及多个第二驱动器，每个第二驱动器设置在所述多个单元区块的对应单元区块的右侧，并且被配置为驱动对应单元区块的第二子字线，其中，在激活操作期间，在所述多个单元区块之中，设置在奇数列的单元区块的子字线或设置在偶数列的单元区块的子字线被选择性地激活。

Description

存储器件
相关申请的交叉引用
本申请要求2016年6月29日在韩国知识产权局(KIPO)提交的申请号为10-2016-0081499的韩国专利申请的优先权，其公开通过引用整体合并于此。
技术领域
本发明构思的示例性实施例涉及一种包括多个驱动器的存储器件。
背景技术
图1是示意性图示单元阵列100的配置的示图。
参考图1，单元阵列100可以包括多个主字线WL0到WLx(x是自然数)、多个位线BL0到BLy(y是自然数)和多个存储单元MC。
在存储单元MC被访问(读取或写入)的情况下，对应于行地址的主字线可以响应于n激活命令而被激活，以及对应于列地址的位线的数据可以响应于读取命令或写入命令而被访问。
在图1中，当一个主字线被激活时，其中存储单元可以被访问的范围被称为页。就设置在单元阵列100中以控制多个存储单元MC的电路(图1中未示出)而论，随着页的尺寸增大，单元阵列100可以被更有效地配置，由此在尺寸方面是有利的。然而，如果页的尺寸增大，则存在的问题在于：当主字线被激活时，由于诸如要耦接到位线的存储单元的数量增大的原因，因此在激活操作期间电流消耗增大。
发明内容
各种实施例涉及一种存储器件，其能够实质上增大页尺寸，同时保持激活操作期间的电流消耗相同或实质上减少。
在本发明构思的一个示例性实施例中，一种存储器件可以包括：多个单元区块，所述多个单元区块以多个行和多个列来布置；多个第一驱动器，每个第一驱动器设置在所述多个单元区块中的对应单元区块的左侧，并且被配置为驱动对应单元区块的第一子字线；以及多个第二驱动器，每个第二驱动器设置在所述多个单元区块的对应单元区块的右侧，并且被配置为驱动对应单元区块的第二字线，其中，在激活操作期间，所述多个单元区块之中，设置在奇数列的单元区块的子字线或设置在偶数列的单元区块的子字线被选择性地激活。
在本发明构思的一个示例性实施例中，一种存储器件可以包括：多个单元区域，每个单元区域包括布置为一列的多个单元区块；一个或更多个内部驱动器区域，其以交替方式设置在所述多个单元区域之间，所述一个或更多个内部驱动器区域的每个内部驱动器区域包括布置为两列的多个第一驱动器；以及第一外部驱动器区域和第二外部驱动器区域，其设置在所述多个单元区域的外部，以及所述第一外部驱动器区域和第二外部驱动器区域每个均包括布置为一列的多个第二驱动器，其中，所述多个第一驱动器和多个第二驱动器中的每个驱动器驱动与其相邻的单元区块的子字线，以及在激活操作期间，多个单元区域之中设置在奇数单元区域的单元区块的子字线或设置在偶数单元区域的单元区块的子字线被选择性地激活。
在本发明构思的一个示例性实施例中，一种存储器件可以包括：第一至第n(n为自然数)单元区块，所述第一单元区块至第n单元区块逐个布置，每个单元区块包括一个或更多个第一子字线和一个或更多个第二子字线；第一左驱动器至第n左驱动器，每个左驱动器设置在所述第一单元区块至第n单元区块中的对应单元区块的左侧，并且被配置为驱动所述对应单元区块的一个或更多个第一子字线；以及第一右驱动器至第n右驱动器，每个右驱动器设置在第一单元区块至第n单元区块中的对应单元区块的右侧，并且被配置为驱动对应单元区块的一个或更多个第二子字线，其中，所述第一右驱动器至第n右驱动器之中的第k(k是满足1≤k<n的自然数)右驱动器以及所述第一左驱动器至第n左驱动器之中的第k+1左驱动器被一起设置在第一单元区块至第n单元区块之中的第k单元区块与第k+1单元区块之间。
在本发明构思的一个示例性实施例中，一种存储器件可以包括：第一驱动器至第四驱动器；第一单元区块，所述第一单元区块包括耦接到所述第一驱动器的第一子字线以及耦接到所述第二驱动器的第二子字线；以及第二单元区块，所述第二单元区块包括耦接到第三驱动器的第三子字线以及耦接到第四驱动器的第四子字线，其中，所述第一单元区块设置在第一驱动器和第二驱动器之间，第二单元区块设置在第三驱动器和第四驱动器之间，第二驱动器和第三驱动器两者都设置在所述第一单元区块和第二单元区块之间，以及其中所述第二子字线不连接到第三驱动器，以及第三子字线不连接到第二驱动器。
在激活操作期间，第一子字线至第四子字线可以被选择性地激活。
附图说明
图1是示意性地图示单元阵列的配置的示图。
图2是根据本发明的一个实施例的存储器件的配置图。
图3是图示在图2的存储器件中使用的信号之中的用于控制子字线的信号的示图。
图4A和图4B是图示在图2的存储器件中用于控制感测放大器的信号的示图。
图5A到图5C是图示在图2的存储器件中激活子字线的操作的示图。
图6A和图6B是图示在图2的存储器件中读取操作或写入操作的示图。
图7是行解码器的配置图。
图8是驱动器的配置图。
图9是子孔电路的配置图。
图10是根据本发明的一个实施例的存储器件的配置图。
具体实施方式
下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，以及将向本领域技术人员充分地传达本发明。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
附图不一定按比例绘制，以及在某些情况下，可以夸大比例来更清楚地图示实施例的各个元件。例如，在附图中，为便于图示，与实际的尺寸和间隔相比，可以夸大元件的尺寸或元件间的间隔。
在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况来实施本发明。在其它情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
还应注意，在某些情况下，对于相关领域的技术人员明显的是，与一个实施例有关描述的元件(也称为特征)可以单独使用或者与另一实施例的其它元件组合使用，除非另外具体说明。
图2是根据本发明构思的一个示例性实施例的存储器件的配置图。图3是图示在图2的存储器件中使用的信号之中的用于控制子字线的信号的示图。图4A和图4B是图示在图2的存储器件中使用的信号之中的用于控制感测放大器的信号的示图。图7是行解码器的配置图。
与一个主字线信号相对应的一组存储单元被称为页。
参考图2，存储器件可以包括多个单元区块MT0到MT9、多个第一驱动器DL0到DL9、多个第二驱动器DR0到DR9、多个感测放大器SA、行解码器XDEC和多个子孔电路SH0到SH17。
多个单元区块MT0到MT9可以布置为多个行和列。尽管在图2中已经针对多个单元区块MT0到MT9布置为两行和五列的情况做了图示，但是其中单元区块被布置的行和列的数量可以改变。
多个单元区块MT0到MT9可以包括子字线SWL0到SWL3、位线BL0到BL7和存储单元MC。多个单元区块MT0到MT9可以被划分为布置在最外列的单元区块MT0、MT4、MT5和MT9(在下文中，称为最外单元区块)、和其它单元区块MT1到MT3和MT6到MT8(在下文中，称为内部单元区块)。
在本发明构思的一个实施例中，每个存储单元MC可以包括动态随机存取存储单元，所述动态随机存取存储单元可以包括晶体管和耦接到晶体管的电容器。
内部单元区块MT1到MT3和MT6到MT8中的每个可以被划分为设置在内部单元区块的左侧的第一半区块(或左区块)LMT以及设置在内部单元区块的右侧的第二半区块(或右区块)RMT。最外单元区块MT0、MT4、MT5和MT9中的每个可以仅包括第一半区块LMT和第二半区块RMT中的一个。在图2中，为了便于图示，省略了除单元区块MT0和MT1以外的单元区块MT2到MT9的内部配置的图示。
多个第一驱动器DL0到DL9的每个可以设置在多个单元区块MT0到MT9的对应一个的左侧，以及驱动对应单元区块的第一组子字线SWL0和SWL2。多个第二驱动器DR0到DR9的每个可以设置在多个单元区块MT0到MT9的对应一个的右侧，以及驱动对应单元区块的第二组子字线SWL1和SWL3。在图2的实施例中，第一组子字线SWL0和SWL2是奇数子字线，即第一子字线和第三子字线，而第二组子字线SWL1和SWL3是偶数子字线，即第二子字线和第四子字线。
参考图2和图3，多个第一驱动器DL0到DL9和多个第二驱动器DR0到DR9中的每个可以驱动并激活与多个主字线信号MWLB0到MWLB7之中的被激活的主字线信号以及多个子字线信号FXL0<0:3>/FXBL0<0:3>、FXR0<0:3>/FXBR0<0:3>、FXL1<0:3>/FXBL1<0:3>和FXR1<0:3>/FXBR1<0:3>之中的被激活子字线信号相对应的子字线。
参考图2，与多个列之中在第k(k为奇数)列的单元区块相对应的第二驱动器以及与在第k+1列的单元区块相对应的第一驱动器可以设置在第k列的单元区块与第k+1列的单元区块之间。例如，与在第一列的单元区块MT0和MT5相对应的第二驱动器DR0和DR5以及与在第二列的单元区块MT1和MT6相对应的第一驱动器DL1和DL6可以设置在第一列的单元区块MT0和MT5与在第二列的单元区块MT1和MT6之间。
参考图2和图4B，多个感测放大器SA的每个可以感测和放大多个单元区块的对应一个区块的对应位线的数据。感测放大器SA可以在位线和SIO(分段输入/输出)线组SG0到SG11之间传输数据。每个SIO线组可以包括至少一个SIO线。当电源电压对VC1L/SB1L到VC3L/SB3L和VC1R/SB1R到VC3R/SB3R之中的对应的电源电压对被使能时，每个感测放大器SA可以执行感测与放大操作。感测放大器SA可以设置在对应单元区块的相对端上。
参考图2和图7，行解码器XDEC可以在激活操作期间产生多个主字线信号MWLB0到MWLB7和多个子字线信号FXBL0<0:3>、FXBR0<0:3>、FXBL1<0:3>和FXBR1<0:3>。行解码器XDEC可以使能与行地址RADD相对应的主字线信号，以及使能与附加地址AADD和行地址RADD相对应的子字线信号。
行解码器XDEC可以产生用于控制感测放大器SA的电源控制信号SAN1L/SAP1L到SAN3L/SAP3L和SAN1R/SAP1R到SAN3R/SAP3R，以及使能与附加地址AADD和行地址RADD相对应的电源控制信号。
表1图示了取决于附加地址AADD的值和行地址RADD的值的各个信号的使能。作为参考，MWLB0到MWLB7、FXBL0<0:3>、FXBR0<0:3>、FXBL1<0:3>、FXBR1<0:3>、SAP1L到SAP3L以及SAP1R到SAP3R每个可以是使能到低电平的信号。SAN1L到SAN3L和SAN1R到SAN3R每个可以是使能到高电平的信号。在下文中，将针对附加地址AADD是一位以及行地址RADD是三位的情况进行说明。
表1
附加地址AADD是用于选择要么奇数列要么偶数列的地址，而行地址RADD是用于选择主字线信号的地址。
参考图2到图4B，多个子孔电路SH0到SH17可以响应于多个子字线信号FXBL0<0:3>、FXBR0<0:3>、FXBL1<0:3>和FXBR1<0:3>而产生多个子字线信号FXL0<0:3>、FXR0<0:3>、FXL1<0:3>和FXR1<0:3>。多个子孔电路SH0到SH17可以响应于电源控制信号SAN1L到SAN3L和SAN1R到SAN3R而使能电源电压对VC1L/SB1L到VC3L/SB3L和VC1R/SB1R到VC3R/SB3R。
每个局部线组LG0到LG4可以与多个SIO线组SG0到SG11相对应。每个局部线组LG0到LG4可以包括至少一个局部线。在读取操作或写入操作期间，数据可以在SIO线组与对应于选中的单元区块的局部线组之间来传输。尽管在图2中未示出，开关可以耦接到SIO线组SG0到SG11和局部线组LG0到LG4彼此交叉之处的圆A。
多个列之中在第k(k为奇数)列的单元区块的第二半区块和在第k+1列的单元区块的第一半区块共享对应的局部线组，意味着它们经由共享的局部线组LG0交换数据。
例如，如图2所示，在第一列的单元区块MT0和MT5的第二半区块RMT以及在第二列的单元区块MT1和MT6的第一半区块LMT共享局部线组LG0。在图2中，用于操作图2的存储器件的各种信号的图示已经被特意省略了，以避免混淆存储器件的特征。在图3和图4中将分别描述和图示用于操作图2的存储器件的信号。
图3是图示在图2的存储器件中使用的信号之中的用于控制子字线的信号的示图。
参考图3，行解码器XDEC可以在激活操作期间响应于附加地址AADD和行地址RADD而产生多个主字线信号MWLB0到MWLB7以及多个第一子字线信号FXBL0<0:3>、FXBL1<0:3>、FXBR0<0:3>和FXBR1<0:3>。
子孔电路SH0到SH17可以产生多个子字线信号FXL0<0:3>、FXL1<0:3>、FXR0<0:3>和FXR1<0:3>，以及使能与多个第二子字线信号FXL0<0:3>、FXL1<0:3>、FXR0<0:3>和FXR1<0:3>以及第一子字线信号FXBL0<0:3>、FXBL1<0:3>、FXBR0<0:3>和FXBR1<0:3>之中的被使能的子字线信号相对应的子字线。第二子字线信号FXL0<0:3>、FXL1<0:3>、FXR0<0:3>和FXR1<0:3>的每个可以是被使能为高电平的信号。
表2图示根据主字线信号以及第一子字线信号和第二子字线信号而被激活的子字线。
表2
在图3中，为了避免混淆图示，已经省略了与子字线的操作无关的配置的图示。
图4A和图4B是图示在图2的存储器件中用于控制感测放大器(SA)的信号的示图。
参考图4A，在激活操作期间，行解码器XDEC可以响应于附加地址AADD和行地址RADD而产生电源控制信号SAN1L到SAN3L和SAN1R到SAN3R。
参考图4B，子孔电路SH0到SH17可以响应于电源控制信号SAN1L到SAN3L和SAN1R到SAN3R而使能电源电压对VC1L/SB1L到VC3L/SB3L和VC1R/SB1R到VC3R/SB3R。在这点上，VC1L/VC1R到VC3L/VC3R可以是高电平电压，而SB1L/SB1R到SB3L/SB3R可以是低电平电压。
表3图示根据被使能的电源控制信号来激活的电源电压。
表3
SAN/SAP 电源电压对
SAN1L/SAP1L VC1L/SB1L
SAN1R/SAP1R VC1R/SB1R
SAN2L/SAP2L VC2L/SB2L
SAN2R/SAP2R VC2R/SB2R
SAN3L/SAP3L VC3L/SB3L
SAN3R/SAP3R VC3R/SB3R
在图4A和图4B中，为了避免混淆图示，未图示与感测放大器的操作无关的配置。
图5A到图5C是图示在图2的存储器件中激活子字线的操作的示图。
在激活操作期间，存储器件可以在多个单元区块MT0到MT9之中选择性地激活每个设置在奇数列的单元区块的至少一个子字线或每个设置在偶数列的单元区块的至少一个子字线。在激活操作期间，存储器件可以选择性地激活与包括被激活的子字线的单元区块相对应的感测放大器。
图5A图示设置在第一行的奇数列中的单元区块MT0、MT2和MT4的子字线SWL0被激活的情况。
如果MWLB0、FXL0<0>和FXBL0<0>被使能，则单元区块MT0、MT2和MT4的子字线SWL0可以被驱动器DL0、DL2和DL4激活。如果SAN1L/SAP1L和SAN2L/SAP2L被使能，则与单元区块MT0、MT2和MT4相对应的感测放大器SA可以被使能。被使能的驱动器DL0、DL2和DL4以及感测放大器SA由阴影区域来表示。在图5A中，仅图示被激活的子字线。
图5B图示设置在偶数列中的单元区块MT6和MT8的子字线SWL3被激活的情况。
如果MWLB7、FXR1<3>和FXBR1<3>被使能，则单元区块MT6和MT8的子字线SWL3可以被驱动器DR6和DR8激活。如果SAN2R/SAP2R和SAN3R/SAP3R被使能，则与单元区块MT6和MT8相对应的感测放大器SA可以被使能。被使能的驱动器DR6和DR8以及感测放大器SA由阴影区域来表示。在图5B中，仅图示被激活的子字线。
这样，图2的存储器件可以选择性地激活子字线，以及也选择性地使能感测放大器，由此尽管允许页的尺寸增大，在激活操作期间的电流消耗仍可以减少。
图5C图示在刷新操作期间设置在奇数列和偶数列中的单元区块MT0到MT4的子字线SWL1被激活的情况。
如果MWLB1、FXL0<1>、FXR0<1>、FXBL0<1>和FXBR0<1>被使能，则单元区块MT0到MT4的子字线SWL1可以被驱动器DR0到DR4激活。如果SAN1L/SAP1L、SAN1R/SAP1R、SAN2L/SAP2L和SAN2R/SAP2R被使能，则与单元区块MT0到MT4相对应的感测放大器SA可以被使能。被使能的驱动器DR0到DR4和感测放大器SA由阴影区域来表示。在图5C中，仅图示被激活的子字线。
图6A和图6B是图示在图2的存储器件中读取操作或写入操作的示图。图6A和图6B仅图示数据通过其实际传输的线组。
图6A图示针对设置在奇数列中的单元区块MT0、MT2和MT4执行读取操作或写入操作的情况。
如在图5A中所示的情况，在设置在奇数列中的单元区块MT0、MT2和MT4的子字线SWL0被激活之后，选择要读取或写入的单元区块MT0、MT2和MT4。要写入单元区块MT0的数据或从单元区块MT0读取的数据经由SIO线组SG0和SG4以及局部线组LG0来传输。要写入单元区块MT2的半区块LMT的数据或从单元区块MT2的半区块LMT读取的数据经由SIO线组SG1和SG5以及局部线组LG1来传输。要写入单元区块MT2的半区块RMT的数据或从单元区块MT2的半区块RMT读取的数据经由SIO线组SG2和SG6以及局部线组LG2来传输。要写入单元区块MT4的数据或从单元区块MT4读取的数据经由SIO线组SG3和SG7以及局部线组LG3来传输。
图6B图示针对设置在偶数列中的单元区块MT6和MT8执行读取操作或写入操作的情况。
如在图5B中所示的情况，在设置在偶数列中的单元区块MT6和MT8的子字线SWL3被激活之后，选择要读取或写入的单元区块MT6和MT8。要写入单元区块MT6的半区块LMT的数据或从单元区块MT6的半区块LMT读取的数据经由SIO线组SG4和SG8以及局部线组LG0来传输。要写入单元区块MT6的半区块RMT的数据或从单元区块MT6的半区块RMT读取的数据经由SIO线组SG5和SG9以及局部线组LG1来传输。要写入单元区块MT8的半区块LMT的数据或从单元区块MT8的半区块LMT读取的数据经由SIO线组SG6和SG10以及局部线组LG2来传输。要写入单元区块MT8的半区块RMT的数据或从单元区块MT8的半区块RMT读取的数据经由SIO线组SG7和SG11以及局部线组LG3来传输。
图7是根据本发明的一个实施例的行解码器(XDEC)的配置图。
参考图7，行解码器XDEC可以包括附加地址解码器710、主字线信号发生单元720、第一子字线信号发生单元730和第二子字线信号发生单元740以及第一电源控制信号发生单元750和第二电源控制信号发生单元760。
当附加地址AADD的值为“0”时，附加地址解码器710可以使能第一解码信号DEC0，而当附加地址AADD的值为“1”时，使能第二解码信号DEC1。当表示刷新操作的信号REF被使能时，附加地址解码器710可以不管附加地址AADD的值如何而使能第一解码信号DEC0和第二解码信号DEC1。
主字线信号发生单元720可以使能多个主字线信号MWLB0到MWLB7之中的与行地址RADD相对应的主字线信号。
当第一解码信号DEC0被使能时，第一子字线信号发生单元730可以使能多个子字线信号FXBL0<0:3>和FXBL1<0:3>之中的与行地址RADD相对应的子字线信号。
当第二解码信号DEC1被使能时，第二子字线信号发生单元740可以使能多个子字线信号FXBR0<0:3>和FXBR1<0:3>之中的与行地址RADD相对应的子字线信号。
当第一解码信号DEC0被使能时，第一电源控制信号发生单元750可以使能电源控制信号SAN1L/SAP1L到SAN3L/SAP3L之中的与行地址RADD相对应的电源控制信号。
当第二解码信号DEC1被使能时，第二电源控制信号发生单元760可以使能电源控制信号SAN1R/SAP1R到SAN3R/SAP3R之中的与行地址RADD相对应的电源控制信号。
图8是根据本发明的一个实施例的驱动器DL0和DR0的配置图。
参考图8，驱动器DL0可以包括驱动单元810和820，而驱动器DR0可以包括驱动单元830和840。
驱动单元810可以响应于子字线信号FXL0<0>和FXBL0<0>和主字线信号MWLB0来驱动子字线SWL0。当子字线信号FXL0<0>和FXBL0<0>和主字线信号MWLB0被禁止时，驱动单元810可以以低电平电压驱动子字线SWL0。当子字线信号FXL0<0>和FXBL0<0>和主字线信号MWLB0被使能时，驱动单元810可以以高电平电压驱动子字线SWL0。对于上述操作，驱动单元810可以包括NMOS晶体管N1和N2以及PMOS晶体管P1。
其它驱动单元820、830和840中的每个可以响应于对应的子字线信号和对应的主字线信号来驱动对应的子字线。此外，驱动单元820、830和840中的每个可以具有与驱动单元810的配置相同的配置。
驱动器DL1到DL9和DR1到DR9可以具有与图8所示的驱动器DL0和DL1的配置相同的配置，以及可以以与驱动器DL0和DL1的方式相同的方式来操作。
图9是根据本发明的一个实施例的子孔电路SH7的配置图。
参考图9，子孔电路SH7可以包括多个中继器910到940和电源电压驱动器950。
多个中继器910到940可以分别反相对应的子字线信号FXRB0<1>、FXRB0<3>、FXLB0<0>和FXLB0<2>，从而分别产生子字线信号FXR0<1>、FXR0<3>、FXL0<0>和FXL0<2>。
电源电压驱动器950可以响应于电源控制信号SAN2L和SAP2L而将一对电源电压VC2L和SB2L分别使能到高电平电压和低电平电压。
其它子孔电路SH0到SH6和SH8到SH17可以具有与子孔电路SH7的配置相同的配置，或者仅具有子孔电路SH7的一些配置。
图10是根据本发明的一个实施例的存储器件的配置图。
参考图10，存储器件可以包括多个单元区域CA0到CA4、第一外部驱动器区域DA0和第二外部驱动器区域DA5以及一个或更多个内部驱动器区域DA1到DA4。
单元区域CA0到CA4的每个可以包括多个单元区块MT0到MT9中的一些。更具体地，单元区域CA0包括单元区块MT0和MT5，单元区域CA1包括单元区块MT1和MT6，单元区域CA2包括单元区块MT3和MT8，以及单元区域CA4包括单元区块MT4和MT9。单元区块MT0到MT9的每个可以包括多个子字线、多个位线和多个存储单元。包括在单元区域CA0到CA4的每个中的单元区块可以布置在一列中，而单元区域CA0到CA4可以布置在一行中。内部单元区块MT1到MT3和MT6到MT8的每个可以被划分为设置在左侧的第一半区块LMT和设置在右侧的第二半区块RMT。外部单元区块MT0、MT4、MT5和MT9的每个可以仅包括要么第一半区块LMT要么第二半区块RMT。
第一外部驱动器区域DA0和第二外部驱动器区域DA5可以分别设置在单元区域CA0和单元区域CA4的外部，以及每个可以包括布置在一列中的驱动器DL0和DL5或者DR4和DR9。
内部驱动器区域DA1到DA4的每个设置在单元区域CA0到CA4之中的两个连续单元区域之间。具体地，内部驱动器区域DA1设置在单元区域CA0和CA1之间，内部驱动器区域DA2设置在单元区域CA1和CA2之间，内部驱动器区域DA3设置在CA2和CA3之间，以及内部驱动器区域DA4设置在单元区域CA3和CA4之间。内部驱动器区域DA1到DA4的每个包括以两列布置的驱动器DL1到DL4、DL6到DL9、DR0到DR4和DR5到DR8(第一列的第一驱动器和第二列的第二驱动器)之中的多个第一驱动器和第二驱动器。具体地，内部驱动器区域DA1包括第一列的第一驱动器DL1和DL6以及第二列的第二驱动器DR0和DR5，内部驱动器区域DA2包括第一列的第一驱动器DL2和DL7以及第二列的第二驱动器DR1和DR6，内部驱动器区域DA3包括第一列的第一驱动器DL3和DL8以及第二列的第二驱动器DR2和DR7，以及内部驱动器区域DA4包括第一列的第一驱动器DL4和DL9以及第二列的第二驱动器DR3和DR8。
第一驱动器DL0到DL9和第二驱动器DR0到DR9中的每个可以驱动单元区块MT0到MT9中的相邻的一个单元区块的子字线。在激活操作期间，存储器件可以在单元区域CA0到CA4之中选择设置在奇数单元区域CA0、CA2和CA4或偶数单元区域CA1和CA3中的单元区域，并激活包括在选中的单元区域的单元区块中的子字线。
图10的存储器件的配置和详细操作与图2的存储器件的那些相同。
因此，根据本发明的各种实施例，提供一种存储器件，其具有以页组织的多个存储单元，其中每个页的尺寸被设计的很大，并且，通过使得在页中选择性地激活多个子字线之中的子字线成为可能，在存储器件的激活操作期间的电流消耗可以减少。
虽然为了说明的目的已经描述了各种实施例，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种存储器件，包括：
多个单元区块，所述多个单元区块以多个行和多个列来布置；
多个第一驱动器，每个第一驱动器设置在所述多个单元区块中的对应单元区块的左侧，并且被配置为驱动所述对应单元区块的第一子字线；以及
多个第二驱动器，每个第二驱动器设置在所述多个单元区块的所述对应单元区块的右侧，并且被配置为驱动所述对应单元区块的第二子字线，
其中，在激活操作期间，所述多个单元区块之中，设置在奇数列的单元区块的子字线或设置在偶数列的单元区块的子字线被选择性地激活。
2.根据权利要求1所述的存储器件，其中，所述多个列之中的第k列单元区块和第k+1列单元区块之间，设置有与第k列单元区块相对应的第二驱动器和与第k+1列单元区块相对应的第一驱动器，其中k为奇数。
3.根据权利要求1所述的存储器件，
其中，所述多个单元区块中的每个单元区块被划分为设置在左侧的第一半区块和设置在右侧的第二半区块，以及
其中，所述多个列之中在第k列的单元区块的第二半区块和在第k+1列的单元区块的第一半区块共享一个或更多个局部线，其中k为奇数。
4.根据权利要求3所述的存储器件，其中，所述多个单元区块之中的最外列的单元区块中的每个单元区块仅包括所述第一半区块和所述第二半区块之中的任意一个半区块。
5.根据权利要求1所述的存储器件，
其中，所述子字线被划分为第一组和第二组，以及
其中，所述第一驱动器驱动所述对应单元区块的第一组子字线，而所述第二驱动器驱动所述对应单元区块的第二组子字线。
6.根据权利要求1所述的存储器件，还包括：
多个感测放大器，所述多个感测放大器中的每个感测放大器被配置为驱动所述多个单元区块中的对应单元区块的位线。
7.根据权利要求6所述的存储器件，其中，在激活操作期间，在所述多个感测放大器之中，与包括被激活的子字线的单元区块相对应的感测放大器被选择性地使能。
8.根据权利要求1所述的存储器件，其中，在激活操作期间，所述奇数列和偶数列的一侧响应于附加地址而被选择。
9.根据权利要求8所述的存储器件，其中，在读取操作或写入操作期间，所述奇数列和偶数列的一侧响应于所述附加地址而被选择。
10.根据权利要求1所述的存储器件，其中，在刷新操作期间，在所述多个单元区块之中，设置在奇数列中的单元区块的子字线和设置在偶数列中的单元区块的子字线中的所有子字线都被激活。
11.一种存储器件，包括：
多个单元区域，每个单元区域包括布置为一列的多个单元区块；
一个或更多个内部驱动器区域，所述一个或更多个内部驱动器区域以交替方式设置在所述多个单元区域之间，每个内部驱动器区域包括布置为两列的多个第一驱动器；以及
第一外部驱动器区域和第二外部驱动器区域，所述第一外部驱动器区域和所述第二外部驱动器区域设置在所述多个单元区域的外部，以及所述第一外部驱动器区域和第二外部驱动器区域每个均包括布置为一列的多个第二驱动器，
其中，所述多个第一驱动器和多个第二驱动器中的每个驱动器驱动与其相邻的单元区块的子字线，以及在激活操作期间，多个单元区域之中设置在奇数单元区域的单元区块的子字线或设置在偶数单元区域的单元区块的子字线被选择性地激活。
12.根据权利要求11所述的存储器件，
其中，所述单元区块的每个单元区块被分为设置在左侧的第一半区块和设置在右侧的第二半区块，以及
其中，与所述多个内部驱动器区域之中相同的内部驱动器区域相邻的所述第一半区块和第二半区块共享一个或更多个局部线。
13.根据权利要求12所述的存储器件，其中，所述多个单元区域之中在左侧最外列的每个单元区块仅包括第一半区块和第二半区块之中的任意一个半区块。
14.根据权利要求11所述的存储器件，
其中，所述子字线被划分为第一组和第二组，以及
其中，设置在单元区块的左侧的驱动器驱动第一组子字线，而设置在单元区块的右侧的驱动器驱动第二组子字线。
15.根据权利要求11所述的存储器件，还包括：
多个感测放大器，所述多个感测放大器中的每个感测放大器被配置为驱动所述多个单元区块的对应单元区块的位线。
16.根据权利要求15所述的存储器件，其中，在激活操作期间，所述多个感测放大器之中，与包括被激活的子字线的单元区块相对应的感测放大器被选择性地使能。
17.根据权利要求11所述的存储器件，其中，在激活操作期间，所述奇数单元区域和偶数单元区域的一侧响应于附加地址而被选择。
18.根据权利要求17所述的存储器件，其中，在读取操作或写入操作期间，所述奇数单元区域和偶数单元区域的一侧响应于附加地址而被选择。
19.一种存储器件，包括：
第一单元区块至第n单元区块，所述第一单元区块至第n单元区块逐个布置，每个单元区块包括一个或更多个第一子字线和一个或更多个第二子字线，其中n为自然数；
第一左驱动器至第n左驱动器，每个左驱动器设置在所述第一单元区块至第n单元区块中的对应单元区块的左侧，并且被配置为驱动所述对应单元区块的所述一个或更多个第一子字线；以及
第一右驱动器至第n右驱动器，每个右驱动器设置在所述第一单元区块至第n单元区块中的对应单元区块的右侧，并且被配置为驱动对应单元区块的所述一个或更多个第二子字线，
其中，所述第一右驱动器至第n右驱动器之中的第k右驱动器以及所述第一左驱动器至第n左驱动器之中的第k+1左驱动器被一起设置在第一单元区块至第n单元区块之中的第k单元区块与第k+1单元区块之间，其中k是满足1≤k<n的自然数。
20.根据权利要求19所述的存储器件，其中，所述第一单元区块至第n单元区块之中的奇数单元区块和偶数单元区块被彼此排他地选择，以及在激活操作期间，与奇数单元区块和偶数单元区块之中的选中的单元区块相对应的左驱动器和右驱动器被使能。
CN201710034508.7A 2016-06-29 2017-01-18 存储器件 Active CN107545917B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160081499A KR102493814B1 (ko) 2016-06-29 2016-06-29 메모리 장치
KR10-2016-0081499 2016-06-29

Publications (2)

Publication Number Publication Date
CN107545917A true CN107545917A (zh) 2018-01-05
CN107545917B CN107545917B (zh) 2021-07-13

Family

ID=60303232

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710034508.7A Active CN107545917B (zh) 2016-06-29 2017-01-18 存储器件

Country Status (3)

Country Link
US (2) US9824746B1 (zh)
KR (1) KR102493814B1 (zh)
CN (1) CN107545917B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111798897A (zh) * 2019-04-08 2020-10-20 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
CN111919255A (zh) * 2018-03-23 2020-11-10 硅存储技术股份有限公司 用于在非易失性存储器阵列中管理峰值电力需求和噪声的系统和方法
US20220326875A1 (en) * 2019-12-31 2022-10-13 Taiwan Semiconductor Manufacturing Company Limited Memory Circuit Including an Array Control Inhibitor
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854272B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854273B1 (en) * 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word drivers
US10854274B1 (en) 2019-09-26 2020-12-01 Micron Technology, Inc. Apparatuses and methods for dynamic timing of row pull down operations
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
DE102021109480A1 (de) * 2020-12-14 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1433026A (zh) * 2002-01-09 2003-07-30 三星电子株式会社 包含能产生足够恒定延时信号的延时电路的半导体存储器
US20050146972A1 (en) * 2004-01-06 2005-07-07 Hynix Semiconductor Inc. Low power semiconductor memory device
CN102456390A (zh) * 2010-10-27 2012-05-16 三星电子株式会社 半导体存储器器件和半导体存储器系统
CN102859603A (zh) * 2010-04-27 2013-01-02 莫塞德技术公司 具有交替选择的相变存储阵列块
CN104321821A (zh) * 2012-06-28 2015-01-28 英特尔公司 用于dram中的功率降低的配置
US20150070970A1 (en) * 2013-09-11 2015-03-12 Tsuneo Inaba Resistance change memory and test method of the same
US20160155484A1 (en) * 2014-12-01 2016-06-02 Macronix International Co., Ltd. Word line driver circuitry and compact memory using same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406526A (en) * 1992-10-01 1995-04-11 Nec Corporation Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed
JP3252666B2 (ja) * 1995-08-14 2002-02-04 日本電気株式会社 半導体記憶装置
KR100204542B1 (ko) * 1995-11-09 1999-06-15 윤종용 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치
KR20010017198A (ko) * 1999-08-09 2001-03-05 윤종용 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치
KR100372249B1 (ko) * 2000-11-09 2003-02-19 삼성전자주식회사 분할 워드라인 액티베이션을 갖는 리프레쉬 타입 반도체메모리 장치
KR100416624B1 (ko) * 2002-05-07 2004-01-31 삼성전자주식회사 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법
KR100571625B1 (ko) 2004-11-03 2006-04-17 주식회사 하이닉스반도체 반도체메모리소자
KR20080027637A (ko) * 2006-09-25 2008-03-28 삼성전자주식회사 워드 라인 드라이버를 구비하는 반도체 메모리 장치
KR20090039113A (ko) 2007-10-17 2009-04-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR100935590B1 (ko) * 2007-12-07 2010-01-07 주식회사 하이닉스반도체 서브 워드라인 드라이버를 포함하는 반도체 집적 회로
KR20110012418A (ko) * 2009-07-30 2011-02-09 주식회사 하이닉스반도체 반도체 집적회로
KR20120053907A (ko) * 2010-11-18 2012-05-29 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20120126438A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130068145A (ko) 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 서브 워드 라인 드라이버 및 이를 포함하는 반도체 집적 회로 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1433026A (zh) * 2002-01-09 2003-07-30 三星电子株式会社 包含能产生足够恒定延时信号的延时电路的半导体存储器
US20050146972A1 (en) * 2004-01-06 2005-07-07 Hynix Semiconductor Inc. Low power semiconductor memory device
CN102859603A (zh) * 2010-04-27 2013-01-02 莫塞德技术公司 具有交替选择的相变存储阵列块
CN102456390A (zh) * 2010-10-27 2012-05-16 三星电子株式会社 半导体存储器器件和半导体存储器系统
CN104321821A (zh) * 2012-06-28 2015-01-28 英特尔公司 用于dram中的功率降低的配置
US20150070970A1 (en) * 2013-09-11 2015-03-12 Tsuneo Inaba Resistance change memory and test method of the same
US20160155484A1 (en) * 2014-12-01 2016-06-02 Macronix International Co., Ltd. Word line driver circuitry and compact memory using same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YOUNG-MIN HONG: "A pipelined row address decoding scheme for hierarchical word line structure DRAM", 《ICVC "99. 6TH INTERNATIONAL CONFERENCE ON VLSI AND CAD (CAT. NO.99EX361)》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111919255A (zh) * 2018-03-23 2020-11-10 硅存储技术股份有限公司 用于在非易失性存储器阵列中管理峰值电力需求和噪声的系统和方法
CN111798897A (zh) * 2019-04-08 2020-10-20 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
CN111798897B (zh) * 2019-04-08 2024-05-31 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
US20220326875A1 (en) * 2019-12-31 2022-10-13 Taiwan Semiconductor Manufacturing Company Limited Memory Circuit Including an Array Control Inhibitor
US11847345B2 (en) * 2019-12-31 2023-12-19 Taiwan Semiconductor Manufacturing Company Limited Memory circuit including an array control inhibitor
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Also Published As

Publication number Publication date
KR102493814B1 (ko) 2023-02-02
US20180040364A1 (en) 2018-02-08
KR20180002254A (ko) 2018-01-08
CN107545917B (zh) 2021-07-13
US9824746B1 (en) 2017-11-21
US9922697B2 (en) 2018-03-20

Similar Documents

Publication Publication Date Title
CN107545917A (zh) 存储器件
CN103295616B (zh) 半导体存储器件
JP4452463B2 (ja) レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置
US10332587B1 (en) Dynamic random access memory device
KR101258983B1 (ko) 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
JP5190499B2 (ja) 半導体記憶装置
KR20090080337A (ko) 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
US10910028B2 (en) Memory device in which locations of registers storing fail addresses are merged
TW201013697A (en) Semiconductor memory device and driving method thereof
CN103137186A (zh) 半导体装置
JP3184085B2 (ja) 半導体記憶装置
US9741426B2 (en) Semiconductor memory device
CN1941162B (zh) 具有共享位线感测放大器的半导体存储装置及驱动方法
JP2016517125A (ja) 不揮発性ランダムアクセスメモリ
JP2002230968A (ja) 半導体記憶装置
US10319419B2 (en) Semiconductor memory device, and signal line layout structure thereof
CN108962319B (zh) 一种译码器控制电路及Nor Flash存储器的版图布局方法
EP1274094A2 (en) Bit line decoding scheme and circuit for dual bit memory with a dual bit selection
US20240161810A1 (en) Memory device
TWI815583B (zh) 半導體記憶體裝置
TWI825919B (zh) 記憶體
US9159399B2 (en) Data transmission circuit and semiconductor memory device having the same
KR20080027637A (ko) 워드 라인 드라이버를 구비하는 반도체 메모리 장치
KR20050005575A (ko) 반도체 메모리장치의 컬럼 디코더회로
KR20160001097A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant