JP3184085B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
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-
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- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特に多ビットＤＲＡＭに使用されるも
のである。
に関するもので、特に多ビットＤＲＡＭに使用されるも
のである。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置の概略構
成を示すもので、８Ｍビット×１２８入出力のＤＲＡＭ
のブロック図である。このような超多ビット入出力のＤ
ＲＡＭは、近年ワークステーションやパーソナルコンピ
ュータの画像処理等のために、グラフィクスコントロー
ラとメモリを混載したＬＳＩに用いられている。この種
のＤＲＡＭでは低消費電力化に対する要求が強いので、
ＲＡＳサイクルの消費電力を小さくするためにリフレッ
シュサイクル数の大きなＤＲＡＭ（例えば２Ｋリフレッ
シュ、４Ｋリフレッシュ等）が用いられる。図５に示し
たＤＲＡＭは２Ｋリフレッシュの構成を持つものの例で
ある。
成を示すもので、８Ｍビット×１２８入出力のＤＲＡＭ
のブロック図である。このような超多ビット入出力のＤ
ＲＡＭは、近年ワークステーションやパーソナルコンピ
ュータの画像処理等のために、グラフィクスコントロー
ラとメモリを混載したＬＳＩに用いられている。この種
のＤＲＡＭでは低消費電力化に対する要求が強いので、
ＲＡＳサイクルの消費電力を小さくするためにリフレッ
シュサイクル数の大きなＤＲＡＭ（例えば２Ｋリフレッ
シュ、４Ｋリフレッシュ等）が用いられる。図５に示し
たＤＲＡＭは２Ｋリフレッシュの構成を持つものの例で
ある。
【０００３】図５において、１０はメモリコア部で、こ
のメモリコア部１０にはメモリセルアレイ１１Ａ，１１
Ｂ、ローデコーダ１２Ａ，１２Ｂ及びカラムデコーダ１
３等が含まれている。メモリセルアレイ１１Ａ，１１Ｂ
は、２０４８（ロー）×３２（カラム）×１２８（ビッ
ト）＝８Ｍビットの構成になっている。この例では、メ
モリセルアレイ１１Ａ，１１Ｂはそれぞれ８個、すなわ
ち合計１６個のブロックより構成され、各々のブロック
の容量は５１２（ロー）×１０２４（カラム）＝０．５
Ｍビットである。データの入出力は、各ブロックからそ
れぞれ３２対のＤＱバス１４Ａ，１４Ｂを介して行われ
る。上記ローデコーダ１２Ａから出力されるローデコー
ド信号はメモリセルアレイ１１Ａ中の各ワード線ＷＬに
供給され、上記ローデコーダ１２Ｂから出力されるロー
デコード信号はメモリセルアレイ１１Ｂ中の各ワード線
ＷＬに供給される。カラムデコーダ１３から出力される
カラムデコード信号は、メモリセルアレイ１１Ａ，１１
Ｂ中の共通カラム選択線ＣＬに供給される。
のメモリコア部１０にはメモリセルアレイ１１Ａ，１１
Ｂ、ローデコーダ１２Ａ，１２Ｂ及びカラムデコーダ１
３等が含まれている。メモリセルアレイ１１Ａ，１１Ｂ
は、２０４８（ロー）×３２（カラム）×１２８（ビッ
ト）＝８Ｍビットの構成になっている。この例では、メ
モリセルアレイ１１Ａ，１１Ｂはそれぞれ８個、すなわ
ち合計１６個のブロックより構成され、各々のブロック
の容量は５１２（ロー）×１０２４（カラム）＝０．５
Ｍビットである。データの入出力は、各ブロックからそ
れぞれ３２対のＤＱバス１４Ａ，１４Ｂを介して行われ
る。上記ローデコーダ１２Ａから出力されるローデコー
ド信号はメモリセルアレイ１１Ａ中の各ワード線ＷＬに
供給され、上記ローデコーダ１２Ｂから出力されるロー
デコード信号はメモリセルアレイ１１Ｂ中の各ワード線
ＷＬに供給される。カラムデコーダ１３から出力される
カラムデコード信号は、メモリセルアレイ１１Ａ，１１
Ｂ中の共通カラム選択線ＣＬに供給される。
【０００４】また、１５は／ＣＡＳ（符号の前に付した
“／”は反転信号、すなわちバーを意味する）信号を受
ける／ＣＡＳバッファ、１６は上記／ＣＡＳバッファ１
５の出力に応答してカラム系の回路を制御するカラム系
制御回路、１７はカラムアドレス信号Ｙ０〜Ｙ４が入力
され、上記カラム系制御回路１６の出力で制御されるカ
ラムアドレスバッファ、１８は上記カラムアドレスバッ
ファ１７から出力されたカラムアドレス信号をプリデコ
ードするカラムプリデコーダで、このカラムプリデコー
ダ１８のプリデコード信号が上記カラムデコーダ１３に
供給される。１９は／ＲＡＳ信号を受ける／ＲＡＳバッ
ファ、２０は上記／ＲＡＳバッファ１９の出力に応答し
てロー系の回路を制御するロー系制御回路で、このロー
系制御回路２０からセルアレイ制御信号、例えばセンス
アンプ活性化信号、イコライズ信号、及びＦＩＴ信号等
が出力される。２１はローアドレス信号Ｘ０〜Ｘ１１が
入力され、上記ロー系制御回路２０の出力で制御される
ローアドレスバッファ、２２は上記ローアドレスバッフ
ァ２１から出力されたローアドレス信号をプリデコード
するロープリデコーダ、２３は上記ロー系制御回路２０
の出力で制御され、上記ロープリデコーダ２２から出力
されるプリデコード信号を受けてワード線電位を発生す
るワード線電位発生回路で、上記ロープリデコーダ２２
のプリデコード信号と上記ワード線電位発生回路２３か
ら出力されるワード線電位が上記ローデコーダ１２Ａ，
１２Ｂに供給される。
“／”は反転信号、すなわちバーを意味する）信号を受
ける／ＣＡＳバッファ、１６は上記／ＣＡＳバッファ１
５の出力に応答してカラム系の回路を制御するカラム系
制御回路、１７はカラムアドレス信号Ｙ０〜Ｙ４が入力
され、上記カラム系制御回路１６の出力で制御されるカ
ラムアドレスバッファ、１８は上記カラムアドレスバッ
ファ１７から出力されたカラムアドレス信号をプリデコ
ードするカラムプリデコーダで、このカラムプリデコー
ダ１８のプリデコード信号が上記カラムデコーダ１３に
供給される。１９は／ＲＡＳ信号を受ける／ＲＡＳバッ
ファ、２０は上記／ＲＡＳバッファ１９の出力に応答し
てロー系の回路を制御するロー系制御回路で、このロー
系制御回路２０からセルアレイ制御信号、例えばセンス
アンプ活性化信号、イコライズ信号、及びＦＩＴ信号等
が出力される。２１はローアドレス信号Ｘ０〜Ｘ１１が
入力され、上記ロー系制御回路２０の出力で制御される
ローアドレスバッファ、２２は上記ローアドレスバッフ
ァ２１から出力されたローアドレス信号をプリデコード
するロープリデコーダ、２３は上記ロー系制御回路２０
の出力で制御され、上記ロープリデコーダ２２から出力
されるプリデコード信号を受けてワード線電位を発生す
るワード線電位発生回路で、上記ロープリデコーダ２２
のプリデコード信号と上記ワード線電位発生回路２３か
ら出力されるワード線電位が上記ローデコーダ１２Ａ，
１２Ｂに供給される。
【０００５】更に、２４は／ＷＥ信号を受ける／ＷＥバ
ッファ、２５はこの／ＷＥバッファ２４で制御され、デ
ータを入出力するＩ／Ｏバッファで、上記Ｉ／Ｏバッフ
ァ２５に入力されたデータは、回路ブロック２６Ａ，２
６Ｂに供給される。これら回路ブロック２６Ａ，２６Ｂ
にはそれぞれ、ＤＱ線マルチプレクサ及びＤＱバッファ
が含まれており、上記カラム系制御回路１６によって制
御される。そして、上記Ｉ／Ｏバッファ２５に入力され
たデータは、回路ブロック２６Ａ，２６Ｂ及びＤＱバス
１４Ａ，１４Ｂを介して各メモリセルに供給され、メモ
リセルから読み出されたデータは上記ＤＱバス１４Ａ，
１４Ｂ及び回路ブロック２６Ａ，２６Ｂを介してＩ／Ｏ
バッファ２５から出力される。
ッファ、２５はこの／ＷＥバッファ２４で制御され、デ
ータを入出力するＩ／Ｏバッファで、上記Ｉ／Ｏバッフ
ァ２５に入力されたデータは、回路ブロック２６Ａ，２
６Ｂに供給される。これら回路ブロック２６Ａ，２６Ｂ
にはそれぞれ、ＤＱ線マルチプレクサ及びＤＱバッファ
が含まれており、上記カラム系制御回路１６によって制
御される。そして、上記Ｉ／Ｏバッファ２５に入力され
たデータは、回路ブロック２６Ａ，２６Ｂ及びＤＱバス
１４Ａ，１４Ｂを介して各メモリセルに供給され、メモ
リセルから読み出されたデータは上記ＤＱバス１４Ａ，
１４Ｂ及び回路ブロック２６Ａ，２６Ｂを介してＩ／Ｏ
バッファ２５から出力される。
【０００６】図６は、上記図５に示した回路におけるメ
モリセルアレイ１１Ａ，１１Ｂ中の１つのブロックを抽
出して示している。各ブロックは２５６（ロー）×１０
２４（カラム）＝２５６Ｋビットの容量を持つ２つのミ
ニセルアレイ（サブブロック）１１−０，１１−１から
構成されている。各々のミニセルアレイ１１−０，１１
−１の両端には、センスアンプ２７−０，２７−１，２
７−２が配置される。このセンスアンプ２７−０，２７
−１，２７−２は、チップ面積の増大を防ぐために共有
型（shared-sense amplifier）の構成になっている。す
なわち、ミニセルアレイ１１−０，１１−１に挟まれた
領域のセンスアンプ２７−１は、この２つのミニセルア
レイ１１−０，１１−１で共有される。上記ミニセルア
レイ１１−０，１１−１の両側にはそれぞれ１６対ずつ
のＤＱバス１４−０，１４−１，１４−２が設けられて
いる。上記ミニセルアレイ１１−０，１１−１は、どち
らか一方しか同時に活性化しないように制御されるの
で、共有型センスアンプは活性化された側のミニセルア
レイのセルデータを増幅並びに保持する。そして、活性
化されたミニセルアレイの両側のデータバス（計３２
対）から保持されたデータが出力される。
モリセルアレイ１１Ａ，１１Ｂ中の１つのブロックを抽
出して示している。各ブロックは２５６（ロー）×１０
２４（カラム）＝２５６Ｋビットの容量を持つ２つのミ
ニセルアレイ（サブブロック）１１−０，１１−１から
構成されている。各々のミニセルアレイ１１−０，１１
−１の両端には、センスアンプ２７−０，２７−１，２
７−２が配置される。このセンスアンプ２７−０，２７
−１，２７−２は、チップ面積の増大を防ぐために共有
型（shared-sense amplifier）の構成になっている。す
なわち、ミニセルアレイ１１−０，１１−１に挟まれた
領域のセンスアンプ２７−１は、この２つのミニセルア
レイ１１−０，１１−１で共有される。上記ミニセルア
レイ１１−０，１１−１の両側にはそれぞれ１６対ずつ
のＤＱバス１４−０，１４−１，１４−２が設けられて
いる。上記ミニセルアレイ１１−０，１１−１は、どち
らか一方しか同時に活性化しないように制御されるの
で、共有型センスアンプは活性化された側のミニセルア
レイのセルデータを増幅並びに保持する。そして、活性
化されたミニセルアレイの両側のデータバス（計３２
対）から保持されたデータが出力される。
【０００７】図７は、上記ミニセルアレイ１１−０の構
成を更に詳しく説明するためのもので、図６の破線２９
で囲んだ領域の拡大図である。この図７では、ミニセル
アレイ１１−０の１０２４本のカラムのうち、カラム０
番と１番の回路図を抽出して示している。カラム２番以
降も同様な構成になっている。偶数番地（例えばカラム
０番）のデータはミニセルアレイ１１−０の左側のＤＱ
バス１４−０、奇数番地（例えばカラム１番）のデータ
はこのミニセルアレイ１１−０の右側のＤＱバス１４−
１から出力される。図示しないが、１本の共通カラム選
択線ＣＬに対して３２本のカラムが接続され、これらの
カラムにカラム選択信号ＣＳＬが供給される。そして、
３２本のうち１６本はミニセルアレイ１１−０の左側の
１６対のＤＱバス１４−０に、残りの１６本は右側の１
６対のＤＱバス１４−１にそれぞれ接続されている。
成を更に詳しく説明するためのもので、図６の破線２９
で囲んだ領域の拡大図である。この図７では、ミニセル
アレイ１１−０の１０２４本のカラムのうち、カラム０
番と１番の回路図を抽出して示している。カラム２番以
降も同様な構成になっている。偶数番地（例えばカラム
０番）のデータはミニセルアレイ１１−０の左側のＤＱ
バス１４−０、奇数番地（例えばカラム１番）のデータ
はこのミニセルアレイ１１−０の右側のＤＱバス１４−
１から出力される。図示しないが、１本の共通カラム選
択線ＣＬに対して３２本のカラムが接続され、これらの
カラムにカラム選択信号ＣＳＬが供給される。そして、
３２本のうち１６本はミニセルアレイ１１−０の左側の
１６対のＤＱバス１４−０に、残りの１６本は右側の１
６対のＤＱバス１４−１にそれぞれ接続されている。
【０００８】ミニセルアレイ１１−０の両側にはビット
線イコライザ３０ａ，３０ｂ、Ｐチャネル型センスアン
プ３１ａ，３１ｂ、ＦＩＴゲート３２ａ，３２ｂ、Ｎチ
ャネル型センスアンプ３３ａ，３３ｂ、カラム選択ゲー
ト３４ａ，３４ｂ、及びＤＱバス２８−０，２８−１が
配置されている。上記ビット線イコライザ３０ａ，３０
ｂにはそれぞれイコライズ信号ＥＱ０が供給されて制御
され、ビット線対ＢＬ，／ＢＬを電位ＶBLにイコライズ
する。上記Ｐチャネル型センスアンプ３１ａ，３１ｂに
はそれぞれ、センスアンプ活性化信号ＳＡＰ０が供給さ
れて制御される。上記ＦＩＴゲート３２ａ，３２ｂには
それぞれ、ＦＩＴ信号ＦＩＴ０が供給されて制御され
る。上記Ｎチャネル型センスアンプ３３ａにはセンスア
ンプ活性化信号／ＢＳＡＮが供給されて制御され、上記
Ｎチャネル型センスアンプ３３ｂにはセンスアンプ活性
化信号／ＳＡＮが供給されて制御される。上記カラム選
択ゲート３４ａ，３４ｂにはそれぞれ、カラム選択信号
ＣＳＬが供給されて制御される。
線イコライザ３０ａ，３０ｂ、Ｐチャネル型センスアン
プ３１ａ，３１ｂ、ＦＩＴゲート３２ａ，３２ｂ、Ｎチ
ャネル型センスアンプ３３ａ，３３ｂ、カラム選択ゲー
ト３４ａ，３４ｂ、及びＤＱバス２８−０，２８−１が
配置されている。上記ビット線イコライザ３０ａ，３０
ｂにはそれぞれイコライズ信号ＥＱ０が供給されて制御
され、ビット線対ＢＬ，／ＢＬを電位ＶBLにイコライズ
する。上記Ｐチャネル型センスアンプ３１ａ，３１ｂに
はそれぞれ、センスアンプ活性化信号ＳＡＰ０が供給さ
れて制御される。上記ＦＩＴゲート３２ａ，３２ｂには
それぞれ、ＦＩＴ信号ＦＩＴ０が供給されて制御され
る。上記Ｎチャネル型センスアンプ３３ａにはセンスア
ンプ活性化信号／ＢＳＡＮが供給されて制御され、上記
Ｎチャネル型センスアンプ３３ｂにはセンスアンプ活性
化信号／ＳＡＮが供給されて制御される。上記カラム選
択ゲート３４ａ，３４ｂにはそれぞれ、カラム選択信号
ＣＳＬが供給されて制御される。
【０００９】ここで、ミニセルアレイ１１−０，１１−
１に挟まれた領域のＦＩＴゲート３２ｂ、Ｎチャネル型
センスアンプ３３ｂ、カラム選択ゲート３４ｂ及びＤＱ
バス２８−１は、２つのミニセルアレイ１１−０，１１
−１で共有される。また、図６及び図７には示していな
いが、ミニセルアレイ１１−０の左側にミニセルアレイ
が存在する場合には、このミニセルアレイ１１−０の左
側に存在するＦＩＴゲート３２ａ、Ｎチャネル型センス
アンプ３３ａ、カラム選択ゲート３４ａ及びＤＱバス１
４−０は、ミニセルアレイ１１−０の左側に配置された
ミニセルアレイと当該ミニセルアレイ１１−０との間で
共有される。同様にして、ミニセルアレイ１１−１の右
側に配置される回路パーツ、すなわちＦＩＴゲート３２
ｂ、Ｎチャネル型センスアンプ３３ｂ、カラム選択ゲー
ト３４ｂ及びＤＱバス１４−１は、ミニセルアレイ１１
−１の右側に配置されるミニセルアレイと当該ミニセル
アレイ１１−１との間で共有される。
１に挟まれた領域のＦＩＴゲート３２ｂ、Ｎチャネル型
センスアンプ３３ｂ、カラム選択ゲート３４ｂ及びＤＱ
バス２８−１は、２つのミニセルアレイ１１−０，１１
−１で共有される。また、図６及び図７には示していな
いが、ミニセルアレイ１１−０の左側にミニセルアレイ
が存在する場合には、このミニセルアレイ１１−０の左
側に存在するＦＩＴゲート３２ａ、Ｎチャネル型センス
アンプ３３ａ、カラム選択ゲート３４ａ及びＤＱバス１
４−０は、ミニセルアレイ１１−０の左側に配置された
ミニセルアレイと当該ミニセルアレイ１１−０との間で
共有される。同様にして、ミニセルアレイ１１−１の右
側に配置される回路パーツ、すなわちＦＩＴゲート３２
ｂ、Ｎチャネル型センスアンプ３３ｂ、カラム選択ゲー
ト３４ｂ及びＤＱバス１４−１は、ミニセルアレイ１１
−１の右側に配置されるミニセルアレイと当該ミニセル
アレイ１１−１との間で共有される。
【００１０】上記ミニセルアレイ１１−０と１１−１で
共有された回路パーツは、次のように制御されることに
より選択的に使用される。ワード線ＷＬ０が選択され、
ミニセルアレイ１１−０が活性化されると、同時に信号
ＦＩＴ０が“Ｈ”レベルになって選択され（この時、信
号ＦＩＴ１は“Ｌ”レベル）、ＦＩＴゲート３２ａがオ
ンすることによってＮチャネル型センスアンプ３３ａと
カラム選択ゲート３４ａがミニセルアレイ１１−０に接
続される。この状態でワード線ＷＬ０によって選択され
たメモリセルのデータがビット線ＢＬに現れると、信号
ＳＡＰ０、信号／ＳＡＮがＶcc／２プリチャージ状態か
ら各々“Ｈ”レベル、“Ｌ”レベルに活性化され（信号
ＳＡＰ１はＶcc／２プリチャージ状態を保持）、Ｐチャ
ネル型センスアンプ３１ａとＮチャネル型センスアンプ
３３ａにセルデータがラッチされる。
共有された回路パーツは、次のように制御されることに
より選択的に使用される。ワード線ＷＬ０が選択され、
ミニセルアレイ１１−０が活性化されると、同時に信号
ＦＩＴ０が“Ｈ”レベルになって選択され（この時、信
号ＦＩＴ１は“Ｌ”レベル）、ＦＩＴゲート３２ａがオ
ンすることによってＮチャネル型センスアンプ３３ａと
カラム選択ゲート３４ａがミニセルアレイ１１−０に接
続される。この状態でワード線ＷＬ０によって選択され
たメモリセルのデータがビット線ＢＬに現れると、信号
ＳＡＰ０、信号／ＳＡＮがＶcc／２プリチャージ状態か
ら各々“Ｈ”レベル、“Ｌ”レベルに活性化され（信号
ＳＡＰ１はＶcc／２プリチャージ状態を保持）、Ｐチャ
ネル型センスアンプ３１ａとＮチャネル型センスアンプ
３３ａにセルデータがラッチされる。
【００１１】これに対し、ミニセルアレイ１１−１が活
性化される場合には、信号ＦＩＴ１、信号／ＳＡＮ及び
信号ＳＡＰ１が活性化され、信号ＦＩＴ０は“Ｌ”レベ
ル、信号ＳＡＰ０はＶcc／２プリチャージ状態を保持す
る。
性化される場合には、信号ＦＩＴ１、信号／ＳＡＮ及び
信号ＳＡＰ１が活性化され、信号ＦＩＴ０は“Ｌ”レベ
ル、信号ＳＡＰ０はＶcc／２プリチャージ状態を保持す
る。
【００１２】このように、ワード線は、ミニセルアレイ
１１−０，１１−１の計５１２ローのうち１本しか同時
に活性化されず、活性化されたミニセルアレイの両側の
３２対のＤＱバスから共通カラム選択信号ＣＳＬにより
選択されたカラムのデータが読み出される。図５に示し
たように、ＤＱバス１４Ａ，１４ＢはそれぞれＤＱ線マ
ルチプレクサを介してＤＱバッファに接続される。ここ
で、ＤＱ線マルチプレクサは、データが読み出されたＤ
Ｑ線対を選択してＤＱバッファに接続し、ＤＱバッファ
で更に増幅されたデータがＩ／Ｏバッファ２５を介して
入出力データバスに出力される。また、共通カラム選択
信号線ＣＳＬは、１６個のブロック（すなわち３２個の
ミニセルアレイ）で共有される。ローデコーダ１２Ａ，
１２Ｂは、所定のローアドレス信号（Ｘ０〜Ｘ１０の１
１ビット）に対して同時に４つのブロック中のワード線
を活性化する（これにより、合計３２×４＝１２８対の
ＤＱ線対からデータが出力される）。この事から分かる
ように、全てのローをリフレッシュするためには、 ５１２ロー／ブロック×４ブロック＝２Ｋサイクル が必要となり、２Ｋサイクルで活性化されるワード線
は、Ｘ０〜Ｘ１０の１１ビット（２11＝２Ｋ）のローア
ドレス信号で選択される。
１１−０，１１−１の計５１２ローのうち１本しか同時
に活性化されず、活性化されたミニセルアレイの両側の
３２対のＤＱバスから共通カラム選択信号ＣＳＬにより
選択されたカラムのデータが読み出される。図５に示し
たように、ＤＱバス１４Ａ，１４ＢはそれぞれＤＱ線マ
ルチプレクサを介してＤＱバッファに接続される。ここ
で、ＤＱ線マルチプレクサは、データが読み出されたＤ
Ｑ線対を選択してＤＱバッファに接続し、ＤＱバッファ
で更に増幅されたデータがＩ／Ｏバッファ２５を介して
入出力データバスに出力される。また、共通カラム選択
信号線ＣＳＬは、１６個のブロック（すなわち３２個の
ミニセルアレイ）で共有される。ローデコーダ１２Ａ，
１２Ｂは、所定のローアドレス信号（Ｘ０〜Ｘ１０の１
１ビット）に対して同時に４つのブロック中のワード線
を活性化する（これにより、合計３２×４＝１２８対の
ＤＱ線対からデータが出力される）。この事から分かる
ように、全てのローをリフレッシュするためには、 ５１２ロー／ブロック×４ブロック＝２Ｋサイクル が必要となり、２Ｋサイクルで活性化されるワード線
は、Ｘ０〜Ｘ１０の１１ビット（２11＝２Ｋ）のローア
ドレス信号で選択される。
【００１３】従来技術による２Ｋリフレッシュサイクル
の８Ｍビット×１２８入出力のＤＲＡＭは上述したよう
に構成されている。しかしながら、この例では各ブロッ
クから３２対のＤＱ線対を引き出さねばならず、メモリ
コア部全体ではＤＱ線対の占有面積が非常に大きいとい
う問題があった。
の８Ｍビット×１２８入出力のＤＲＡＭは上述したよう
に構成されている。しかしながら、この例では各ブロッ
クから３２対のＤＱ線対を引き出さねばならず、メモリ
コア部全体ではＤＱ線対の占有面積が非常に大きいとい
う問題があった。
【００１４】なお、引き出すべきＤＱ線対の数はＲＡＳ
サイクルの低消費電流化を狙ってリフレッシュサイクル
数を増やす（例えば４Ｋリフレッシュにする）と増加す
ることに注意する必要がある。すなわち、４Ｋリフレッ
シュの構成では、図５に示した回路において同時に活性
化されるブロック中のワード線ＷＬの数は２本になるた
め、１２８入出力を得るためには１つのブロックから６
４本のＤＱ線対を引き出さねばならず、ＤＱ線対の占め
る面積は２Ｋリフレッシュの場合の２倍になる。このよ
うに、従来のＤＲＡＭは、多ビット入出力と大きなリフ
レッシュサイクル数を両立させようとするとチップサイ
ズの大幅な増大を招くという問題があった。
サイクルの低消費電流化を狙ってリフレッシュサイクル
数を増やす（例えば４Ｋリフレッシュにする）と増加す
ることに注意する必要がある。すなわち、４Ｋリフレッ
シュの構成では、図５に示した回路において同時に活性
化されるブロック中のワード線ＷＬの数は２本になるた
め、１２８入出力を得るためには１つのブロックから６
４本のＤＱ線対を引き出さねばならず、ＤＱ線対の占め
る面積は２Ｋリフレッシュの場合の２倍になる。このよ
うに、従来のＤＲＡＭは、多ビット入出力と大きなリフ
レッシュサイクル数を両立させようとするとチップサイ
ズの大幅な増大を招くという問題があった。
【００１５】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、多ビット入出力と大きなリフレッシュ
サイクル数を両立させようとするとチップサイズの大幅
な増大を招くという問題があった。
導体記憶装置は、多ビット入出力と大きなリフレッシュ
サイクル数を両立させようとするとチップサイズの大幅
な増大を招くという問題があった。
【００１６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、チップサイズの
大幅な増大を招くことなく多ビット入出力と大きなリフ
レッシュサイクル数を両立できる半導体記憶装置を提供
することにある。
れたもので、その目的とするところは、チップサイズの
大幅な増大を招くことなく多ビット入出力と大きなリフ
レッシュサイクル数を両立できる半導体記憶装置を提供
することにある。
【００１７】
【課題を解決するための手段】この発明の多ビット入出
力の半導体記憶装置は、行方向にｍ列、列方向にｎ行配
列されたｍ×ｎ個のブロックに分割され、各々のブロッ
クにメモリセルが行列状に配置されたメモリセルアレイ
と、上記各ブロックに対応して設けられ、選択されたメ
モリセルから読み出したデータあるいは選択したメモリ
セルに書き込むデータを増幅するセンスアンプ手段と、
上記各ブロックに対応して設けられ、カラム選択ゲート
を介して上記センスアンプ手段に接続されたデータバス
と、アドレス信号をデコードして上記メモリセルアレイ
中の任意のメモリセルを選択するための行デコード手段
及び列デコード手段とを具備し、上記行デコード手段
は、同一行上のブロック群で共有される主行デコード手
段と、同一行上のブロックにそれぞれ対応して配置され
た従行デコード手段とを備え、上記従行デコード手段は
上記主行デコード手段の出力と従行デコーダ選択信号と
を受けて、同一行上のブロック群のうちの任意の１つの
ブロックを活性化し、該ブロックの任意の行を選択する
ように制御され、上記メモリセルアレイのブロックのう
ち同一行上に配置されたブロック群は上記行デコード手
段とデータバスを共有し、同一列上に配置されたブロッ
ク群は上記列デコード手段を共有し、上記各ブロックの
うちの任意の一列上に配置されたｎ個のブロック群を同
時に活性化し、この活性化したブロック群の各々のデー
タバスを介して上記列デコード手段によって選択した列
のメモリセルのデータを並列に読み書きする如く構成し
たことを特徴としている。
力の半導体記憶装置は、行方向にｍ列、列方向にｎ行配
列されたｍ×ｎ個のブロックに分割され、各々のブロッ
クにメモリセルが行列状に配置されたメモリセルアレイ
と、上記各ブロックに対応して設けられ、選択されたメ
モリセルから読み出したデータあるいは選択したメモリ
セルに書き込むデータを増幅するセンスアンプ手段と、
上記各ブロックに対応して設けられ、カラム選択ゲート
を介して上記センスアンプ手段に接続されたデータバス
と、アドレス信号をデコードして上記メモリセルアレイ
中の任意のメモリセルを選択するための行デコード手段
及び列デコード手段とを具備し、上記行デコード手段
は、同一行上のブロック群で共有される主行デコード手
段と、同一行上のブロックにそれぞれ対応して配置され
た従行デコード手段とを備え、上記従行デコード手段は
上記主行デコード手段の出力と従行デコーダ選択信号と
を受けて、同一行上のブロック群のうちの任意の１つの
ブロックを活性化し、該ブロックの任意の行を選択する
ように制御され、上記メモリセルアレイのブロックのう
ち同一行上に配置されたブロック群は上記行デコード手
段とデータバスを共有し、同一列上に配置されたブロッ
ク群は上記列デコード手段を共有し、上記各ブロックの
うちの任意の一列上に配置されたｎ個のブロック群を同
時に活性化し、この活性化したブロック群の各々のデー
タバスを介して上記列デコード手段によって選択した列
のメモリセルのデータを並列に読み書きする如く構成し
たことを特徴としている。
【００１８】前記ｍ×ｎ個のブロック群はそれぞれ、行
方向に複数のサブブロック群に分割され、分割されたサ
ブブロック群に含まれる同一行上のブロックはそれぞれ
前記データバスを共有し、前記サブブロック群に接続さ
れたデータバス群はマルチプレクサを介して主データバ
スに接続され、上記マルチプレクサは上記データバス群
のうち活性化されたブロックを含むサブブロック群と接
続されたデータバスを選択し、主データバスと前記デー
タバス間で信号のやり取りを行うように制御されること
を特徴とする。
方向に複数のサブブロック群に分割され、分割されたサ
ブブロック群に含まれる同一行上のブロックはそれぞれ
前記データバスを共有し、前記サブブロック群に接続さ
れたデータバス群はマルチプレクサを介して主データバ
スに接続され、上記マルチプレクサは上記データバス群
のうち活性化されたブロックを含むサブブロック群と接
続されたデータバスを選択し、主データバスと前記デー
タバス間で信号のやり取りを行うように制御されること
を特徴とする。
【００１９】また、この発明の多ビットの半導体記憶装
置は、行方向にｍ列、列方向にｎ行配列されたｍ×ｎ個
のブロックに分割され、各々のブロックにメモリセルが
行列状に配置されたメモリセルアレイと、上記各ブロッ
クに対応して設けられ、選択されたメモリセルから読み
出したデータあるいは選択したメモリセルに書き込むデ
ータを増幅するセンスアンプ手段と、上記各ブロックに
対応して設けられ、カラム選択ゲートを介して上記セン
スアンプ手段に接続されたデータバスと、アドレス信号
をデコードして上記メモリセルアレイ中の任意のメモリ
セルを選択するための行デコード手段及び列デコード手
段とを具備し、上記ｍ×ｎ個のブロック群はそれぞれ、
行方向に複数のサブブロック群に分割され、分割された
サブブロック群に含まれる同一行上のブロックはそれぞ
れ上記データバスを共有し、上記サブブロック群に接続
されたデータバス群はマルチプレクサを介して主データ
バスに接続され、上記マルチプレクサは上記データバス
群のうち活性化されたブロックを含むサブブロック群と
接続されたデータバスを選択し、主データバスと上記デ
ータバス間で信号のやり取りを行うように制御され、上
記メモリセルアレイのブロックのうち同一行上に配置さ
れたブロック群は上記行デコード手段とデータバスを共
有し、同一列上に配置されたブロック群は上記列デコー
ド手段を共有し、上記各ブロックのうちの任意の一列上
に配置されたｎ個のブロック群を同時に活性化し、この
活性化したブロック群の各々のデータバスを介して上記
列デコード手段によって選択した列のメモリセルのデー
タを並列に読み書きする如く構成したことを特徴として
いる。
置は、行方向にｍ列、列方向にｎ行配列されたｍ×ｎ個
のブロックに分割され、各々のブロックにメモリセルが
行列状に配置されたメモリセルアレイと、上記各ブロッ
クに対応して設けられ、選択されたメモリセルから読み
出したデータあるいは選択したメモリセルに書き込むデ
ータを増幅するセンスアンプ手段と、上記各ブロックに
対応して設けられ、カラム選択ゲートを介して上記セン
スアンプ手段に接続されたデータバスと、アドレス信号
をデコードして上記メモリセルアレイ中の任意のメモリ
セルを選択するための行デコード手段及び列デコード手
段とを具備し、上記ｍ×ｎ個のブロック群はそれぞれ、
行方向に複数のサブブロック群に分割され、分割された
サブブロック群に含まれる同一行上のブロックはそれぞ
れ上記データバスを共有し、上記サブブロック群に接続
されたデータバス群はマルチプレクサを介して主データ
バスに接続され、上記マルチプレクサは上記データバス
群のうち活性化されたブロックを含むサブブロック群と
接続されたデータバスを選択し、主データバスと上記デ
ータバス間で信号のやり取りを行うように制御され、上
記メモリセルアレイのブロックのうち同一行上に配置さ
れたブロック群は上記行デコード手段とデータバスを共
有し、同一列上に配置されたブロック群は上記列デコー
ド手段を共有し、上記各ブロックのうちの任意の一列上
に配置されたｎ個のブロック群を同時に活性化し、この
活性化したブロック群の各々のデータバスを介して上記
列デコード手段によって選択した列のメモリセルのデー
タを並列に読み書きする如く構成したことを特徴として
いる。
【００２０】更に、この発明の半導体記憶装置は、行方
向に分割された複数のメモリセルアレイ群を有するダイ
ナミック型の第１のメモリセルアレイと、この第１のメ
モリセルアレイの行方向に隣接して配置され、行方向に
分割された複数のメモリセルアレイ群を有する第２のメ
モリセルアレイと、前記第１，第２のメモリセルアレイ
の各メモリセルアレイ群間にそれぞれ配置されたカラム
デコーダ群と、上記カラムデコーダ群からデコード出力
が供給され、各メモリセルアレイ群中のメモリセルの列
を選択する共通カラム選択線と、上記第１のメモリセル
アレイ中のメモリセルアレイ群を選択する第１のグロー
バルローデコーダと、上記第１のメモリセルアレイ中の
メモリセルアレイ群間に設けられ、上記第１のグローバ
ルローデコーダの出力をデコードして、上記メモリセル
アレイ群中のメモリセルの行を選択する第１のローカル
ローデコーダ群と、上記第２のメモリセルアレイ中のメ
モリセルアレイ群を選択する第２のグローバルローデコ
ーダと、上記第２のメモリセルアレイ中のメモリセルア
レイ群間に設けられ、上記第２のグローバルローデコー
ダの出力をデコードして、上記メモリセルアレイ群中の
メモリセルの行を選択する第２のローカルローデコーダ
群と、上記第１のメモリセルアレイ中のメモリセルアレ
イ群間に設けられ、選択されたメモリセルから読み出し
たデータあるいは選択したメモリセルに書き込むデータ
を増幅する第１のセンスアンプ群と、上記第２のメモリ
セルアレイ中のメモリセルアレイ群間に設けられ、選択
されたメモリセルから読み出したデータあるいは選択し
たメモリセルに書き込むデータを増幅する第２のセンス
アンプ群と、第１のカラム選択ゲート群を介して上記第
１のセンスアンプ群に接続された第１のＤＱバス群と、
第２のカラム選択ゲート群を介して上記第２のセンスア
ンプ群に接続された第２のＤＱバス群とを具備し、上記
第１のメモリセルアレイ中のメモリセルアレイ群は上記
第１のＤＱバス群を共有し、上記第２のメモリセルアレ
イ中のメモリセル群は上記第２のＤＱバス群を共有し、
上記第１，第２のメモリセル群のうちの同一の任意の列
を同時に活性化し、この活性化した第１，第２のメモリ
セルアレイ群の各々の第１，第２のＤＱバス群を介し
て、上記カラムデコーダ群によって選択された列のメモ
リセルのデータを並列に読み書きする如く構成したこと
を特徴としている。
向に分割された複数のメモリセルアレイ群を有するダイ
ナミック型の第１のメモリセルアレイと、この第１のメ
モリセルアレイの行方向に隣接して配置され、行方向に
分割された複数のメモリセルアレイ群を有する第２のメ
モリセルアレイと、前記第１，第２のメモリセルアレイ
の各メモリセルアレイ群間にそれぞれ配置されたカラム
デコーダ群と、上記カラムデコーダ群からデコード出力
が供給され、各メモリセルアレイ群中のメモリセルの列
を選択する共通カラム選択線と、上記第１のメモリセル
アレイ中のメモリセルアレイ群を選択する第１のグロー
バルローデコーダと、上記第１のメモリセルアレイ中の
メモリセルアレイ群間に設けられ、上記第１のグローバ
ルローデコーダの出力をデコードして、上記メモリセル
アレイ群中のメモリセルの行を選択する第１のローカル
ローデコーダ群と、上記第２のメモリセルアレイ中のメ
モリセルアレイ群を選択する第２のグローバルローデコ
ーダと、上記第２のメモリセルアレイ中のメモリセルア
レイ群間に設けられ、上記第２のグローバルローデコー
ダの出力をデコードして、上記メモリセルアレイ群中の
メモリセルの行を選択する第２のローカルローデコーダ
群と、上記第１のメモリセルアレイ中のメモリセルアレ
イ群間に設けられ、選択されたメモリセルから読み出し
たデータあるいは選択したメモリセルに書き込むデータ
を増幅する第１のセンスアンプ群と、上記第２のメモリ
セルアレイ中のメモリセルアレイ群間に設けられ、選択
されたメモリセルから読み出したデータあるいは選択し
たメモリセルに書き込むデータを増幅する第２のセンス
アンプ群と、第１のカラム選択ゲート群を介して上記第
１のセンスアンプ群に接続された第１のＤＱバス群と、
第２のカラム選択ゲート群を介して上記第２のセンスア
ンプ群に接続された第２のＤＱバス群とを具備し、上記
第１のメモリセルアレイ中のメモリセルアレイ群は上記
第１のＤＱバス群を共有し、上記第２のメモリセルアレ
イ中のメモリセル群は上記第２のＤＱバス群を共有し、
上記第１，第２のメモリセル群のうちの同一の任意の列
を同時に活性化し、この活性化した第１，第２のメモリ
セルアレイ群の各々の第１，第２のＤＱバス群を介し
て、上記カラムデコーダ群によって選択された列のメモ
リセルのデータを並列に読み書きする如く構成したこと
を特徴としている。
【００２１】前記第１のメモリセルアレイにおけるメモ
リセルアレイ群間に設けられ、前記第１のＤＱバス群に
接続された第１のＤＱ線マルチプレクサ及び第１のＤＱ
バッファと、前記第２のメモリセルアレイにおけるメモ
リセルアレイ群間に設けられ、前記第２のＤＱバス群に
接続された第２のＤＱ線マルチプレクサ及び第２のＤＱ
バッファと、前記第１，第２のＤＱ線マルチプレクサ及
び前記第１，第２のＤＱバッファとデータの授受を行う
Ｉ／Ｏゲートとを更に具備することを特徴とする。
リセルアレイ群間に設けられ、前記第１のＤＱバス群に
接続された第１のＤＱ線マルチプレクサ及び第１のＤＱ
バッファと、前記第２のメモリセルアレイにおけるメモ
リセルアレイ群間に設けられ、前記第２のＤＱバス群に
接続された第２のＤＱ線マルチプレクサ及び第２のＤＱ
バッファと、前記第１，第２のＤＱ線マルチプレクサ及
び前記第１，第２のＤＱバッファとデータの授受を行う
Ｉ／Ｏゲートとを更に具備することを特徴とする。
【００２２】上記のような構成によれば、メモリセルア
レイを行方向と列方向にｍ×ｎ個のブロックに分割し、
各ブロックのうちの任意の一列上に配置されたｎ個のブ
ロック群を同時に活性化してデータを並列的に読み書き
するので、各ブロックから引き出すデータバスの数が少
なくて済み、データバスの占有面積を大幅に低減でき
る。これによって、チップサイズの大幅な増大を招くこ
となく多ビット入出力と大きなリフレッシュサイクル数
を両立できる。
レイを行方向と列方向にｍ×ｎ個のブロックに分割し、
各ブロックのうちの任意の一列上に配置されたｎ個のブ
ロック群を同時に活性化してデータを並列的に読み書き
するので、各ブロックから引き出すデータバスの数が少
なくて済み、データバスの占有面積を大幅に低減でき
る。これによって、チップサイズの大幅な増大を招くこ
となく多ビット入出力と大きなリフレッシュサイクル数
を両立できる。
【００２３】上記行デコード手段を主行デコード手段と
従行デコード手段で構成して階層ワード線構造にすれ
ば、行デコード手段の数が増加することによるチップサ
イズの増大を抑制できる。
従行デコード手段で構成して階層ワード線構造にすれ
ば、行デコード手段の数が増加することによるチップサ
イズの増大を抑制できる。
【００２４】ブロック群をそれぞれサブブロック群に分
割してこれらサブブロック群でデータバスを共有し、主
データバスと前記データバス間で信号のやり取りを行う
ようにすればチップサイズの増大を抑制できる。
割してこれらサブブロック群でデータバスを共有し、主
データバスと前記データバス間で信号のやり取りを行う
ようにすればチップサイズの増大を抑制できる。
【００２５】また、上記のような構成によれば、第１，
第２のメモリセルアレイをそれぞれ列方向に分割し、こ
れらメモリセルアレイにおける各ブロックのうちの同一
の任意の一列上に配置されたブロック群を同時に活性化
してメモリセルのデータを並列的に読み書きできるの
で、各ブロックから引き出すＤＱバスの数が少なくて済
み、ＤＱバスのチップ占有面積を大幅に低減できる。こ
れによって、チップサイズの大幅な増大を招くことなく
多ビット入出力と大きなリフレッシュサイクル数を両立
できる。
第２のメモリセルアレイをそれぞれ列方向に分割し、こ
れらメモリセルアレイにおける各ブロックのうちの同一
の任意の一列上に配置されたブロック群を同時に活性化
してメモリセルのデータを並列的に読み書きできるの
で、各ブロックから引き出すＤＱバスの数が少なくて済
み、ＤＱバスのチップ占有面積を大幅に低減できる。こ
れによって、チップサイズの大幅な増大を招くことなく
多ビット入出力と大きなリフレッシュサイクル数を両立
できる。
【００２６】第１のＤＱバス群と第２のＤＱバス群を分
割し、メモリセルアレイ群間に第１，第２のＤＱ線マル
チプレクサ及び第１，第２のＤＱバッファを設けること
によってＤＱバスの寄生容量を低減でき、高速動作が可
能になる。
割し、メモリセルアレイ群間に第１，第２のＤＱ線マル
チプレクサ及び第１，第２のＤＱバッファを設けること
によってＤＱバスの寄生容量を低減でき、高速動作が可
能になる。
【００２７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置の概略構成を示すブ
ロック図である。図５と同様に、／ＣＡＳバッファ４
５、カラム系制御回路４６、カラムアドレスバッファ４
７、カラムプリデコーダ４８、／ＲＡＳバッファ４９、
ロー系制御回路５０、ローアドレスバッファ５１、ロー
プリデコーダ５２、ワード線電位発生回路５３、／ＷＥ
バッファ５４、Ｉ／Ｏバッファ５５等が設けられてい
る。この例では、階層ワード線方式（例えば1993 IEEE
International Solid-State Circuits Conference DIGE
ST OF TECHINICAL PAPERS FEBRUARY 24,1993 pp.50-51,
T.Sugibayashi et al.,"A 30ns 256Mb DRAM with Multi
-Divided Array Structure" を参照されたい）を採用し
ており、グローバルローデコーダとローカルローデコー
ダを用いてワード線を駆動している。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置の概略構成を示すブ
ロック図である。図５と同様に、／ＣＡＳバッファ４
５、カラム系制御回路４６、カラムアドレスバッファ４
７、カラムプリデコーダ４８、／ＲＡＳバッファ４９、
ロー系制御回路５０、ローアドレスバッファ５１、ロー
プリデコーダ５２、ワード線電位発生回路５３、／ＷＥ
バッファ５４、Ｉ／Ｏバッファ５５等が設けられてい
る。この例では、階層ワード線方式（例えば1993 IEEE
International Solid-State Circuits Conference DIGE
ST OF TECHINICAL PAPERS FEBRUARY 24,1993 pp.50-51,
T.Sugibayashi et al.,"A 30ns 256Mb DRAM with Multi
-Divided Array Structure" を参照されたい）を採用し
ており、グローバルローデコーダとローカルローデコー
ダを用いてワード線を駆動している。
【００２８】これら周辺回路部の基本的な構成並びに動
作は、図５に示した回路と同様であるが、階層ワード線
方式を採用したために、ロー系制御回路５０、ロウデコ
ーダ５２及びワード線電位発生回路５３等が異なってい
る。すなわち、ロープリデコーダ５２には、ローアドレ
スバッファ５１からローアドレス信号Ｘ０〜Ｘ１０が供
給されるとともに、ロー系制御回路５０からワード線プ
リチャージ信号／ＰＲＣＨが供給され、このロープリデ
コーダ５２からワード線電位発生回路５３にプリデコー
ド信号Ｘ９・Ｘ１０とＸ０・Ｘ１が供給されるようにな
っている。
作は、図５に示した回路と同様であるが、階層ワード線
方式を採用したために、ロー系制御回路５０、ロウデコ
ーダ５２及びワード線電位発生回路５３等が異なってい
る。すなわち、ロープリデコーダ５２には、ローアドレ
スバッファ５１からローアドレス信号Ｘ０〜Ｘ１０が供
給されるとともに、ロー系制御回路５０からワード線プ
リチャージ信号／ＰＲＣＨが供給され、このロープリデ
コーダ５２からワード線電位発生回路５３にプリデコー
ド信号Ｘ９・Ｘ１０とＸ０・Ｘ１が供給されるようにな
っている。
【００２９】メモリコア部にはメモリセルアレイ３５
Ａ，３５Ｂ、グローバルローデコーダ３６Ａ，３６Ｂ、
カラムデコーダ３７−０〜３７−３、ローカルローデコ
ーダ３８Ａ−０〜３８Ａ−３，３８Ｂ−０〜３８Ｂ−
３、及びＤＱバッファ５６Ａ，５６Ｂ等が設けられてい
る。メモリセルアレイ３５Ａ，３５Ｂはそれぞれ、行方
向（ロー方向）に４分割、列方向（カラム方向）に８分
割されている。換言すれば、メモリコア部には、行方向
に４列、列方向に１６行配列された６４個のブロックの
メモリセルアレイ群が配置されている。上記メモリセル
アレイ群３５Ａ−０〜３５Ａ−３のそれぞれに対応し
て、上記ローカルローデコーダ３８Ａ−０〜３８Ａ−３
が設けられ、同じくメモリセルアレイ群３５Ｂ−０〜３
５Ｂ−３のそれぞれに対応して、上記ローカルローデコ
ーダ３８Ｂ−０〜３８Ｂ−３が設けられている。ローカ
ルローデコーダ３８Ａ−０，３８Ｂ−０には上記ワード
線電位発生回路５３からワード線昇圧電位としてＢＳ０
・Ｘ０・Ｘ１信号、ローカルローデコーダ３８Ａ−１，
３８Ｂ−１には上記ワード線電位発生回路５３からワー
ド線昇圧電位としてＢＳ１・Ｘ０・Ｘ１信号、ローカル
ローデコーダ３８Ａ−２，３８Ｂ−２には上記ワード線
電位発生回路５３からワード線昇圧電位としてＢＳ２・
Ｘ０・Ｘ１信号、及びローカルローデコーダ３８Ａ−
３，３８Ｂ−３には上記ワード線電位発生回路５３から
ワード線昇圧電位としてＢＳ３・Ｘ０・Ｘ１信号がそれ
ぞれ供給される。上記メモリセルアレイ３５Ａ，３５Ｂ
間には上記カラムデコーダ３７−０〜３７−３が配置さ
れ、同一列のメモリセルアレイ群に属するブロックはこ
れらカラムデコーダ３７−０〜３７−３と共通カラム選
択信号線ＣＬを共有する。上記カラムデコーダ３７−０
〜３７−３には、上記カラムプリデコーダ４８のプリデ
コード信号が供給されて制御される。また、６４個のブ
ロックはそれぞれ、８対のＤＱバス３９Ａ，…，３９Ａ
及び３９Ｂ，…，３９Ｂと接続されており、且つ同一行
のブロック間でこれらＤＱバス３９Ａまたは３９Ｂを共
有する。従って、１６行のブロック群からは、合計８×
１６＝１２８対のＤＱバスが引き出され、回路ブロック
５６Ａ，５６Ｂに供給される。これら回路ブロック５６
Ａ，５６Ｂには、ＤＱ線マルチプレクサ及びＤＱバッフ
ァが含まれており、上記カラム系制御回路４６と／ＷＥ
バッファ５４によって制御される。そして、Ｉ／Ｏバッ
ファ５５に入力されたデータは、回路ブロック５６Ａ，
５６Ｂ及びＤＱバス３９Ａ，３９Ｂを介して各メモリセ
ルに供給され、メモリセルから読み出されたデータは上
記ＤＱバス３９Ａ，３９Ｂ及び回路ブロック５６Ａ，５
６Ｂを介してＩ／Ｏバッファ５５から出力される。この
Ｉ／Ｏバッファ５５の入力動作と出力動作の切り替え
は、上記／ＷＥバッファ５４の出力で行われる。
Ａ，３５Ｂ、グローバルローデコーダ３６Ａ，３６Ｂ、
カラムデコーダ３７−０〜３７−３、ローカルローデコ
ーダ３８Ａ−０〜３８Ａ−３，３８Ｂ−０〜３８Ｂ−
３、及びＤＱバッファ５６Ａ，５６Ｂ等が設けられてい
る。メモリセルアレイ３５Ａ，３５Ｂはそれぞれ、行方
向（ロー方向）に４分割、列方向（カラム方向）に８分
割されている。換言すれば、メモリコア部には、行方向
に４列、列方向に１６行配列された６４個のブロックの
メモリセルアレイ群が配置されている。上記メモリセル
アレイ群３５Ａ−０〜３５Ａ−３のそれぞれに対応し
て、上記ローカルローデコーダ３８Ａ−０〜３８Ａ−３
が設けられ、同じくメモリセルアレイ群３５Ｂ−０〜３
５Ｂ−３のそれぞれに対応して、上記ローカルローデコ
ーダ３８Ｂ−０〜３８Ｂ−３が設けられている。ローカ
ルローデコーダ３８Ａ−０，３８Ｂ−０には上記ワード
線電位発生回路５３からワード線昇圧電位としてＢＳ０
・Ｘ０・Ｘ１信号、ローカルローデコーダ３８Ａ−１，
３８Ｂ−１には上記ワード線電位発生回路５３からワー
ド線昇圧電位としてＢＳ１・Ｘ０・Ｘ１信号、ローカル
ローデコーダ３８Ａ−２，３８Ｂ−２には上記ワード線
電位発生回路５３からワード線昇圧電位としてＢＳ２・
Ｘ０・Ｘ１信号、及びローカルローデコーダ３８Ａ−
３，３８Ｂ−３には上記ワード線電位発生回路５３から
ワード線昇圧電位としてＢＳ３・Ｘ０・Ｘ１信号がそれ
ぞれ供給される。上記メモリセルアレイ３５Ａ，３５Ｂ
間には上記カラムデコーダ３７−０〜３７−３が配置さ
れ、同一列のメモリセルアレイ群に属するブロックはこ
れらカラムデコーダ３７−０〜３７−３と共通カラム選
択信号線ＣＬを共有する。上記カラムデコーダ３７−０
〜３７−３には、上記カラムプリデコーダ４８のプリデ
コード信号が供給されて制御される。また、６４個のブ
ロックはそれぞれ、８対のＤＱバス３９Ａ，…，３９Ａ
及び３９Ｂ，…，３９Ｂと接続されており、且つ同一行
のブロック間でこれらＤＱバス３９Ａまたは３９Ｂを共
有する。従って、１６行のブロック群からは、合計８×
１６＝１２８対のＤＱバスが引き出され、回路ブロック
５６Ａ，５６Ｂに供給される。これら回路ブロック５６
Ａ，５６Ｂには、ＤＱ線マルチプレクサ及びＤＱバッフ
ァが含まれており、上記カラム系制御回路４６と／ＷＥ
バッファ５４によって制御される。そして、Ｉ／Ｏバッ
ファ５５に入力されたデータは、回路ブロック５６Ａ，
５６Ｂ及びＤＱバス３９Ａ，３９Ｂを介して各メモリセ
ルに供給され、メモリセルから読み出されたデータは上
記ＤＱバス３９Ａ，３９Ｂ及び回路ブロック５６Ａ，５
６Ｂを介してＩ／Ｏバッファ５５から出力される。この
Ｉ／Ｏバッファ５５の入力動作と出力動作の切り替え
は、上記／ＷＥバッファ５４の出力で行われる。
【００３０】図２は、上記図１に示したブロック図にお
ける１つのブロックを拡大して示している。各ブロック
は２５６（ロー）×２５６（カラム）＝６４Ｋビットの
容量を持つ２つのミニセルアレイ（サブブロック）３５
−０，３５−１から構成されている。これらミニセルア
レイ３５−０，３５−１の両端にはそれぞれ、センスア
ンプ４０−０，４０−１，４０−２が配置される。セン
スアンプ４０−０，４０−１，４０−２は、チップ面積
の増大を防ぐために共有型で構成されている。すなわ
ち、ミニセルアレイ４０−０，４０−１に挟まれた領域
のセンスアンプ４０−１は、この２つのミニセルアレイ
３５−０，３５−１で共有される。上記ミニセルアレイ
３５−０，３５−１の両側にはそれぞれ４対ずつのＤＱ
バス３９−０，３９−１，３９−２が設けられている。
上記ミニセルアレイ３５−０，３５−１は、どちらか一
方しか同時に活性化しないように制御されるので、共有
型センスアンプは活性化された側のミニセルアレイのセ
ルデータを増幅並びに保持し、活性化されたミニセルア
レイの両側の計８対のＤＱバス（データバス）から保持
されたデータが出力されるようになっている。
ける１つのブロックを拡大して示している。各ブロック
は２５６（ロー）×２５６（カラム）＝６４Ｋビットの
容量を持つ２つのミニセルアレイ（サブブロック）３５
−０，３５−１から構成されている。これらミニセルア
レイ３５−０，３５−１の両端にはそれぞれ、センスア
ンプ４０−０，４０−１，４０−２が配置される。セン
スアンプ４０−０，４０−１，４０−２は、チップ面積
の増大を防ぐために共有型で構成されている。すなわ
ち、ミニセルアレイ４０−０，４０−１に挟まれた領域
のセンスアンプ４０−１は、この２つのミニセルアレイ
３５−０，３５−１で共有される。上記ミニセルアレイ
３５−０，３５−１の両側にはそれぞれ４対ずつのＤＱ
バス３９−０，３９−１，３９−２が設けられている。
上記ミニセルアレイ３５−０，３５−１は、どちらか一
方しか同時に活性化しないように制御されるので、共有
型センスアンプは活性化された側のミニセルアレイのセ
ルデータを増幅並びに保持し、活性化されたミニセルア
レイの両側の計８対のＤＱバス（データバス）から保持
されたデータが出力されるようになっている。
【００３１】上記図２に示したブロックと図６に示した
従来のブロックとの相違点は、カラム数が従来の１０２
４からその１／４の２５６になっている点と、各共有型
センスアンプから引き出されるＤＱバスが従来の１６対
からその１／４の４対になっている点である。センスア
ンプ部等の詳細な構成は図７に示した構成と同様であ
り、共有型センスアンプの動作も実質的に従来と同じで
ある。
従来のブロックとの相違点は、カラム数が従来の１０２
４からその１／４の２５６になっている点と、各共有型
センスアンプから引き出されるＤＱバスが従来の１６対
からその１／４の４対になっている点である。センスア
ンプ部等の詳細な構成は図７に示した構成と同様であ
り、共有型センスアンプの動作も実質的に従来と同じで
ある。
【００３２】図３は、上記図１に示した回路で用いられ
ている階層ワード線方式に関係する回路部を抽出してそ
の構成例を示している。階層ワード線方式はグローバル
ローデコーダ３６と、このグローバルデコーダ３６の出
力が供給されるグローバルワード線ＧＷＬ，／ＧＷＬに
４個ずつ接続されたローカルローデコーダ３８−０，
…，３８−３とから構成される。上記グローバルローデ
コーダ３６は、ナンドゲート４１とインバータ４２，４
３から構成されている。ナンドゲート４１の第１の入力
端にはロープリデコーダ５２から出力されるプリデコー
ド信号Ｘ２・Ｘ３・Ｘ４、第２の入力端にはロープリデ
コーダ５２から出力されるプリデコード信号Ｘ５・Ｘ６
・Ｘ７、第３の入力端にはロープリデコーダ５２から出
力されるプリデコード信号Ｘ５とワード線プリチャージ
信号／ＰＲＣＨとの論理積信号Ｘ５・／ＰＲＣＨがそれ
ぞれ供給される。各々のローカルローデコーダ３８−
０，…，３８−３は、ブートストラップ型の昇圧回路で
構成されており、ローカルワード線ＬＷＬ０，…，ＬＷ
Ｌ３のプルアップ用のＮチャネル型ＭＯＳトランジスタ
Ｑ１、ローカルワード線ＬＷＬ０，…，ＬＷＬ３のプル
ダウン用のＮチャネル型ＭＯＳトランジスタＱ２、及び
電源電位Ｖccで導通設定されたＮチャネル型ＭＯＳトラ
ンジスタＱ３を含んでいる。各プルアップ用ＭＯＳトラ
ンジスタＱ１のドレインにはそれぞれ、ワード線電位発
生回路５３から出力される信号ＢＳ０・Ｘ０・Ｘ１（Ｂ
Ｓ０＝／Ｘ９・／Ｘ１０）〜ＢＳ３・Ｘ０・Ｘ１（ＢＳ
３＝Ｘ９・Ｘ１０）がそれぞれ供給される。これらロー
カルローデコーダ３８−０，…，３８−３の出力端には
それぞれ、上記ローカルワード線ＬＷＬ０，…，ＬＷＬ
３が接続される。各メモリセルＭＣ０，…，ＭＣ３はそ
れぞれ、上記ローカルワード線ＬＷＬ０，…，ＬＷＬ３
とビット線ＢＬ０，…，ＢＬ３との交差位置に配置され
る。
ている階層ワード線方式に関係する回路部を抽出してそ
の構成例を示している。階層ワード線方式はグローバル
ローデコーダ３６と、このグローバルデコーダ３６の出
力が供給されるグローバルワード線ＧＷＬ，／ＧＷＬに
４個ずつ接続されたローカルローデコーダ３８−０，
…，３８−３とから構成される。上記グローバルローデ
コーダ３６は、ナンドゲート４１とインバータ４２，４
３から構成されている。ナンドゲート４１の第１の入力
端にはロープリデコーダ５２から出力されるプリデコー
ド信号Ｘ２・Ｘ３・Ｘ４、第２の入力端にはロープリデ
コーダ５２から出力されるプリデコード信号Ｘ５・Ｘ６
・Ｘ７、第３の入力端にはロープリデコーダ５２から出
力されるプリデコード信号Ｘ５とワード線プリチャージ
信号／ＰＲＣＨとの論理積信号Ｘ５・／ＰＲＣＨがそれ
ぞれ供給される。各々のローカルローデコーダ３８−
０，…，３８−３は、ブートストラップ型の昇圧回路で
構成されており、ローカルワード線ＬＷＬ０，…，ＬＷ
Ｌ３のプルアップ用のＮチャネル型ＭＯＳトランジスタ
Ｑ１、ローカルワード線ＬＷＬ０，…，ＬＷＬ３のプル
ダウン用のＮチャネル型ＭＯＳトランジスタＱ２、及び
電源電位Ｖccで導通設定されたＮチャネル型ＭＯＳトラ
ンジスタＱ３を含んでいる。各プルアップ用ＭＯＳトラ
ンジスタＱ１のドレインにはそれぞれ、ワード線電位発
生回路５３から出力される信号ＢＳ０・Ｘ０・Ｘ１（Ｂ
Ｓ０＝／Ｘ９・／Ｘ１０）〜ＢＳ３・Ｘ０・Ｘ１（ＢＳ
３＝Ｘ９・Ｘ１０）がそれぞれ供給される。これらロー
カルローデコーダ３８−０，…，３８−３の出力端には
それぞれ、上記ローカルワード線ＬＷＬ０，…，ＬＷＬ
３が接続される。各メモリセルＭＣ０，…，ＭＣ３はそ
れぞれ、上記ローカルワード線ＬＷＬ０，…，ＬＷＬ３
とビット線ＢＬ０，…，ＢＬ３との交差位置に配置され
る。
【００３３】次に、図３に示した回路の動作を説明す
る。グローバルローデコーダ３６は、７ビットのローア
ドレス信号（Ｘ２〜Ｘ８）とワード線プリチャージ信号
／ＰＲＣＨをデコードし、グローバルワード線ＧＷＬ，
／ＧＷＬを駆動する。すなわち、ローアドレス信号Ｘ２
〜Ｘ８によって選択されたアドレスのグローバルローデ
コーダ３６は、ワード線プリチャージ信号／ＰＲＣＨが
“Ｈ”レベルの時に活性化され、グローバルワード線／
ＧＷＬを“Ｌ”レベル、ＧＷＬを“Ｈ”レベルにする。
一方、グローバルワード線／ＧＷＬ，ＧＷＬに接続され
ているローカルローデコーダ３８−０，…，３８−３
は、２ビットのローアドレス信号Ｘ０，Ｘ１とローカル
ローデコーダ選択信号ＢＳ０〜ＢＳ３（ＢＳｉは各々２
ビットのローアドレス入力Ｘ９，Ｘ１０でデコードされ
る）によって選択される。上記各ローカルデコーダ３８
−０，…，３８−３におけるプルアップ用ＭＯＳトラン
ジスタＱ１のドレインに入力されるＢＳｉ・Ｘ０・Ｘ１
信号としては、活性化時にワード線昇圧電位が与えられ
る。これにより、選択されたローカルワード線は、ワー
ド線昇圧電位まで昇圧される。ここで、図１に示したよ
うに、同一のメモリセルアレイ群に属するブロックはロ
ーカルローデコーダを共有しており、且つ図３から明ら
かなようにローカルローデコーダ選択信号ＢＳｉ・Ｘ０
・Ｘ１（ｉ＝０〜３）を共有する。従って、任意のロー
アドレス入力が与えられると、４つのメモリセルアレイ
群３５Ａ−０と３５Ｂ−０、３５Ａ−１と３５Ｂ−１、
３５Ａ−２と３５Ｂ−２、及び３５Ａ−３と３５Ｂ−３
のうち信号ＢＳｉによって選択されたいずれかのメモリ
セルアレイ群に属する１６個のブロックが同時に活性化
される。各ブロックからは８対のＤＱ線対からデータが
出力されるので、全体では１２８対のデータが出力され
ることになる。また、各ブロックは、５１２ローサイク
ルでリフレッシュされるので、図１のメモリセルアレイ
全体では、５１２×４＝２Ｋリフレッシュサイクルとな
る。
る。グローバルローデコーダ３６は、７ビットのローア
ドレス信号（Ｘ２〜Ｘ８）とワード線プリチャージ信号
／ＰＲＣＨをデコードし、グローバルワード線ＧＷＬ，
／ＧＷＬを駆動する。すなわち、ローアドレス信号Ｘ２
〜Ｘ８によって選択されたアドレスのグローバルローデ
コーダ３６は、ワード線プリチャージ信号／ＰＲＣＨが
“Ｈ”レベルの時に活性化され、グローバルワード線／
ＧＷＬを“Ｌ”レベル、ＧＷＬを“Ｈ”レベルにする。
一方、グローバルワード線／ＧＷＬ，ＧＷＬに接続され
ているローカルローデコーダ３８−０，…，３８−３
は、２ビットのローアドレス信号Ｘ０，Ｘ１とローカル
ローデコーダ選択信号ＢＳ０〜ＢＳ３（ＢＳｉは各々２
ビットのローアドレス入力Ｘ９，Ｘ１０でデコードされ
る）によって選択される。上記各ローカルデコーダ３８
−０，…，３８−３におけるプルアップ用ＭＯＳトラン
ジスタＱ１のドレインに入力されるＢＳｉ・Ｘ０・Ｘ１
信号としては、活性化時にワード線昇圧電位が与えられ
る。これにより、選択されたローカルワード線は、ワー
ド線昇圧電位まで昇圧される。ここで、図１に示したよ
うに、同一のメモリセルアレイ群に属するブロックはロ
ーカルローデコーダを共有しており、且つ図３から明ら
かなようにローカルローデコーダ選択信号ＢＳｉ・Ｘ０
・Ｘ１（ｉ＝０〜３）を共有する。従って、任意のロー
アドレス入力が与えられると、４つのメモリセルアレイ
群３５Ａ−０と３５Ｂ−０、３５Ａ−１と３５Ｂ−１、
３５Ａ−２と３５Ｂ−２、及び３５Ａ−３と３５Ｂ−３
のうち信号ＢＳｉによって選択されたいずれかのメモリ
セルアレイ群に属する１６個のブロックが同時に活性化
される。各ブロックからは８対のＤＱ線対からデータが
出力されるので、全体では１２８対のデータが出力され
ることになる。また、各ブロックは、５１２ローサイク
ルでリフレッシュされるので、図１のメモリセルアレイ
全体では、５１２×４＝２Ｋリフレッシュサイクルとな
る。
【００３４】この第１の実施の形態では、上述したよう
に１２８入出力で２Ｋリフレッシュの８ＭビットＤＲＡ
Ｍが構成される。この第１の実施の形態に係る半導体記
憶装置では、各ブロックから引き出されるＤＱバスが８
対で済み、メモリセルアレイ全体では従来の５１２対の
１／４の１２８対のＤＱバスを引き出せば良い。よっ
て、ＤＱバス（ＤＱ線対）によるチップ占有面積を大幅
に低減させることができる。
に１２８入出力で２Ｋリフレッシュの８ＭビットＤＲＡ
Ｍが構成される。この第１の実施の形態に係る半導体記
憶装置では、各ブロックから引き出されるＤＱバスが８
対で済み、メモリセルアレイ全体では従来の５１２対の
１／４の１２８対のＤＱバスを引き出せば良い。よっ
て、ＤＱバス（ＤＱ線対）によるチップ占有面積を大幅
に低減させることができる。
【００３５】なお、この第１の実施の形態ではワード線
を分割したことによるチップ面積の増加はあるが、通常
のローデコーダ（つまり図３のグローバルローデコーダ
とローカルローデコーダの回路を合わせたもの）を各メ
モリセルアレイ群に設けるのではなく、グローバルロー
デコーダを同一行上のブロックで共有し、ブートストラ
ップ回路部のみをローカルローデコーダとして各メモリ
セルアレイ群に設けているため、ローデコーダによる面
積の増加はＤＱ線対の面積の低減分に比較すれば十分小
さい。従って、この第１の実施の形態のＤＲＡＭでは、
チップ全体として見れば従来に比べて大幅に面積を低減
でき、且つ多ビット入出力で大きいリフレッシュサイク
ルを実現できる。
を分割したことによるチップ面積の増加はあるが、通常
のローデコーダ（つまり図３のグローバルローデコーダ
とローカルローデコーダの回路を合わせたもの）を各メ
モリセルアレイ群に設けるのではなく、グローバルロー
デコーダを同一行上のブロックで共有し、ブートストラ
ップ回路部のみをローカルローデコーダとして各メモリ
セルアレイ群に設けているため、ローデコーダによる面
積の増加はＤＱ線対の面積の低減分に比較すれば十分小
さい。従って、この第１の実施の形態のＤＲＡＭでは、
チップ全体として見れば従来に比べて大幅に面積を低減
でき、且つ多ビット入出力で大きいリフレッシュサイク
ルを実現できる。
【００３６】図４は、この発明の第２の実施の形態に係
る半導体記憶装置について説明するためのもので、ＤＲ
ＡＭのメモリコア部を抽出して示している。周辺回路部
の構成は図１に示した回路と同様である。この第２の実
施の形態によるＤＲＡＭが上記第１の実施の形態のＤＲ
ＡＭと相違するのは、ＤＱバスを行方向に２分割し、チ
ップの中央部にＤＱ線マルチプレクサ及びＤＱバッファ
４４Ａ，４４Ｂを設け、ＤＱバス上のデータをＤＱ線マ
ルチプレクサによってマルチプレクスし、１２８ビット
の出力を引き出している点である。この例では、メモリ
セルアレイ群３５Ａ−０と３５Ａ−１、３５Ｂ−０と３
５Ｂ−１がＤＱ線対を共有し、メモリセルアレイ群３５
Ａ−２と３５Ａ−３、３５Ｂ−２と３５Ｂ−３がＤＱ線
対を共有している。従って、例えばメモリセルアレイ群
３５Ａ−１，３５Ｂ−１が活性化される場合には、ＤＱ
線マルチプレクサ４４Ａ，４４Ｂによってメモリセルア
レイ群３５Ａ−０，３５Ａ−１，３５Ｂ−０，３５Ｂ−
１側のＤＱ線対が選択され、データが外部に引き出され
る。
る半導体記憶装置について説明するためのもので、ＤＲ
ＡＭのメモリコア部を抽出して示している。周辺回路部
の構成は図１に示した回路と同様である。この第２の実
施の形態によるＤＲＡＭが上記第１の実施の形態のＤＲ
ＡＭと相違するのは、ＤＱバスを行方向に２分割し、チ
ップの中央部にＤＱ線マルチプレクサ及びＤＱバッファ
４４Ａ，４４Ｂを設け、ＤＱバス上のデータをＤＱ線マ
ルチプレクサによってマルチプレクスし、１２８ビット
の出力を引き出している点である。この例では、メモリ
セルアレイ群３５Ａ−０と３５Ａ−１、３５Ｂ−０と３
５Ｂ−１がＤＱ線対を共有し、メモリセルアレイ群３５
Ａ−２と３５Ａ−３、３５Ｂ−２と３５Ｂ−３がＤＱ線
対を共有している。従って、例えばメモリセルアレイ群
３５Ａ−１，３５Ｂ−１が活性化される場合には、ＤＱ
線マルチプレクサ４４Ａ，４４Ｂによってメモリセルア
レイ群３５Ａ−０，３５Ａ−１，３５Ｂ−０，３５Ｂ−
１側のＤＱ線対が選択され、データが外部に引き出され
る。
【００３７】このような構成によれば、ＤＱ線対の数を
減らし、チップ面積を低減するという第１の実施の形態
の長所を維持しながら、ＤＱ線対を分割することによっ
てＤＱ線の寄生容量を低減し、高速動作が可能になる。
減らし、チップ面積を低減するという第１の実施の形態
の長所を維持しながら、ＤＱ線対を分割することによっ
てＤＱ線の寄生容量を低減し、高速動作が可能になる。
【００３８】なお、上記第１、第２の実施の形態では、
２Ｋリフレッシュサイクルの例を説明したが、４Ｋリフ
レッシュサイクルの場合は、ワード線の分割数を４から
８に増やせば同様にして実現できる。この場合も分割数
を増やすことにより、ローカルローデコーダが増加する
分だけ面積の増分はあるが、従来技術に比べてＤＱ線対
の数が１／８で済む（従来は６４×１６＝１Ｋ対、この
発明では１２８対）ことによる面積の低減効果は更に大
きいので、チップ全体の面積が小さくできるという特徴
は２Ｋリフレッシュサイクルの場合と変わらない。
２Ｋリフレッシュサイクルの例を説明したが、４Ｋリフ
レッシュサイクルの場合は、ワード線の分割数を４から
８に増やせば同様にして実現できる。この場合も分割数
を増やすことにより、ローカルローデコーダが増加する
分だけ面積の増分はあるが、従来技術に比べてＤＱ線対
の数が１／８で済む（従来は６４×１６＝１Ｋ対、この
発明では１２８対）ことによる面積の低減効果は更に大
きいので、チップ全体の面積が小さくできるという特徴
は２Ｋリフレッシュサイクルの場合と変わらない。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、チップサイズの大幅な増大を招くことなく多ビット
入出力と大きなリフレッシュサイクル数を両立できる半
導体記憶装置が得られる。
ば、チップサイズの大幅な増大を招くことなく多ビット
入出力と大きなリフレッシュサイクル数を両立できる半
導体記憶装置が得られる。
【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、ＤＲＡＭのブロッ
ク図。
装置について説明するためのもので、ＤＲＡＭのブロッ
ク図。
【図２】図１に示した回路におけるメモリセルアレイ群
の一部を拡大して示す図。
の一部を拡大して示す図。
【図３】図１に示した回路におけるグローバルローデコ
ーダとローカルローデコーダの構成例を示す回路図。
ーダとローカルローデコーダの構成例を示す回路図。
【図４】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、ＤＲＡＭのメモリ
コア部を抽出して示すブロック図。
装置について説明するためのもので、ＤＲＡＭのメモリ
コア部を抽出して示すブロック図。
【図５】従来の半導体記憶装置の概略構成を示すもの
で、８Ｍビット×１２８入出力のＤＲＡＭのブロック
図。
で、８Ｍビット×１２８入出力のＤＲＡＭのブロック
図。
【図６】図５に示した回路におけるメモリセルアレイの
一部を拡大して示す図。
一部を拡大して示す図。
【図７】ミニセルアレイの１０２４本のカラムのうち、
カラム０番と１番の回路図。
カラム０番と１番の回路図。
３５Ａ，３５Ｂ…メモリセルアレイ、３５Ａ−０〜３５
Ａ−３，３５Ｂ−０〜３５Ｂ−３…メモリセルアレイ
群、３５−０，３５−１…ミニセルアレイ（サブブロッ
ク）、３６Ａ，３６Ｂ…グローバルローデコーダ、３７
−０〜３７−３…カラムデコーダ、３８Ａ−０〜３８Ａ
−３，３８Ｂ−０〜３８Ｂ−３…ローカルローデコー
ダ、３９Ａ，３９Ｂ，３９−０，３９−１，３９−２…
ＤＱ線対、４０−０，４０−１，４０−２…センスアン
プ、４４Ａ，４４Ｂ…ＤＱ線マルチプレクサ及びＤＱバ
ッファ、４５…／ＣＡＳバッファ、４６…カラム系制御
回路、４７…カラムアドレスバッファ、４８…カラムプ
リデコーダ、４９…／ＲＡＳバッファ、５０…ロー系制
御回路、５１…ローアドレスバッファ、５２…ロープリ
デコーダ、５３…ワード線電位発生回路、５４…／ＷＥ
バッファ、５５…Ｉ／Ｏバッファ、５６Ａ，５６Ｂ…回
路ブロック。
Ａ−３，３５Ｂ−０〜３５Ｂ−３…メモリセルアレイ
群、３５−０，３５−１…ミニセルアレイ（サブブロッ
ク）、３６Ａ，３６Ｂ…グローバルローデコーダ、３７
−０〜３７−３…カラムデコーダ、３８Ａ−０〜３８Ａ
−３，３８Ｂ−０〜３８Ｂ−３…ローカルローデコー
ダ、３９Ａ，３９Ｂ，３９−０，３９−１，３９−２…
ＤＱ線対、４０−０，４０−１，４０−２…センスアン
プ、４４Ａ，４４Ｂ…ＤＱ線マルチプレクサ及びＤＱバ
ッファ、４５…／ＣＡＳバッファ、４６…カラム系制御
回路、４７…カラムアドレスバッファ、４８…カラムプ
リデコーダ、４９…／ＲＡＳバッファ、５０…ロー系制
御回路、５１…ローアドレスバッファ、５２…ロープリ
デコーダ、５３…ワード線電位発生回路、５４…／ＷＥ
バッファ、５５…Ｉ／Ｏバッファ、５６Ａ，５６Ｂ…回
路ブロック。
Claims (20)
- 【請求項１】 行方向にｍ列、列方向にｎ行配列された
ｍ×ｎ個のブロックに分割され、各々のブロックにメモ
リセルが行列状に配置されたメモリセルアレイと、上記
各ブロックに対応して設けられ、選択されたメモリセル
から読み出したデータあるいは選択したメモリセルに書
き込むデータを増幅するセンスアンプ手段と、上記各ブ
ロックに対応して設けられ、カラム選択ゲートを介して
上記センスアンプ手段に接続されたデータバスと、アド
レス信号をデコードして上記メモリセルアレイ中の任意
のメモリセルを選択するための行デコード手段及び列デ
コード手段とを具備し、上記行デコード手段は、同一行上のブロック群で共有さ
れる主行デコード手段と、同一行上のブロックにそれぞ
れ対応して配置された従行デコード手段とを備え、上記
従行デコード手段は上記主行デコード手段の出力と従行
デコーダ選択信号とを受けて、同一行上のブロック群の
うちの任意の１つのブロックを活性化し、該ブロックの
任意の行を選択するように制御され、 上記メモリセルアレイのブロックのうち同一行上に配置
されたブロック群は上記行デコード手段とデータバスを
共有し、同一列上に配置されたブロック群は上記列デコ
ード手段を共有し、上記各ブロックのうちの任意の一列
上に配置されたｎ個のブロック群を同時に活性化し、こ
の活性化したブロック群の各々のデータバスを介して上
記列デコード手段によって選択した列のメモリセルのデ
ータを並列に読み書きする如く構成したことを特徴とす
る多ビット入出力の半導体記憶装置。 - 【請求項２】 行方向にｍ列、列方向にｎ行配列された
ｍ×ｎ個のブロックに分割され、各々のブロックにメモ
リセルが行列状に配置されたメモリセルアレイと、上記
各ブロックに対応して設けられ、選択されたメモリセル
から読み出したデータあるいは選択したメモリセルに書
き込むデータを増幅するセンスアンプ手段と、上記各ブ
ロックに対応して設けられ、カラム選択ゲートを介して
上記センスアンプ手段に接続されたデータバスと、アド
レス信号をデコードして上記メモリセルアレイ中の任意
のメモリセルを選択するための行デコード手段及び列デ
コード手段とを具備し、 上記ｍ×ｎ個のブロック群はそれぞれ、行方向に複数の
サブブロック群に分割され、分割されたサブブロック群
に含まれる同一行上のブロックはそれぞれ上記データバ
スを共有し、上記サブブロック群に接続されたデータバ
ス群はマルチプレクサを介して主データバスに接続さ
れ、上記マルチプレクサは上記データバス群のうち活性
化されたブロックを含むサブブロック群と接続されたデ
ータバスを選択し、主データバスと上記データバス間で
信号のやり取りを行うように制御され、 上記メモリセルアレイのブロックのうち同一行上に配置
されたブロック群は上記行デコード手段とデータバスを
共有し、同一列上に配置されたブロック群は上記列デコ
ード手段を共有し、上記各ブロックのうちの任意の一列
上に配置されたｎ個のブロック群を同時に活性化し、こ
の活性化したブロック群の各々のデータバスを介して上
記列デコード手段によって選択した列のメモリセルのデ
ータを並列に読み書きする如く構成したことを特徴とす
る多ビット入出力の 半導体記憶装置。 - 【請求項３】 前記ｍ×ｎ個のブロック群はそれぞれ、
行方向に複数のサブブロック群に分割され、分割された
サブブロック群に含まれる同一行上のブロックはそれぞ
れ前記データバスを共有し、前記サブブロック群に接続
されたデータバス群はマルチプレクサを介して主データ
バスに接続され、上記マルチプレクサは上記データバス
群のうち活性化されたブロックを含むサブブロック群と
接続されたデータバスを選択し、主データバスと前記デ
ータバス間で信号のやり取りを行うように制御されるこ
とを特徴とする請求項１に記載の多ビット入出力の半導
体記憶装置。 - 【請求項４】 行方向に分割された複数のメモリセルア
レイ群を有する第１のメモリセルアレイと、この第１の
メモリセルアレイの行方向に隣接して配置され、行方向
に分割された複数のメモリセルアレイ群を有する第２の
メモリセルアレイと、前記第１，第２のメモリセルアレ
イの各メモリセルアレイ群間にそれぞれ配置されたカラ
ムデコーダ群と、上記カラムデコーダ群からデコード出
力が供給され、各メモリセルアレイ群中のメモリセルの
列を選択する共通カラム選択線と、上記第１のメモリセ
ルアレイ中のメモリセルアレイ群を選択する第１のグロ
ーバルローデコーダと、上記第１のメモリセルアレイ中
のメモリセルアレイ群間に設けられ、上記第１のグロー
バルローデコーダの出力をデコードして、上記メモリセ
ルアレイ群中のメモリセルの行を選択する第１のローカ
ルローデコーダ群と、上記第２のメモリセルアレイ中の
メモリセルアレイ群を選択する第２のグローバルローデ
コーダと、上記第２のメモリセルアレイ中のメモリセル
アレイ群間に設けられ、上記第２のグローバルローデコ
ーダの出力をデコードして、上記メモリセルアレイ群中
のメモリセルの行を選択する第２のローカルローデコー
ダ群と、上記第１のメモリセルアレイ中のメモリセルア
レイ群間に設けられ、選択されたメモリセルから読み出
したデータあるいは選択したメモリセルに書き込むデー
タを増幅する第１のセンスアンプ群と、上記第２のメモ
リセルアレイ中のメモリセルアレイ群間に設けられ、選
択されたメモリセルから読み出したデータあるいは選択
したメモリセルに書き込むデータを増幅する第２のセン
スアンプ群と、第１のカラム選択ゲート群を介して上記
第１のセンスアンプ群に接続された第１のＤＱバス群
と、第２のカラム選択ゲート群を介して上記第２のセン
スアンプ群に接続された第２のＤＱバス群とを具備し、 上記第１のメモリセルアレイ中のメモリセルアレイ群は
上記第１のＤＱバス群を共有し、上記第２のメモリセル
アレイ中のメモリセル群は上記第２のＤＱバス群を共有
し、上記第１，第２のメモリセル群のうちの同一の任意
の列を同時に活性化し、この活性化した第１，第２のメ
モリセルアレイ群の各々の第１，第２のＤＱバス群を介
して、上記カラムデコーダ群によって選択された列のメ
モリセルのデータを並列に読み書きする如く構成したこ
とを特徴とする半導体記憶装置。 - 【請求項５】 前記第１のメモリセルアレイにおけるメ
モリセルアレイ群間に設けられ、前記第１のＤＱバス群
に接続された第１のＤＱ線マルチプレクサ及び第１のＤ
Ｑバッファと、前記第２のメモリセルアレイにおけるメ
モリセルアレイ群間に設けられ、前記第２のＤＱバス群
に接続された第２のＤＱ線マルチプレクサ及び第２のＤ
Ｑバッファと、前記第１，第２のＤＱ線マルチプレクサ
及び前記第１，第２のＤＱバッファとデータの授受を行
うＩ／Ｏゲートとを更に具備することを特徴とする請求
項４に記載の半導体記憶装置。 - 【請求項６】 前記行デコード手段は、同一行上のブロ
ック群で共有されるグローバルローデコーダと、同一行
上のブロックにそれぞれ対応して配置されたローカルロ
ーデコーダ群とを備え、前記ローカルローデコーダ群は
前記グローバルローデコーダの出力とローカルローデコ
ーダ選択信号とを受けて、同一行上のブロック群のうち
の任意の１つのブロックを活性化し、該ブロックの任意
の行を選択するように制御されることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項７】 ローアドレス信号が供給されるローアド
レスバッファと、前記ローアドレスバッファから出力さ
れたローアドレス信号をプリデコードするロープリデコ
ーダとを更に具備し、前記グローバルローデコーダは、
前記ロープリデコーダから出力されるプリデコード信号
とワード線のプリチャージを制御するワード線プリチャ
ージ信号とをデコードして、グローバルワード線を駆動
する論理積回路を含んで構成され、前記ローカルローデ
コーダはそれぞれ、選択されたローカルワード線の電位
を昇圧するブートストラップ型の昇圧回路を含んで構成
されることを特徴とする請求項６に記載の半導体記憶装
置。 - 【請求項８】 前記グローバルワード線は前記メモリセ
ルアレイのブロックのうち同一行上に配置されたブロッ
ク群上に延設され、前記ローカルワード線は前記各ブロ
ック群毎に設けられ、前記各ブロック群中の同一行に配
置されたダイナミック型のメモリセル群を選択すること
を特徴とする請求項７に記載の半導体記憶装置。 - 【請求項９】 ロー系の回路を制御し、且つ前記ワード
線プリチャージ信号を出力するロー系制御回路と、前記
ロープリデコーダから出力されたプリデコード信号が供
給され、前記ロー系制御回路で制御されて前記各ローカ
ルローデコーダにワード線昇圧電位を供給することによ
り、選択されたローカルワード線の電位を発生するワー
ド線電位発生回路とを更に具備することを特徴とする請
求項７に記載の半導体記憶装置。 - 【請求項１０】 前記列デコード手段は、前記メモリセ
ルアレイのブロックのうち各列に対応して配置されたｍ
個のカラムデコーダを含むことを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項１１】 前記ｍ個のカラムデコーダはそれぞ
れ、ｎ行配列されたブロックの各々の中央部に配置され
ることを特徴とする請求項１０に記載の半導体記憶装
置。 - 【請求項１２】 前記ｍ×ｎ個のブロック群はそれぞ
れ、行方向に複数のサブブロック群に分割され、同一行
上のブロック群における前記複数のサブブロックの１つ
が同時に活性化されることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項１３】 前記センスアンプ手段は、前記複数の
サブブロックをそれぞれ挟むように配置された複数のセ
ンスアンプを含み、前記複数のサブブロックのうち活性
化されたサブブロックを挟む一対のセンスアンプが活性
化されたサブブロックのセルデータを増幅並びに保持す
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項１４】 前記データバスは、前記複数のサブブ
ロックをそれぞれ挟むように配置され、前記複数のサブ
ブロックのうち活性化されたサブブロックを挟む一対の
データバスを介してデータが入出力されることを特徴と
する請求項１３に記載の半導体記憶装置。 - 【請求項１５】 前記第１のメモリセルアレイに隣接し
て設けられ、前記第１のＤＱバス群に接続された第１の
ＤＱ線マルチプレクサ及び第１のＤＱバッファと、前記
第２のメモリセルアレイに隣接して設けられ、前記第２
のＤＱバス群に接続された第２のＤＱ線マルチプレクサ
及び第２のＤＱバッファと、前記第１，第２のＤＱ線マ
ルチプレクサ及び前記第１，第２のＤＱバッファとデー
タの授受を行うＩ／Ｏバッファとを更に具備することを
特徴とする請求項４に記載の半導体記憶装置。 - 【請求項１６】 ローアドレス信号が供給されるローア
ドレスバッファと、前記ローアドレスバッファから出力
されたローアドレス信号をプリデコードするロープリデ
コーダとを更に具備し、前記第１，第２のグローバルロ
ーデコーダはそれぞれ、前記ロープリデコーダから出力
されるプリデコード信号とワード線をプリチャージする
ためのワード線プリチャージ信号をデコードして、一対
のグローバルワード線を駆動する論理積回路を含んで構
成され、前記第１，第２のローカルローデコーダ群はそ
れぞれ、選択されたローカルワード線の電位を昇圧する
ブートストラップ型の昇圧回路を含んで構成されること
を特徴とする請求項４に記載の半導体記憶装置。 - 【請求項１７】 ロー系の回路を制御し、且つ前記ワー
ド線プリチャージ信号を出力するロー系制御回路と、前
記ロープリデコーダから出力されたプリデコード信号が
供給され、前記ロー系制御回路で制御されて前記第１，
第２のローカルローデコーダ群にワード線昇圧電位を供
給することにより、選択されたローカルワード線の電位
を発生するワード線電位発生回路とを更に具備すること
を特徴とする請求項１６に記載の半導体記憶装置。 - 【請求項１８】 前記第１のメモリセルアレイ中のメモ
リセルアレイ群はそれぞれ、行方向に複数の第１のサブ
ブロック群に分割され、前記複数の第１のサブブロック
の１つが同時に活性化され、前記第２のメモリセルアレ
イ中のメモリセルアレイ群はそれぞれ、行方向に複数の
第２のサブブロック群に分割され、前記複数の第２のサ
ブブロックの前記第１のサブブロックに対応する１つが
同時に活性化されることを特徴とする請求項４に記載の
半導体記憶装置。 - 【請求項１９】 前記第１のセンスアンプ群は、前記複
数の第１のサブブロックをそれぞれ挟むように配置され
た複数の第１のセンスアンプを含み、前記複数のサブブ
ロックのうち活性化された第１のサブブロックを挟む一
対のセンスアンプが活性化された第１のサブブロックの
セルデータを増幅並びに保持し、前記第２のセンスアン
プ群は、前記複数の第２のサブブロックをそれぞれ挟む
ように配置された複数の第２のセンスアンプを含み、前
記複数のサブブロックのうち活性化された第２のサブブ
ロックを挟む一対のセンスアンプが活性化された第２の
サブブロックのセルデータを増幅並びに保持することを
特徴とする請求項１８に記載の半導体記憶装置。 - 【請求項２０】 前記第１のＤＱバス群は、前記複数の
第１のサブブロックをそれぞれ挟むように配置され、前
記複数の第１のサブブロックのうち活性化されたサブブ
ロックを挟む一対の前記第１のＤＱバス群を介してデー
タが入出力され、前記第２のＤＱバス群は、前記複数の
第２のサブブロックをそれぞれ挟むように配置され、前
記複数の第２のサブブロックのうち活性化されたサブブ
ロックを挟む一対の前記第２のＤＱバス群を介してデー
タが入出力されることを特徴とする請求項１９に記載の
半導体記憶装置。
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