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TWI825919B - 記憶體 - Google Patents

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TWI825919B
TWI825919B TW111130653A TW111130653A TWI825919B TW I825919 B TWI825919 B TW I825919B TW 111130653 A TW111130653 A TW 111130653A TW 111130653 A TW111130653 A TW 111130653A TW I825919 B TWI825919 B TW I825919B
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memory
read
write control
module
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李紅文
尚為兵
張良
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大陸商長鑫存儲技術有限公司
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Abstract

本公開實施例提供一種記憶體，包括：沿第一方向延伸的位線以及沿第二方向延伸的字線；沿第一方向排布的列選擇電路以及多個存儲模組；沿第一方向延伸的列選擇線，列選擇線電連接列選擇電路，列選擇電路經由列選擇線驅動相應的所述放大單元；讀寫控制驅動電路，讀寫控制驅動電路與列選擇電路分別位於多個存儲模組的相鄰側；沿第二方向延伸的全局數據線以及沿第三方向延伸的電連接線，全局數據線經由電連接線電連接讀寫控制驅動電路，讀寫控制驅動電路用於驅動與全局數據線相對應的存儲模組，以使數據經由全局數據線寫入至存儲單元內，或者，以從存儲單元內讀出數據並將數據傳輸至全局數據線。本公開實施例能夠改善記憶體的存儲性能。

Description

記憶體
本公開實施例涉及半導體技術領域，特別涉及記憶體。
半導體記憶體由許多重複的存儲單元組成，每個存儲單元通常包括電容器和電晶體，電晶體的閘極與字線相連、汲極與位線相連、源極與電容器相連，字線上的電壓信號能夠控制電晶體的打開或關閉，進而通過位線讀取存儲在電容器中的數據資訊，或者通過位線將數據資訊寫入到電容器中進行存儲。
半導體記憶體可以分為非揮發性存儲和揮發性存儲。動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）作為揮發性存儲，具備存儲密度高、讀寫速度快等優點，廣泛用於各種電子系統中。DRAM可以分為雙倍速率同步（Double Data Rate，DDR）動態隨機記憶體、GDDR（Graphics Double Data Rate）動態隨機記憶體、低功耗雙倍速率同步（Low Power Double Data Rate，LPDDR）動態隨機記憶體。有鑑於此，本發明提出以下技術方案，以解決上述問題。
本公開實施例提供一種記憶體，至少有利於改善記憶體的存儲性能。
根據本公開的一些實施例，本公開一些實施例提供一種記憶體，包括：沿第一方向延伸的位線以及沿第二方向延伸的字線；沿所述第一方向排布的列選擇電路以及多個存儲模組，所述存儲模組包括：沿所述第一方向排布的存儲陣列以及放大器陣列，所述存儲陣列包括至少一個存儲單元，所述放大器陣列包括至少一個放大單元，每一所述位線與相應的所述放大單元的一端電連接，每一所述字線與相應的所述存儲單元電連接；沿所述第一方向延伸的列選擇線，所述列選擇線電連接所述列選擇電路，所述列選擇電路經由所述列選擇線驅動相應的所述放大單元；讀寫控制驅動電路，所述讀寫控制驅動電路與所述列選擇電路分別位於所述多個存儲模組的相鄰側；沿所述第二方向延伸的全局數據線以及沿第三方向延伸的電連接線，所述全局數據線經由所述電連接線電連接所述讀寫控制驅動電路，所述讀寫控制驅動電路用於驅動與所述全局數據線相對應的所述存儲模組，以使數據經由所述全局數據線寫入至所述存儲單元內，或者，以從所述存儲單元內讀出數據並將所述數據傳輸至所述全局數據線。
在一些實施例中，在沿所述第一方向上，多個所述存儲模組按照自然數遞增順序排序，處於奇數位置的所述存儲模組定義為第一存儲模組，處於偶數位置的所述存儲模組定義為第二存儲模組；所述全局數據線包括：第一全局數據線，所述第一全局數據線與所述第一存儲模組相對應；第二全局數據線，所述第二全局數據線與所述第二存儲模組相對應；所述電連接線包括：第一電連接線，所述第一電連接線電連接所述第一全局數據線與所述讀寫控制驅動電路；第二電連接線，所述第二電連接線電連接所述第二全局數據線與所述讀寫控制驅動電路。
在一些實施例中，每一條所述第一全局數據線與所有所述第一存儲模組相對應；每一條所述第二全局數據線與所有所述第二存儲模組相對應。
在一些實施例中，所述第一全局數據線以及所述第二全局數據線的數量均為多條，其中每條所述第一全局數據線與部分數量的所述第一存儲模組相對應，每條所述第二全局數據線與部分數量的所述第二存儲模組相對應。
在一些實施例中，所述讀寫控制驅動電路包括：沿所述第一方向排布的多個讀寫控制驅動單元，每一所述讀寫控制驅動單元電連接至少一條所述第一全局數據線以及至少一條所述第二全局數據線。
在一些實施例中，與不同的所述讀寫控制驅動單元電連接的所述全局數據線之間間隔分佈。
在一些實施例中，所述全局數據線為多條，且所有所述全局數據線均分布於多個所述存儲模組的邊緣。
在一些實施例中，多個所述存儲模組劃分為沿所述第一方向排布的至少兩個模組區域，每一所述模組區域包括至少兩個所述存儲模組，且不同的所述模組區域具有的所述全局數據線相互獨立；所述讀寫控制驅動電路包括：沿所述第一方向排布的至少兩個讀寫控制驅動模組，每一所述讀寫控制驅動模組位於相應的所述模組區域的一側，所述讀寫控制驅動模組經由所述電連接線與相應的所述全局數據線電連接。
在一些實施例中，所述讀寫控制驅動電路被配置為，當所述模組區域對應的所述字線被致能時，則與所述模組區域對應的所述讀寫控制驅動模組經由所述全局數據線驅動所述模組區域內的所述存儲模組。
在一些實施例中，同一所述模組區域具有多條所述全局數據線，且多條所述全局數據線分為至少兩組，每一組所述全局數據線與至少兩個相鄰的所述存儲模組相對應。
在一些實施例中，對於同一所述模組區域，所有所述全局數據線相鄰排布，或者，不同組的所述全局數據線間隔排布。
在一些實施例中，對於同一所述模組區域，所述讀寫控制驅動模組包括沿所述第一方向排布的多個讀寫控制驅動單元，且每一所述讀寫控制驅動單元電連接至少一組所述全局數據線。
在一些實施例中，每一所述模組區域包含的所述存儲模組的數量相同。
在一些實施例中，所述第三方向與所述第二方向相同。
在一些實施例中，所述第一方向與所述第二方向相垂直。
在一些實施例中，還包括：行解碼電路，所述行解碼電路用於通過所述字線選中與所述字線電連接的所述存儲單元；所述行解碼電路位於所述讀寫控制驅動電路遠離多個所述存儲模組的一側。
本公開實施例提供的技術方案具有以下優點：
本公開實施例提供一種結構性能優越的記憶體，列選擇電路以及多個存儲模組沿第一方向品牌部，讀寫控制驅動電路與列選擇電路分別位於多個存儲模組的相鄰側，全局數據線沿第二方向延伸，電連接線沿第三方向延伸，且全局數據線經由電連接線電連接讀寫控制驅動電路，讀寫控制驅動電路用於驅動與全局數據線相對應的存儲模組。由於讀寫控制驅動電路與列選擇電路位於多個存儲模組的相鄰側，使得記憶體對應的晶片佈局更為靈活；此外，全局數據線與電連接線構成T型（T shape）結構，讀寫控制驅動電路驅動處於首尾的存儲模組所需的信號傳輸路徑差異較小，改善了讀寫控制驅動電路驅動的RC延遲特性，有利於提升記憶體的讀寫速度。
第1圖為一種記憶體的結構示意圖。參考第1圖，記憶體包括：多個存儲塊（bank，也稱為存儲體）10，每個存儲塊10包括若干存儲模組，每一存儲模組（section，也稱為片區）包括記憶體陣列（array）11以及靈敏放大器陣列12，記憶體陣列11包括沿x方向排布的多個存儲單元，靈敏放大器陣列12包括沿x方向排布的多個放大單元，處於同一列的存儲單元以及放大單元構成一個片區，可以理解的是，定義列為沿y方向的列，定義行為沿x方向的行；讀寫控制驅動電路14、列選擇電路（ydec）13以及行解碼電路15；沿x方向延伸的若干條字線WL，每一條字線WL與相應行的記憶體陣列11連接；沿y方向延伸的若干條位線BL，每一條位線BL與相應列的記憶體陣列11連接；沿y方向延伸的列選擇線CSL（column select lines），每一列選擇線csl與相應列的靈敏放大器陣列12中的放大單元連接；沿y方向延伸的全局數據線Gdata，全局數據線與放大單元電連接，且還與讀寫控制驅動電路14電連接，讀寫控制驅動電路14用於驅動與該全局數據線Gdata對應的存儲模組；行解碼電路15用於向字線WL提供電壓以使相應的字線WL被致能。
在上述記憶體中，讀寫控制驅動電路14位於每一存儲塊10的一側，行解碼電路15位於每一存儲塊10的另一側，這對晶片的尺寸形狀具有一定的限制，影響晶片的封裝或者生產製造效率的優化。並且，上述的記憶體還存在讀寫控制驅動電路14驅動不同存儲模組的RC延遲差別較大的問題。具體地，定義距離讀寫控制驅動電路14最近的存儲模組為第一存儲模組，定義距離讀寫控制驅動電路14最遠的存儲模組為第二存儲模組，同一全局數據線Gdata與第一存儲模組的連接點以及與第二存儲模組的連接點之間的距離較大，這就導致讀寫控制驅動電路驅動第一存儲模組與第二存儲模組的時間延遲相差較大，且讀寫控制驅動電路14驅動第二存儲模組所需的時間較長，對記憶體的讀寫速度有著不良影響。
為解決上述問題，本公開實施例提供一種記憶體，將讀寫控制驅動電路和列選擇電路分別佈局在多個存儲模組的相鄰側，以解決RC延遲問題，且使得晶片設計更為靈活，改善記憶體的存儲性能。
為使本公開實施例的目的、技術方案和優點更加清楚，下麵將結合附圖對本公開的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開所要求保護的技術方案。
第2圖為本公開一些實施例提供的記憶體的結構示意圖，第3圖為本公開一些實施例提供的記憶體中存儲模組的結構示意圖，第4圖為本公開一些實施例提供的記憶體中放大單元與存儲單元的電路結構示意圖，第5圖為本公開一些實施例中提供的記憶體中各數據走線的佈局示意圖，第6圖至第11圖為本公開一些實施例提供的記憶體的幾種結構示意圖。
參考第2圖及第3圖，本公開實施例提供的一種記憶體，包括：沿第一方向Y延伸的位線BL以及沿第二方向X1延伸的字線WL；沿第一方向Y排布的列選擇電路103以及多個存儲模組102，存儲模組102包括：沿第一方向Y排布的存儲陣列112以及放大器陣列122，存儲陣列112包括至少一個存儲單元21，放大器陣列122包括至少一個放大單元22，每一位線BL與相應的放大單元22的一端電連接，每一字線WL與相應的存儲單元21電連接；沿第一方向Y延伸的列選擇線CSL，列選擇線CSL電連接列選擇電路103，列選擇電路103經由列選擇線CSL驅動相應的放大單元22；讀寫控制驅動電路101，讀寫控制驅動電路101與列選擇電路103分別位於多個存儲模組102的相鄰側；沿第二方向X1延伸的全局數據線Gdata以及沿第三方向X2延伸的電連接線CL1，全局數據線Gdata經由電連接線電連接讀寫控制驅動電路101，讀寫控制驅動電路101用於驅動與全局數據線相對應的存儲模組102，以使數據經由全局數據線寫入至存儲單元21內，或者，以從存儲單元21內讀出數據並將數據傳輸至全局數據線。
需要說明的是，第2圖中僅示意出了一條位線BL以及一條字線WL，實際上，記憶體包括多條位線BL以及多條字線WL。
上述實施例中，列選擇電路103與讀寫控制驅動電路101分別位於多個存儲模組102的相鄰側，使得記憶體的形狀和尺寸可以更為靈活的調整，優化生產製造效率。並且，讀寫控制驅動電路101與存儲模組102的排布方向與全局數據線Gdata的延伸方向不同，使得讀寫控制驅動電路101驅動不同存儲模組102所需的信號傳輸路徑相差較小，從而改善RC延遲特性，有利於提升讀寫速度。此外，採用上述的記憶體，不同存儲模組102有機會經由電連接線CL通用讀寫控制驅動電路101進行驅動，從而有利於降低讀寫控制驅動電路101的結構複雜度，減小讀寫控制驅動電路101的尺寸，節約記憶體的晶片面積。
在一些實施例中，記憶體可以為DRAM記憶體，例如為DDR(double data rate)4 DRAM記憶體、DDR5 DRAM記憶體。在另一些實施例中，記憶體也可以為SRAM(Static Random-Access Memory)記憶體、NAND記憶體、NOR記憶體、FeRAM記憶體或者PcRAM記憶體。
參考第3圖，第3圖為第2圖中兩個相鄰存儲模組102的放大示意圖，每一存儲模組102稱為一個片區，存儲陣列112可以包括沿第二方向X1排布的多個存儲單元21，放大器陣列122可以包括第二方向X1排布的多個放大單元22。在一些實施例中，每一放大單元22可以與處於同一存儲模組102中的一存儲單元21電連接，用於在讀取操作期間對存儲單元21內讀取出的或者待存入的數據進行放大。在另一些實施例中，放大單元22也可以與處於相鄰存儲模組102中的一存儲單元21電連接，用於在讀取操作期間對該存儲單元21內讀取出的或者待存入的數據進行放大。可以理解的是，本公開實施例並不 對存儲模組內的存儲單元和放大單元的電連接對應關係做特別的限定，只要滿足放大單元能待存入存儲單元的數據或者從存儲單元中讀取出的數據進行放大即可。
在一些實施例中，存儲單元21可以為DRAM存儲單元。
參考第4圖，第4圖為放大單元22與存儲單元21的功能模組示意圖，放大單元22又稱為第一級感測放大器(FSA，First sense amplifier)，放大單元22具有控制端、第一端以及第二端口，控制端用於與列選擇線CSL電連接以接收列選擇信號，第一端與位線BL電連接，第二端與本地數據線Ldata(Local Data Line)電連接；存儲單元21與字線WL以及位線BL電連接，若字線WL被致能則與字線WL電連接的存儲單元21可進行讀取操作，相應的存儲單元21與位線BL之間進行數據傳輸。具體地，控制端接收到列選擇信號，則放大單元22能夠實現數據放大的功能，且第一端與第二端之間導通，以使數據在位線BL與本地數據線Ldata之間傳輸。
位線BL電連接多個存儲陣列112中沿第一方向Y排布的存儲單元21，且位線BL的數量與同一存儲陣列112中存儲單元21的數量相同，即，同一條位線BL電連接沿第一方向Y排布的所有存儲單元21。可以理解的是，位線BL可以以匯流排(bus)的方式呈現，同一條位線BL指的是同一位線匯流排。
字線WL電連接多個存儲陣列112中沿第二方向X1排布的存儲單元21，即，同一條字線WL電連接同一存儲陣列112中沿第二方向X1排布的所有存儲單元21，且字線WL的數量與存儲陣列112的數量相同。可以理解的是，字線WL可以以匯流排的方式呈現，同一條字線WL指的是同一字線匯流排。
列選擇電路103通常稱為YDEC電路，用於向放大單元22提供列選擇信號以選中該放大單元22，以使該放大單元22導通並進行數據的放大實現放大功能。列選擇線CSL經由電連接線CL與列選擇電路103電連接，且用於向相應的放大單元22的控制端提供列選擇信號，以選中相應的放大單元22，使放大單元22實現數據傳輸以及放大的功能。
電連接線CL用於電連接讀寫控制驅動電路101以及全局數據線Gdata(Global Data Line)，以使讀寫控制驅動電路101與相應的存儲模組102電連接。在一些實施例中，第三方向X2可以與第二方向X1相同，即，電連接線CL的延伸方向可以與字線WL的延伸方向相同，第一方向Y可以與第三方向X2相垂直，這樣，電連接線CL的長度可以做到盡可能的短，從而使得讀寫控制驅動電路101驅動存儲模組102所需的路徑盡可能的短，有利於進一步提升記憶體的讀寫性能。
沿第一方向Y排布的每個存儲模組102可以定義為一個片區。在一些實施例中，讀寫控制驅動電路101可以佈局在多個存儲模組102一側的中間位置，有利於進一步縮短讀寫控制驅動電路101驅動首端和尾端的片區所需的信號傳輸時間差，以進一步改善記憶體的整體性能。
如前述分析，在一些實施例中，記憶體還可以包括：本地數據線(Local Data Line)(未圖示)，每一本地數據線沿第二方向X1延伸，同一本地數據線與同一放大器陣列122中的放大單元22的第二端電連接。可以理解的是，本地數據線的數量可以與放大器陣列122的數量相同。
在一些實施例中，記憶體還可以包括互補位線，相應的，記憶體還可以包括：本地互補數據線。
在一些實施例中，參考第3圖及第4圖，存儲模組102還可以包括：本地讀寫轉換電路132，本地讀寫轉換電路132與放大單元22的第二端電連接，具體地，本地讀寫轉換電路132通過本地數據線與放大單元22的第二端電連接。本地讀寫轉換電路132用於實現本地數據線與全局數據線Gdata之間的數據傳輸。更具體地，同一全局數據線Gdata可以電連接多個本地讀寫轉換電路132。讀寫控制驅動電路101驅動存儲模組102指的是，在寫入階段，讀寫控制驅動電路101驅動存儲模組102對應的本地讀寫轉換電路132進行本地數據線到全局數據線Gdata之間的數據傳輸，在讀取階段，讀寫控制驅動電路101驅動存儲模組192對應的本地讀寫轉換電路132進行全局數據線Gdata到本地數據線之間的數據傳輸。
參考第3圖，本地讀寫轉換電路132可以佈局在放大器陣列122的一側，且每一存儲模組102的本地讀寫轉換電路132佈局在相應的放大器陣列132的同一側，這樣，可以節約全局數據線Gdata的長度，有利於提升讀寫速率。在另一些實施例中，本地讀寫轉換電路132可以佈局在放大器陣列122內，即本地讀寫轉換電路132佈局在任意相鄰的放大單元22之間，且不同的存儲模組102的本地讀寫轉換電路132佈局在相應放大器陣列122的相同位置，舉例來說，每一存儲模組102的本地讀寫轉換電路132均佈局在第五個放大單元22與第六個放大單元22之間，或者，每一存儲模組102的本地讀寫轉換電路132均佈局在第十個放大單元22與第十一個放大單元22之間。
參照第5圖，第5圖為本公開實施例提供的記憶體中各數據走線的佈局示意圖，數據走線包括全局數據線Gdata、電連接線CL、列選擇線CSL、位線BL以及字線WL，其中，位線BL、全局數據線Gdata以及列選擇線CSL的走線方向相同，電連接線CL與字線WL的走線方向相同。
在一些實施例中，參考第2圖，記憶體還可以包括：行解碼電路104，行解碼電路104用於通過字線WL選中與字線WL電連接的存儲單元21，以使與該字線WL電連接的存儲單元21進行讀寫操作。具體地，行解碼電路104與讀寫控制驅動電路101可以位於多個存儲模組102的同一側，且行解碼電路104可以位於讀寫控制驅動電路101遠離多個存儲模組102的一側。
在一些實施例中，行解碼電路104與讀寫控制驅動電路101可以處於記憶體的同一層。在另一些實施例中，行解碼電路104與讀寫控制驅動電路101也可以處於記憶體的不同層。
在沿第一方向Y上，多個存儲模組102按照自然數遞增順序排序，處於奇數位置的存儲模組102定義為第一存儲模組，處於偶數位置的存儲模組102定義為第二存儲模組；全局數據線Gdata包括：第一全局數據線G1，第一全局數據線G1與第一存儲模組相對應；第二全局數據線G2，第二全局數據線G2與第二存儲模組相對應；電連接線CL包括：第一電連接線CL1，第一電連接線CL1電連接第一全局數據線G1與讀寫控制驅動電路101；第二電連接線CL2，第二電連接線CL2電連接第二全局數據線G2與讀寫控制驅動電路101。第一全局數據線G1與第二全局數據線G2之間相互獨立，第一電連接線CL1與第二電連接線CL2之間相互獨立；其中，第一電連接線CL1以及第二電連接線CL2均沿第三方向X2延伸。
具體地，在一些實施例中，參考第2圖，每一條第一全局數據線G1可以與所有第一存儲模組相對應，每一條第二全局數據線G2可以與所有第二存儲模組相對應，即讀寫控制驅動電路101可以通過同一第一全局數據線G1同時驅動所有第一存儲模組，讀寫控制驅動電路101可以通過同一第二全 局數據線G2同時驅動所有第二存儲模組，有利於減少第一全局數據線G1以及第二全局數據線G2的數量，降低記憶體的功耗。
在另一些實施例中，參考第6圖，第一全局數據線G1和第二全局數據線G2的數量可以均為多條，每條第一全局數據線G1與部分數量的第一存儲模組相對應，每條第二全局數據線G2與部分數量的第二存儲模組相對應，即讀寫控制驅動電路101每次僅需驅動部分數量的第一存儲模組或者部分數量的第二存儲模組，有利於減小讀寫控制驅動電路101每次所需驅動的負載，提升信號傳輸速度。舉例來說，其中一條第一全局數據線G1與排序為1、5、9、13的存儲模組102連接，一條第二全局數據線G2與排序為2、6、10、14的存儲模組102連接；另一條第一全局數據線G1與排序為3、7、11的存儲模組102連接，另一條第二全局數據線G2與排序為4、8、12的存儲模組102連接。
在一些實施例中，參考第7圖，第7圖為本公開實施例提供的記憶體的不同結構示意圖，讀寫控制驅動電路(未標示)可以包括：沿第一方向Y排布的多個讀寫控制驅動單元111，且每一讀寫控制驅動單元111經由電連接線CL電連接至少一條第一全局數據線G1以及至少一條第二全局數據線G2。這樣，不同的片區可以經由不同的讀寫控制驅動單元111驅動，使得記憶體中不同片區的驅動方式更為靈活。
在一些實施例中，與不同的讀寫控制驅動單元111電連接的全局數據線Gdata之間間隔分佈。例如，部分數量的全局數據線Gdata分佈於多個存儲模組102的邊緣，其餘的全局數據線Gdata分佈於多個存儲模組102的中間區域，由於不同全局數據線Gdata之間間隔分佈，能夠避免不同全局數據線Gdata之間發生信號干擾，有利於進一步改善記憶體的存儲性能。
可以理解的是，在一些實施例中，全局數據線Gdata可以為多條，且所有全局數據線Gdata均可以均分布於多個存儲模組102的邊緣。
在一些實施例中，結合參考第3圖、第8圖至第11圖，第8圖至第11圖為本公開一些實施例提供的記憶體的不同結構示意圖，多個存儲模組102可以劃分為沿第一方向Y排布的至少兩個模組區域I，每一模組區域I包括若干個存儲模組102；讀寫控制驅動電路101可以包括列選擇電路：沿第一方向Y排布的至少兩個讀寫控制驅動模組110，每一讀寫控制驅動模組110位於相應的模組區域I的一側，讀寫控制驅動模組110經由電連接線CL與相應的全局數據線Gdata電連接。需要說明的是，第8圖至第11圖中未示意出放大器陣列、存儲單元、放大單元、字線以及位線，僅以方框示意出存儲陣列，相鄰存儲陣列之間的放大器陣列未示意出，有關放大器陣列、存儲單元、放大單元、字線和位線的排布，可參考前述第2圖至第7圖中的相應說明。
具體地，每一模組區域I包含的存儲模組102的數量可以相同。此外，記憶體還可以劃分為高位元位址存儲塊U和低位元位址存儲塊V，高位元位址存儲塊U和低位元位址存儲塊V佈局均包括多個存儲模組102。
不同模組區域I內的存儲單元21連接至不同的字線，也就是說，存在一模組區域I內的字線被致能而其餘模組區域I內的字線未被致能的情形，在這一情形下，由於不同模組區域I具有相互獨立的全局數據線Gdata，讀寫控制驅動模組110可以只選擇被致能的字線WL對應的模組區域I對應的全局數據線Gdata驅動該模組區域I的存儲模組102，而其餘模組區域I無需被讀寫控制驅動模組110驅動，這樣可以節省更多的功耗。並且，相較於每一全局數據線與所有模組區域的存儲模組電連接的方案而言，每一模組區域I具有相互獨立的全局數據線Gdata，這樣每一全局數據線Gdata的長度減小，有利 於減小全局數據線Gdata的電阻；並且每一全局數據線Gdata上所掛的負載減小，有利於降低熱量損耗且降低功耗。可以理解的是，負載包括與全局數據線Gdata電連接的存儲模組102。
如第8圖所示，在一些實施例中，模組區域I的數量可以為2。如第11圖所示，在另一些實施例中，模組區域I的數量也可以為3。可以理解的是，可以根據實際情況合理設置模組區域I的數量，本公開實施例並不對模組區域I的數量進行限定。
在一些實施例中，讀寫控制驅動電路101可以被配置為，當模組區域I對應的字線WL被致能時，則與模組區域I對應的讀寫控制驅動模組110經由全局數據線Gdata驅動模組區域I內的存儲模組102。如前述可知，這樣有利於降低記憶體的功耗。
參考第8圖及第9圖，在一些實施例中，同一模組區域I可以具有多條全局數據線Gdata，且多條全局數據線Gdata分為至少兩組，每一組全局數據線Gdata與至少兩個相鄰的存儲模組102相對應。兩組的全局數據線Gdata對應的存儲模組102可以分別被讀寫控制驅動電路101驅動，使得不同存儲模組102的驅動方式選擇更為靈活；此外，每一組全局數據線Gdata與至少兩個相鄰的存儲模組102相對應，保證相鄰的存儲模組102能夠被同時驅動。
具體地，在一些實施例中，參考第8圖，對於同一模組區域I，所有全局數據線Gdata可以相鄰排布。這樣，無需考慮全局數據線Gdata與列選擇線CSL之間的佈局干擾問題。
在另一些實施例中，參考第9圖，對於同一模組區域I，不同組的全局數據線Gdata可以間隔排布。由於不同組的全局數據線Gdata之間相互間隔，能夠避免不同組的全局數據線Gdata之間發生信號干擾的問題。
參考第10圖，在一些實施例中，對於同一模組區域I，讀寫控制驅動模組(未標示)就可以包括沿第一方向Y排布的多個讀寫控制驅動單元111，且每一讀寫控制驅動單元111電連接至少一組全局數據線Gdata。如此，同一模組區域I內的不同存儲模組102可以被不同的讀寫控制驅動單元111獨立驅動。並且，與不同的讀寫控制驅動單元111連接的全局數據線Gdata之間可以間隔排布，有利於避免不同組的全局數據線Gdata之間發生信號干擾，進一步改善記憶體的存儲性能。需要說明的是，第10圖中僅示意出了2個模組區域I，本公開實施例並不限定模組區域I的數量，模組區域I可以為3個、4個甚至更多個。
需要說明的是，在一些實施例中，不同模組區域I的全局數據線Gdata之間可以相互獨立。在一些實施例中，如第11圖所示，全局數據線Gdata可以對應於至少兩個模組區域I，連接同一全局數據線Gdata的至少兩個模組區域I內的至少部分數量的存儲模組102共用全局數據線Gdata。這樣，相鄰的模組區域I之間可以共用全局數據線Gdata，有利於減少全局數據線Gdata的數量，且相鄰模組區域I之間可以共用讀寫控制驅動模組110。
本公開實施例提供一種結構性能優越的記憶體，列選擇電路103和讀寫控制驅動電路101佈局在多個存儲模組102的不同側，使得記憶體的晶片設計更為靈活，有利於節約晶片面積，且縮短列選擇信號傳輸至距離讀寫控制驅動電路101較遠的放大單元22內所需的時間，有利於改善RC延遲問題，提升記憶體的讀寫性能。
本領域的普通技術人員可以理解，上述各實施方式是實現本公開的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本公開的精神和範圍。任何本領域技術人員，在不脫離本公開的精 神和範圍內，均可作各自更動與修改，因此本公開的保護範圍應當以請求項限定的範圍為準。
10:存儲塊
11:記憶體陣列
12:靈敏放大器陣列
13:列選擇電路
14:讀寫控制驅動電路
15:行解碼電路
101:讀寫控制驅動電路
102:存儲模組
103:列選擇電路
104:行解碼電路
110:讀寫控制驅動模組
111:讀寫控制驅動單元
112:存儲陣列
122:放大器陣列
132:本地讀寫轉換電路
21:存儲單元
22:放大單元
CSL:列選擇線
CL:電連接線
CL1:第一電連接線
CL2:第二電連接線
BL:位線
Gdata:全局數據線
G1:第一全局數據線
G2:第二全局數據線
WL:字線
Ldata:本地數據線
X1:第二方向
X2:第三方向
Y:第一方向
U:高位元位址存儲塊
I:模組區域
V:低位元位址存儲塊
第1圖為一種記憶體的結構示意圖； 第2圖為本公開一些實施例提供的記憶體的結構示意圖； 第3圖為本公開一些實施例提供的記憶體中存儲模組的結構示意圖； 第4圖為本公開一些實施例提供的記憶體中放大單元與存儲單元的電路結構示意圖； 第5圖為本公開一些實施例中提供的記憶體中各數據走線的佈局示意圖； 第6圖至第11圖為本公開一些實施例提供的記憶體的幾種結構示意圖。
101:讀寫控制驅動電路
102:存儲模組
103:列選擇電路
104:行解碼電路
112:存儲陣列
122:放大器陣列
CL:電連接線
CL1:第一電連接線
CL2:第二電連接線
X1:第二方向
X2:第三方向
Y:第一方向
WL:字線

Claims (10)

  1. 一種記憶體，包括： 沿第一方向延伸的位線以及沿第二方向延伸的字線； 沿所述第一方向排布的列選擇電路以及多個存儲模組，所述存儲模組包括：沿所述第一方向排布的存儲陣列以及放大器陣列，所述存儲陣列包括至少一個存儲單元，所述放大器陣列包括至少一個放大單元，每一所述位線與相應的所述放大單元的一端電連接，每一所述字線與相應的所述存儲單元電連接； 沿所述第一方向延伸的列選擇線，所述列選擇線電連接所述列選擇電路，所述列選擇電路經由所述列選擇線驅動相應的所述放大單元； 讀寫控制驅動電路，所述讀寫控制驅動電路與所述列選擇電路分別位於所述多個存儲模組的相鄰側； 沿所述第二方向延伸的全局數據線以及沿第三方向延伸的電連接線，所述全局數據線經由所述電連接線電連接所述讀寫控制驅動電路，所述讀寫控制驅動電路用於驅動與所述全局數據線相對應的所述存儲模組，以使數據經由所述全局數據線寫入至所述存儲單元內，或者，以從所述存儲單元內讀出數據並將所述數據傳輸至所述全局數據線。
  2. 如請求項1所述的記憶體，其中，在沿所述第一方向上，多個所述存儲模組按照自然數遞增順序排序，處於奇數位置的所述存儲模組定義為第一存儲模組，處於偶數位置的所述存儲模組定義為第二存儲模組； 所述全局數據線包括：第一全局數據線，所述第一全局數據線與所述第一存儲模組相對應；第二全局數據線，所述第二全局數據線與所述第二存儲模組相對應； 所述電連接線包括：第一電連接線，所述第一電連接線電連接所述第一全局數據線與所述讀寫控制驅動電路；第二電連接線，所述第二電連接線電連接所述第二全局數據線與所述讀寫控制驅動電路； 優選地，每一條所述第一全局數據線與所有所述第一存儲模組相對應；每一條所述第二全局數據線與所有所述第二存儲模組相對應； 優選地，所述第一全局數據線以及所述第二全局數據線的數量均為多條，其中每條所述第一全局數據線與部分數量的所述第一存儲模組相對應，每條所述第二全局數據線與部分數量的所述第二存儲模組相對應。
  3. 如請求項2所述的記憶體，其中，所述讀寫控制驅動電路包括： 沿所述第一方向排布的多個讀寫控制驅動單元，每一所述讀寫控制驅動單元電連接至少一條所述第一全局數據線以及至少一條所述第二全局數據線； 優選地，與不同的所述讀寫控制驅動單元電連接的所述全局數據線之間間隔分佈。
  4. 如請求項1所述的記憶體，其中，所述全局數據線為多條，且所有所述全局數據線均分布於多個所述存儲模組的邊緣。
  5. 如請求項1所述的記憶體，其中，多個所述存儲模組劃分為沿所述第一方向排布的至少兩個模組區域，每一所述模組區域包括至少兩個所述存儲模組，且不同的所述模組區域具有的所述全局數據線相互獨立； 所述讀寫控制驅動電路包括： 沿所述第一方向排布的至少兩個讀寫控制驅動模組，每一所述讀寫控制驅動模組位於相應的所述模組區域的一側，所述讀寫控制驅動模組經由所述電連接線與相應的所述全局數據線電連接； 優選地，所述讀寫控制驅動電路被配置為，當所述模組區域對應的所述字線被致能時，則與所述模組區域對應的所述讀寫控制驅動模組經由所述全局數據線驅動所述模組區域內的所述存儲模組； 優選地，同一所述模組區域具有多條所述全局數據線，且多條所述全局數據線分為至少兩組，每一組所述全局數據線與至少兩個相鄰的所述存儲模組相對應。
  6. 如請求項5所述的記憶體，其中，對於同一所述模組區域，所有所述全局數據線相鄰排布，或者，不同組的所述全局數據線間隔排布； 優選地，對於同一所述模組區域，所述讀寫控制驅動模組包括沿所述第一方向排布的多個讀寫控制驅動單元，且每一所述讀寫控制驅動單元電連接至少一組所述全局數據線。
  7. 如請求項5所述的記憶體，其中，每一所述模組區域包含的所述存儲模組的數量相同。
  8. 如請求項1所述的記憶體，其中，所述第三方向與所述第二方向相同。
  9. 如請求項1或8所述的記憶體，其中，所述第一方向與所述第二方向相垂直。
  10. 如請求項1所述的記憶體，其中，還包括：行解碼電路，所述行解碼電路用於通過所述字線選中與所述字線電連接的所述存儲單元；所述行解碼電路位於所述讀寫控制驅動電路遠離多個所述存儲模組的一側。
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