CN106067325A - 一种移位寄存器和栅极驱动电路 - Google Patents
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Abstract
本发明提供了一种移位寄存器，所述移位寄存器包括：第一输入时钟端口CK、第二输入时钟端口CKB、信号输入端口IN、信号输出端口OUT、A节点和B节点；多个P沟道薄膜晶体管，包括第一P沟道薄膜晶体管M1、第二P沟道薄膜晶体管M2、第三P沟道薄膜晶体管M3、第四P沟道薄膜晶体管M4、第五P沟道薄膜晶体管M5、第六P沟道薄膜晶体管M6、第七P沟道薄膜晶体管M7。该移位寄存器利用了电容耦合的作用，当节点A为低电平时，TFT导通，节点B输出高电平；当节点A为高电平时，TFT关断，在电容耦合的作用使得节点B随着CKB的跳动而跳动。
Description
技术领域
本发明涉及平板显示技术领域，尤其涉及一种移位寄存器和栅极驱动电路。
背景技术
随着平板显示技术往高精细化的方向发展，低温多晶硅(LTPS)技术相比于传统非晶硅(a-Si)技术电子迁移率更高，TFT管的尺寸可以做得更小。目前通常把移位寄存器，或称栅极驱动电路做在LTPS面板上，以实现边框窄化设计。
TFT在长时间的电压应力的作用下可能会使得其性能恶化，影响波形输出质量。
发明内容
基于此，本发明提供了一种移位寄存器和栅极驱动电路。
根据本发明的第一方面，提供了一种移位寄存器。
一种移位寄存器，所述移位寄存器包括：
第一输入时钟端口CK、第二输入时钟端口CKB、信号输入端口IN、信号输出端口OUT、A节点和B节点；
多个P沟道薄膜晶体管，包括第一P沟道薄膜晶体管M1、第二P沟道薄膜晶体管M2、第三P沟道薄膜晶体管M3、第四P沟道薄膜晶体管M4、第五P沟道薄膜晶体管M5、第六P沟道薄膜晶体管M6、第七P沟道薄膜晶体管M7；
多个电容，包括第一电容C1和第二电容C2；
其中，所述第一输入时钟端口CK连接第一P沟道薄膜晶体管M1和第二P沟道薄膜晶体管M2，所述第二输入时钟端口CKB连接第一电容C1的第一节点，所述信号输入端口IN连接第一源极/漏极，所述信号输出端口连接第二电容C2。
在其中一个实施例中，所述移位寄存器还包括恒定高电压信号输入端口VGH和恒定低电压信号输入端口VGL。
在其中一个实施例中，所述第一P沟道薄膜晶体管M1的栅极连接连接时钟CK，第一源极/漏极连接信号输入端IN，第二源极/漏极连接A节点。
在其中一个实施例中，所述第二P沟道薄膜晶体管栅极连接时钟CK，第一源极/漏极连接恒定高电压信号输入端口VGH，第二源极/漏极连接B节点
在其中一个实施例中，所述第三P沟道薄膜晶体管栅极连接A节点，第一源极/漏极连接B节点，第二源极/漏极连接恒定高电压信号输入端口VGH。
在其中一个实施例中，所述第四P沟道薄膜晶体管栅极连接B节点，第一源极/漏极连接A节点，第二源极/漏极连接恒定高电压信号输入端口VGH。
在其中一个实施例中，所述第五p沟道薄膜晶体管栅极连接A节点，第一源极/漏极连接时钟CKB，第二源极/漏极连接输出端口OUT 。
在其中一个实施例中，所述第六P沟道薄膜晶体管栅极连接B节点，第一源极/漏极连接输出端口OUT，第二源极/漏极连接恒定高电压信号输入端口VGH 。
在其中一个实施例中，所述第7薄膜晶体管栅极连接时钟CK，第一源极/漏极连接输出端口OUT，第二源极/漏极连接恒定高电压信号输入端口VGH。
根据本发明的第二方面，提供了一种栅极驱动电路。
一种栅极驱动电路，所述栅极驱动电路包括级联的多个所述的移位寄存器。
有益效果：
本发明提供了一种移位寄存器，所述移位寄存器包括：第一输入时钟端口CK、第二输入时钟端口CKB、信号输入端口IN、信号输出端口OUT、A节点和B节点；多个P沟道薄膜晶体管，包括第一P沟道薄膜晶体管M1、第二P沟道薄膜晶体管M2、第三P沟道薄膜晶体管M3、第四P沟道薄膜晶体管M4、第五P沟道薄膜晶体管M5、第六P沟道薄膜晶体管M6、第七P沟道薄膜晶体管M7；多个电容，包括第一电容C1和第二电容C2；其中，所述第一输入时钟端口CK连接第一P沟道薄膜晶体管M1和第二P沟道薄膜晶体管M2，所述第二输入时钟端口CKB连接第一电容C2的第一节点，所述信号输入端口IN连接第一源极/漏极，所述信号输出端口连接第二电容C2。该移位寄存器利用了电容耦合的作用，当节点A为低电平时，TFT导通，节点B输出高电平；当节点A为高电平时，TFT关断，在电容耦合的作用使得节点B随着CKB的跳动而跳动。在正常驱动工作的条件下，节点A有99%以上时间处于高电平状态，TFT为关断状态，节点B随CKB的变化而变化。
附图说明
为了更清楚地说明本发明运行原理和使用的技术方案，下面将对运行原理和使用的技术中所需要使用的附图作简单地介绍。显而易见，下面描述中的附图仅仅是本发明的一些运行例子，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明一种移位寄存器的第一实施例的电路原理图。
图2是本发明一种移位寄存器的第二实施例的电路原理图。
图3是本发明一种移位寄存器的第三实施例的电路原理图。
图4是本发明一种移位寄存器的第四实施例的电路原理图。
图5是本发明一种栅极驱动电路的电路原理图。
图6是本发明中的寄生电容带来的不稳定影响的示意图。
图7是本发明的第一和第二实施例中解决寄生电容带来的不稳定影响的示意图。
图8是本发明的第三和第四实施例中解决寄生电容带来的不稳定影响的示意图。
图9是本发明的节点B的波形图。
图10提供了该移位寄存器单元电路的时序波形。
图11是本发明的节点B的时序图。
图12是本发明的一种栅极驱动电路的级联电路输出波形。
图13是本发明的一种栅极驱动电路的级联电路换成NTFT的输出波形。
具体实施方式
下面将结合本发明运行原理中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
根据本发明的第一方面，提供了一种移位寄存器。
请参照图1示出的一种移位寄存器的第一实施例的电路原理图，所述移位寄存器包括：
第一输入时钟端口CK、第二输入时钟端口CKB、信号输入端口IN、信号输出端口OUT、A节点和B节点；
多个P沟道薄膜晶体管，包括第一P沟道薄膜晶体管M1、第二P沟道薄膜晶体管M2、第三P沟道薄膜晶体管M3、第四P沟道薄膜晶体管M4、第五P沟道薄膜晶体管M5、第六P沟道薄膜晶体管M6、第七P沟道薄膜晶体管M7；
多个电容，包括第一电容C1和第二电容C2；
其中，所述第一输入时钟端口CK连接第一P沟道薄膜晶体管M1和第二P沟道薄膜晶体管M2，所述第二输入时钟端口CKB连接第一电容C1的第一节点，所述信号输入端口IN连接第一源极/漏极，所述信号输出端口连接第二电容C2。
在其中一个实施例中，所述移位寄存器还包括恒定高电压信号输入端口VGH和恒定低电压信号输入端口VGL。
在其中一个实施例中，所述第一P沟道薄膜晶体管M1的栅极连接时钟CK，第一源极/漏极连接信号输入端IN，第二源极/漏极连接A节点。
在其中一个实施例中，所述第二P沟道薄膜晶体管栅极连接时钟CK，第一源极/漏极连接恒定高电压信号输入端口VGH，第二源极/漏极连接B节点。
在其中一个实施例中，所述第三P沟道薄膜晶体管栅极连接A节点，第一源极/漏极连接B节点，第二源极/漏极连接恒定高电压信号输入端口VGH。
在其中一个实施例中，所述第四P沟道薄膜晶体管栅极连接B节点，第一源极/漏极连接A节点，第二源极/漏极连接恒定高电压信号输入端口VGH。
在其中一个实施例中，所述第五p沟道薄膜晶体管栅极连接A节点，第一源极/漏极连接时钟CKB，第二源极/漏极连接输出端口OUT 。
在其中一个实施例中，所述第六P沟道薄膜晶体管栅极连接B节点，第一源极/漏极连接输出端口OUT，第二源极/漏极连接恒定高电压信号输入端口VGH 。
在其中一个实施例中，所述第7薄膜晶体管栅极连接时钟CK，第一源极/漏极连接输出端口OUT，第二源极/漏极连接恒定高电压信号输入端口VGH。
根据本发明的第二方面，提供了一种栅极驱动电路。
一种栅极驱动电路，所述栅极驱动电路包括级联的多个所述的移位寄存器。
本发明提供了一种移位寄存器，所述移位寄存器包括：第一输入时钟端口CK、第二输入时钟端口CKB、信号输入端口IN、信号输出端口OUT、A节点和B节点；多个P沟道薄膜晶体管，包括第一P沟道薄膜晶体管M1、第二P沟道薄膜晶体管M2、第三P沟道薄膜晶体管M3、第四P沟道薄膜晶体管M4、第五P沟道薄膜晶体管M5、第六P沟道薄膜晶体管M6、第七P沟道薄膜晶体管M7；多个电容，包括第一电容C1和第二电容C2；其中，所述第一输入时钟端口CK连接第一P沟道薄膜晶体管M1和第二P沟道薄膜晶体管M2，所述第二输入时钟端口CKB连接第一电容C2的第一节点，所述信号输入端口IN连接第一源极/漏极，所述信号输出端口连接第二电容C2和所述第一源极/漏极。该移位寄存器利用了电容耦合的作用，当节点A为低电平时，TFT导通，节点B输出高电平；当节点A为高电平时，TFT关断，在电容耦合的作用使得节点B随着CKB的跳动而跳动。在正常驱动工作的条件下，节点A有99%以上时间处于高电平状态，TFT为关断状态，节点B随 CKB的变化而变化。
实施例2
图2是本发明一种移位寄存器的第二实施例的电路原理图。
结构描述如下：
第1薄膜晶体管栅极连接时钟CK，第一源极/漏极连接信号输入端IN，第二源极/漏极连接A节点；
第2薄膜晶体管栅极连接时钟CK，第一源极/漏极连接VGH，第二源极/漏极连接B节点；
第3薄膜晶体管栅极连接A节点，第一源极/漏极连接B节点，第二源极/漏极连接VGH；
第4薄膜晶体管栅极连接B节点，第一源极/漏极连接A节点，第二源极/漏极连接输出端口OUT；
第5薄膜晶体管栅极连接A节点，第一源极/漏极连接时钟CKB，第二源极/漏极连接输出端口OUT；
第6薄膜晶体管栅极连接B节点，第一源极/漏极连接输出端口OUT，第二源极/漏极连接VGH；
第7薄膜晶体管栅极连接时钟CK，第一源极/漏极连接输出端口OUT，第二源极/漏极连接VGH；
电容1第一节点连接时钟CKB，第二节点连接B节点；
电容2第一节点连接A节点，第二节点连接输出端口OUT；
实施例3
图3是本发明一种移位寄存器的第三实施例的电路原理图的结构，描述如下：
第1薄膜晶体管栅极连接时钟CK，第一源极/漏极连接信号输入端IN，第二源极/漏极连接A节点；
第2薄膜晶体管栅极连接时钟CK，第一源极/漏极连接VGH，第二源极/漏极连接B节点；
第3薄膜晶体管栅极连接输出端口OUT，第一源极/漏极连接B节点，第二源极/漏极连接VGH；
第4薄膜晶体管栅极连接B节点，第一源极/漏极连接A节点，第二源极/漏极连接VGH；
第5薄膜晶体管栅极连接A节点，第一源极/漏极连接时钟CKB，第二源极/漏极连接输出端口OUT；
第6薄膜晶体管栅极连接B节点，第一源极/漏极连接输出端口OUT，第二源极/漏极连接VGH；
第7薄膜晶体管栅极连接时钟CK，第一源极/漏极连接输出端口OUT，第二源极/漏极连接VGH；
电容1第一节点连接时钟CKB，第二节点连接B节点；
电容2第一节点连接A节点，第二节点连接输出端口OUT；
实施例4
图4是本发明一种移位寄存器的第四实施例的电路原理图的描述如下：
第1薄膜晶体管栅极连接时钟CK，第一源极/漏极连接信号输入端IN，第二源极/漏极连接A节点；
第2薄膜晶体管栅极连接时钟CK，第一源极/漏极连接VGH，第二源极/漏极连接B节点；
第3薄膜晶体管栅极连接输出端口OUT，第一源极/漏极连接B节点，第二源极/漏极连接VGH；
第4薄膜晶体管栅极连接B节点，第一源极/漏极连接A节点，第二源极/漏极连接输出端口OUT；
第5薄膜晶体管栅极连接A节点，第一源极/漏极连接时钟CKB，第二源极/漏极连接输出端口OUT；
第6薄膜晶体管栅极连接B节点，第一源极/漏极连接输出端口OUT，第二源极/漏极连接VGH；
第7薄膜晶体管栅极连接时钟CK，第一源极/漏极连接输出端口OUT，第二源极/漏极连接VGH；
电容1第一节点连接时钟CKB，第二节点连接B节点；
电容2第一节点连接A节点，第二节点连接输出端口OUT；
以上四个实施例输出拉高电平均由TFT M6和M7轮流动作实现，故降低了电压应力对其影响。下面解释电路如何克服寄生参数影响。
参看图6的本发明一种栅极驱动电路的电路原理图。
该1T1C电路架构利用了电容耦合的作用，当节点A为低电平时，TFT导通，节点B输出高电平；当节点A为高电平时，TFT关断，在电容耦合的作用使得节点B随着CKB的跳动而跳动。在正常驱动工作的条件下，节点A有99%以上时间处于高电平状态，TFT为关断状态，节点B随 CKB的变化而变化。图中Cgd表示该TFT的寄生电容，由于节点A在维持高电平的时候会存在电压毛刺、故Cgd的耦合作用也会使得节点B电压出现再分配，从而使得节点B电压发生“漂移”，参见图9节点B的波形示意。
图6是本发明中的寄生电容带来的不稳定影响的示意图。图7是本发明的第一和第二实施例中解决寄生电容带来的不稳定影响的示意图。图8是本发明实施例三和四的解决方式。通过使用CK信号在每个时钟周期先对节点B进行复位，然后再利用耦合作用实现跳动，当移位寄存器有脉冲输出时，通过节点A或者移位寄存器的输出端控制节点B输出高电平。图10展示了本方案的仿真效果示意图，节点B波形稳定。
图11提供了该移位寄存器单元电路的时序波形。在这里，第一时钟信号波形为CK，第二时钟信号波形为CKB， CK和CKB的时钟频率和时钟周期均一致。在任意时刻中，CK和CKB最多只有一个时钟信号输出低电平。这两个时钟信号的高电平为VGH、低电平为VGL。
为了依次地产生扫描信号，把移位寄存器单元电路级联。级联后的电路如图5所示，各级移位寄存器单元均为一致的。具体地说，就是把前一级的输出端口连接后一级的输入端口，SN(N)为第N级的输出信号，同时也作为第N+1级的输入信号。每级的输入时钟端口连接有所不同。各级的三个输入时钟端口连接描述如下：
第一级的第一时钟信号接CK，第二时钟信号接CKB；
第二级的第一时钟信号接CKB，第二时钟信号接CK；
第三级的连接方法与第一级相同，第四级的连接方法与第二级相同，每两级循环一次。如此类推。
图12展示了图11前两级的级联输出波形，以说明其上下级级联输出关系。
图13还展示了该电路结构使用N沟道TFT的级联输出波形。相应地，四个实施例原理图中所有PTFT全部换成NTFT，同时VGH电平需要更换成VGL电平。
结合原理图(图1、图2、图3，图4以及时序图(图11))，就该移位寄存器电路的工作过程进行推导分析。
实施例1：
T1阶段，IN输入高电平（VGH），CK也为高电平，CKB为低电平（VGL）。M2关断，节点B由于C1的作用由上一阶段的高电平跳变为低电平。M4导通，节点A为高电平。端口OUT由于M6导通输出高电平。
T2阶段，IN输入低电平，CK也为低电平，CKB为高电平。M1导通，节点A为低电平。M2和M3导通，节点B为高电平。端口OUT由于M5和M7的导通输出高电平。
T3阶段，IN输入高电平，CK也为高电平，CKB为低电平。此阶段M1截止，CKB由上阶段高电平跳变为低电平，由于C2的作用，节点A获得比低电平更低的电压。节点B由于M3导通，为高电平。此阶段M5导通，端口OUT输出低电平。
T4阶段，IN输入高电平，CK为低电平，CKB为高电平。M1导通，节点A为高电平。M2导通，节点B为高电平。端口OUT由于M7导通输出高电平。
下一阶段实际上就是重复T1阶段的过程，故不再赘述。
实施例2：
T1阶段，IN输入高电平（VGH），CK也为高电平，CKB为低电平（VGL）。M2关断，节点B由于C1的作用由上一阶段的高电平跳变为低电平。端口OUT由于M6导通输出高电平。M4导通，节点A与输出端电压相等，M5截止。
T2阶段，IN输入低电平，CK也为低电平，CKB为高电平。M1导通，节点A为低电平。M2和M3导通，节点B为高电平。端口OUT由于M5和M7的导通输出高电平。
T3阶段，IN输入高电平，CK也为高电平，CKB为低电平。此阶段M1截止，CKB由上阶段高电平跳变为低电平，由于C2的作用，节点A获得比低电平更低的电压。节点B由于M3导通，为高电平。此阶段M5导通，端口OUT输出低电平。
T4阶段，IN输入高电平，CK为低电平，CKB为高电平。M1导通，节点A为高电平。M2导通，节点B为高电平。端口OUT由于M7导通输出高电平
下一阶段实际上就是重复T1阶段的过程，故不再赘述。
实施例3：
T1阶段，IN输入高电平（VGH），CK也为高电平，CKB为低电平（VGL）。M2关断，节点B由于C1的作用由上一阶段的高电平跳变为低电平。M4导通，节点A为高电平。端口OUT由于M6导通输出高电平。
T2阶段，IN输入低电平，CK也为低电平，CKB为高电平。M1导通，节点A为低电平。M2导通，节点B为高电平。端口OUT由于M5和M7的导通输出高电平。
T3阶段，IN输入高电平，CK也为高电平，CKB为低电平。此阶段M1截止，CKB由上阶段高电平跳变为低电平，由于C2的作用，节点A获得比低电平更低的电压。端口OUT电压开始下降，直到变化幅度超过M3的阈值，M3导通，节点B维持高电平。此阶段M5导通，端口OUT输出低电平。
为保证负载驱动能力，通常TFT M5的尺寸选用上宽长比W/L最大，因此M5的下拉速度比节点B耦合速度更快，从而实现节点B拉高。
T4阶段，IN输入高电平，CK为低电平，CKB为高电平。M1导通，节点A为高电平。M2导通，节点B为高电平。端口OUT由于M7导通输出高电平。
下一阶段实际上就是重复T1阶段的过程，故不再赘述。
实施例4：
T1阶段，IN输入高电平（VGH），CK也为高电平，CKB为低电平（VGL）。M2关断，节点B由于C1的作用由上一阶段的高电平跳变为低电平。端口OUT由于M6导通输出高电平。M4导通，节点A与输出端电压相等，M5截止。
T2阶段，IN输入低电平，CK也为低电平，CKB为高电平。M1导通，节点A为低电平。M2导通，节点B为高电平。端口OUT由于M5和M7的导通输出高电平。
T3阶段，IN输入高电平，CK也为高电平，CKB为低电平。此阶段M1截止，CKB由上阶段高电平跳变为低电平，由于C2的作用，节点A获得比低电平更低的电压。端口OUT电压开始下降，直到变化幅度超过M3的阈值，M3导通，节点B维持高电平。此阶段M5导通，端口OUT输出低电平。
T4阶段，IN输入高电平，CK为低电平，CKB为高电平。M1导通，节点A为高电平。M2导通，节点B为高电平。端口OUT由于M7导通输出高电平。
下一阶段实际上就是重复T1阶段的过程，故不再赘述。
以上对本发明运行原理进行了详细介绍，上述运行原理的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种移位寄存器，其特征在于，所述移位寄存器包括：
第一输入时钟端口CK、第二输入时钟端口CKB、信号输入端口IN、信号输出端口OUT、A节点和B节点；
多个P沟道薄膜晶体管，包括第一P沟道薄膜晶体管M1、第二P沟道薄膜晶体管M2、第三P沟道薄膜晶体管M3、第四P沟道薄膜晶体管M4、第五P沟道薄膜晶体管M5、第六P沟道薄膜晶体管M6、第七P沟道薄膜晶体管M7；
多个电容，包括第一电容C1和第二电容C2；
其中，所述第一输入时钟端口CK连接第一P沟道薄膜晶体管M1和第二P沟道薄膜晶体管M2，所述第二输入时钟端口CKB连接第一电容C1的第一节点，所述信号输入端口IN连接第一源极/漏极，所述信号输出端口连接第二电容C2。
2.根据权利要求1所述的一种移位寄存器，其特征在于，所述移位寄存器还包括恒定高电压信号输入端口VGH和恒定低电压信号输入端口VGL。
3.根据权利要求1所述的一种移位寄存器，其特征在于，所述第一P沟道薄膜晶体管M1的栅极连接时钟CK，第一源极/漏极连接信号输入端IN，第二源极/漏极连接A节点。
4.根据权利要求1所述的一种移位寄存器，其特征在于，所述第二P沟道薄膜晶体管栅极连接时钟CK，第一源极/漏极连接恒定高电压信号输入端口VGH，第二源极/漏极连接B节点。
5.根据权利要求1所述的一种移位寄存器，其特征在于，所述第三P沟道薄膜晶体管栅极连接A节点，第一源极/漏极连接B节点，第二源极/漏极连接恒定高电压信号输入端口VGH。
6.根据权利要求2所述的一种移位寄存器，其特征在于，所述第四P沟道薄膜晶体管栅极连接B节点，第一源极/漏极连接A节点，第二源极/漏极连接恒定高电压信号输入端口VGH。
7.根据权利要求2所述的一种移位寄存器，其特征在于，所述第五p沟道薄膜晶体管栅极连接A节点，第一源极/漏极连接时钟CKB，第二源极/漏极连接输出端口OUT 。
8.根据权利要求1所述的一种移位寄存器，其特征在于，所述第六P沟道薄膜晶体管栅极连接B节点，第一源极/漏极连接输出端口OUT，第二源极/漏极连接恒定高电压信号输入端口VGH 。
9.根据权利要求1所述的一种移位寄存器，其特征在于，所述第7薄膜晶体管栅极连接时钟CK，第一源极/漏极连接输出端口OUT，第二源极/漏极连接恒定高电压信号输入端口VGH。
10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的多个权利要求1-9所述的移位寄存器。
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