CN105720109A - 一种沟槽型肖特基势垒二极管及其制备方法 - Google Patents
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Abstract
本发明提供一种沟槽型肖特基势垒二极管及其制备方法，所述二极管包括：半导体衬底及其背面的背面金属层；位于半导体衬底中的多个第一沟槽填充结构和第二沟槽填充结构，第一沟槽填充结构的特征尺寸小于第二沟槽填充结构的特征尺寸，第一沟槽填充结构为栅极结构，该栅极结构为生长在第一沟槽的侧壁及底部的栅极氧化层和生长在栅极氧化层上的栅极材料层，第二沟槽填充结构为提高反向耐压的结构，其由位于第二沟槽的侧壁和底部的栅极氧化层、生长在栅极氧化层上的势垒金属层、以及位于第二沟槽侧壁的栅极氧化层与势垒金属层之间的栅极材料层构成，势垒金属层还覆盖第一沟槽填充结构。根据本发明，可以提高器件的集成度、正向电流密度和反向耐压。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种沟槽型肖特基势垒二极管及其制备方法。
背景技术
金属-半导体(M-S)结是由金属和半导体接触形成的，金属-半导体接触产生两个最重要的效应：整流效应和欧姆效应。利用金属-半导体整流接触特性制成的二极管称为肖特基势垒二极管，它和PN结二极管具有类似的电流-电压关系，即它们都有单向导电性。
传统的肖特基二极管通常设计为平面型，因为这种结构的制造工艺简单，一般只需要有源区和金属层光刻，其缺点是电流密度低，器件耐压不高，管芯面积大，不利于集成。现有技术中三种常见的肖特基势垒二极管结构如下：在图1(a)中，形成在N+硅衬底100上的N外延薄膜101经过清洁处理和热氧化，随后用标准的光刻技术开出窗口，并通过在真空系统中进行蒸发或溅射以淀积金属102，金属图形由另一步光刻确定，这是一种最简单的结构，其由于拐角效应不能提供理想的肖特基势垒特性；图1(b)为金属搭接结构，该结构将金属搭接在通过热氧化形成在N外延薄膜101上的氧化层103上(搭接区应当很小)，从而可以消除周边效应；图1(c)的结构采用了一种通过附加的P+扩散环(保护环)104来降低边缘效应的方法，以得到理想的I-V特性，P+扩散环104形成于N外延薄膜101中的耗尽层105。由于金属搭接结构较为简单，所以通常采用它作为肖特基势垒二极管的结构更为合适。另外，为了提高器件耐压，肖特基势垒二极管需要在管芯外围设计有ring环结构。具有上述三种结构的肖特基势垒二极管所需管芯面积较大，以增加金属和半导体的接触面积进而得到较大的电流能力，为提高耐压还需要进一步增加ring环和ring注入，但是一般也仅能达到50V。
因此，需要提出一种改进的肖特基势垒二极管及其制备方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种沟槽型肖特基势垒二极管，包括：半导体衬底；位于所述半导体衬底的背面金属层；位于所述半导体衬底中的若干个第一沟槽填充结构和第二沟槽填充结构，所述第一沟槽填充结构的特征尺寸小于所述第二沟槽填充结构的特征尺寸，其中，所述第一沟槽填充结构为栅极结构，所述栅极结构为生长在所述第一沟槽的侧壁及底部的栅极氧化层和生长在所述栅极氧化层上的栅极材料层，所述第二沟槽填充结构为提高所述肖特基势垒二极管的反向耐压的结构，所述第二沟槽填充结构由位于所述第二沟槽的侧壁和底部的栅极氧化层、生长在所述栅极氧化层上的势垒金属层、以及位于所述第二沟槽侧壁的栅极氧化层与所述势垒金属层之间的栅极材料层构成，所述势垒金属层还覆盖所述第一沟槽填充结构和所述半导体衬底的正面的其余部分，所述势垒金属层与所述半导体衬底的正面的其余部分之间的接触构成所述肖特基势垒二极管。
在一个示例中，所述第二沟槽填充结构中的势垒金属层还具有凹槽结构，通过所述凹槽结构露出所述势垒金属层下方的栅极氧化层。
在一个示例中，所述栅极氧化层与所述势垒金属层之间还生长有电介质层。
本发明还提供一种如上述沟槽型肖特基势垒二极管的制备方法，包括：提供半导体衬底；在所述半导体衬底中形成若干个第一沟槽和第二沟槽，所述第一沟槽的特征尺寸小于所述第二沟槽的特征尺寸；在所述第一沟槽和所述第二沟槽的侧壁和底部形成栅极氧化层；形成栅极材料层，所述栅极材料层完全填充所述第一沟槽，并形成于所述第二沟槽的侧壁部分；在所述半导体衬底上沉积势垒金属层；在所述半导体衬底的背面形成背面金属层。
在一个示例中，实施所述沉积势垒金属层的步骤之后，还包括：刻蚀所述第二沟槽中的势垒金属层，在所述第二沟槽中的势垒金属层中形成凹槽结构，以便露出所述势垒金属层下方的栅极氧化层。
在一个示例中，实施所述沉积势垒金属层的步骤之前，还包括在所述第二沟槽中形成电介质层的步骤：在所述半导体衬底上沉积电介质层；光刻定义有源区图形，并通过蚀刻保留位于所述第二沟槽中的电介质层。
在一个示例中，形成所述第一沟槽和所述第二沟槽的工艺步骤包括：在所述半导体衬底上形成具有第一沟槽和第二沟槽的图案的掩膜层，所述掩膜层为单一的光刻胶层或者自下而上层叠的硬掩膜层和光刻胶层；以所述掩膜层为掩膜，蚀刻所述半导体衬底，以在其中形成多个所述第一沟槽和所述第二沟槽；去除所述掩膜层。
在一个示例中，形成所述栅极材料层的工艺步骤包括：在所述半导体衬底上沉积栅极材料层，以完全填充所述第一沟槽和所述第二沟槽；实施回蚀刻，保留位于所述第一沟槽中的栅极材料层以及位于所述第二沟槽的侧壁上的栅极材料层。
在一个示例中，所述栅极材料层中掺杂有磷或硼，所述栅极材料层的构成材料为多晶硅。
在一个示例中，所述电介质层的构成材料包括氮化硅、磷硅玻璃或者正硅酸乙酯，所述势垒金属层的构成材料为包括铝、钛、钨、金在内的可与所述半导体衬底形成肖特基接触的金属或者所述金属的合金
根据本发明，通过形成多个沟槽填充结构，可以显著缩小器件特征尺寸，提高器件集成度；利用沟槽MOS结构在正向电压下的导通降低势垒可以大幅提高器件的正向电流密度；在所述第二沟槽中形成电介质层可以大幅提高器件的反向耐压，简化工艺步骤，降低制造成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中三种常见的肖特基势垒二极管结构的示意性剖面图；
图2G为本发明提出的沟槽型肖特基势垒二极管的示意性剖面图；
图2A-图2G为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的沟槽型肖特基势垒二极管及其制备方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
为了克服现有的用于制备肖特基势垒二极管的平面技术的不足，本发明提出一种工艺可行的沟槽型肖特基二极管器件结构及其制备方法，利用沟槽MOS结构缩小器件尺寸，并改善器件的电流能力和耐压特性。
[示例性实施例]
下面，参照图2G来描述本发明提出的沟槽型肖特基势垒二极管的结构。
如图2G所示，在半导体衬底200的正面上部形成有外延层201；在外延层201中形成有若干个第一沟槽填充结构和第二沟槽填充结构，第一沟槽填充结构的特征尺寸小于第二沟槽填充结构的特征尺寸，其中，第一沟槽填充结构为栅极结构，该栅极结构为生长在第一沟槽的侧壁及底部的栅极氧化层204和生长在栅极氧化层204上的栅极材料层205，第二沟槽填充结构为提高肖特基势垒二极管的反向耐压的结构，第二沟槽填充结构由位于第二沟槽的侧壁和底部的栅极氧化层204、依次生长在栅极氧化层204上的电介质层206和势垒金属层207、以及位于第二沟槽侧壁的栅极氧化层204与电介质层206之间的栅极材料层205构成。此外，势垒金属层207还覆盖第一沟槽填充结构和半导体衬底200的正面的其余部分，势垒金属层207与半导体衬底200的正面的其余部分之间的接触构成所述肖特基势垒二极管；在半导体衬底200的背面形成有背面金属层208。
下面，参照图2A-图2G和图3来描述根据本发明示例性实施例的方法的详细步骤。
参照图2A-图2G，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)、碳化硅、砷化镓、氮化镓等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
接下来，在半导体衬底200的正面上部形成外延层201。作为示例，采用沉积工艺形成外延层201，所述沉积为低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、物理气相沉积(PVD)、原子层沉积(ALD)和分子束外延(MBE)中的一种。实施所述沉积的同时，可以在形成的外延层201中掺杂N型或者P型离子，所述N型离子为磷离子或者砷离子等，所述P型离子为硼离子或者铟离子等。
接着，如图2B所示，在外延层201中形成若干个第一沟槽202和第二沟槽203，第一沟槽202的特征尺寸小于第二沟槽203的特征尺寸。所述沟槽的特征尺寸的大小和数量可以根据所需制备的器件的参数而定，在此不做具体限定。形成所述沟槽的工艺步骤包括：在外延层201上形成具有所述沟槽的图案的掩膜层，所述掩膜层可以是单一的光刻胶层或者自下而上层叠的硬掩膜层和光刻胶层，硬掩膜层的构成材料可以是氮化硅、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)等；以所述掩膜层为掩膜，蚀刻外延层201，以在其中形成多个沟槽；去除所述掩膜层。形成所述沟槽后，还可以通过氧化、腐蚀工艺来改善所述沟槽的形貌。
接着，如图2C所示，在所述沟槽的侧壁和底部形成栅极氧化层204。作为示例，通过干氧、湿氧等工艺形成栅极氧化层204，其构成材料可以为二氧化硅，厚度可以根据所需制备的器件的参数而定，在此不做具体限定。
接着，如图2D所示，在所述沟槽中生长栅极材料层205，其中，在第一沟槽202中完全填充栅极材料层205，在第二沟槽203的侧壁生长栅极材料层205。作为示例，形成栅极材料层205的工艺步骤包括：在外延层201上沉积栅极材料层，以完全填充沟槽，实施所述沉积的同时可以在形成的栅极材料层中掺杂磷或硼；实施回蚀刻，保留位于第一沟槽202中的栅极材料层205以及位于第二沟槽203的侧壁上的栅极材料层205。栅极材料层205的构成材料可以为多晶硅。
接着，如图2E所示，在第二沟槽203的侧壁形成栅极材料层205之后，可以继续在第二沟槽203中形成电介质层206。作为示例，形成电介质层206的工艺步骤包括：沉积电介质层，以覆盖外延层201、栅极材料层205和露出的栅极氧化层204；光刻定义有源区图形，并通过干法蚀刻或者湿法蚀刻，保留第二沟槽203内的电介质层。电介质层206的构成材料可以为采用本领域技术人员所熟习的常规方法形成的氮化硅、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)等，厚度可以根据所需制备的器件的参数而定，在此不做具体限定。电介质层206可以大幅提高器件的反向耐压，其数值可以超过100V，从而可以省去工艺较为复杂的ring环结构和注入，简化工艺步骤，降低制造成本。需要说明的是，如果对于器件的反向耐压的要求不高，则可以省略上述形成电介质层206的工艺步骤。
接着，如图2F所示，在半导体衬底200上沉积势垒金属层207，覆盖外延层201、电介质层206、栅极材料层205和露出的栅极氧化层204。为进一步提高器件耐压，可以实施图案化工艺以定义位于第二沟槽203中的势垒金属层207的图形，该图形可以根据所需制备的器件的参数而定，并通过蚀刻去除不需要的势垒金属层207，在势垒金属层207中形成凹槽结构，通过该凹槽结构露出下方的电介质层206(在不形成电介质层206的情况下，通过该凹槽结构露出下方的栅极氧化层204)。作为示例，势垒金属层207的构成材料可以为铝、钛、钨、金等可与半导体衬底200形成肖特基接触的金属或者上述金属的合金，厚度可以根据所需制备的器件的参数而定，在此不做具体限定。
接着，如图2G所示，在半导体衬底200的背面形成背面金属层208。作为示例，形成背面金属层208的工艺步骤包括：对半导体衬底200的背面实施减薄处理，减薄厚度可以根据所需制备的器件的参数而定，在此不做具体限定；沉积背面金属层，以覆盖半导体衬底200的背面。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作。根据本发明，通过形成多个沟槽填充结构，可以显著缩小器件特征尺寸，提高器件集成度；利用沟槽MOS结构在正向电压下的导通降低势垒可以大幅提高器件的正向电流密度，即器件在相同电流下具有更低的正向导通电压；在第二沟槽203中形成电介质层206可以大幅提高器件的反向耐压，其数值可以超过100V，从而可以省去工艺较为复杂的ring环结构和注入，简化工艺步骤，降低制造成本。
参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底；
在步骤302中，在半导体衬底中形成若干个第一沟槽和第二沟槽，第一沟槽的特征尺寸小于第二沟槽的特征尺寸；
在步骤303中，在第一沟槽和第二沟槽的侧壁和底部形成栅极氧化层；
在步骤304中，形成栅极材料层，其完全填充第一沟槽，并形成于第二沟槽的侧壁部分；
在步骤305中，在第二沟槽的侧壁形成栅极材料层后，在第二沟槽中形成电介质层；
在步骤306中，在半导体衬底上沉积势垒金属层；
在步骤307中，在半导体衬底的背面形成背面金属层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种沟槽型肖特基势垒二极管，包括：
半导体衬底；
位于所述半导体衬底的背面金属层；
位于所述半导体衬底中的若干个第一沟槽填充结构和第二沟槽填充结构，所述第一沟槽填充结构的特征尺寸小于所述第二沟槽填充结构的特征尺寸，其中所述第一沟槽填充结构为栅极结构，所述栅极结构为生长在所述第一沟槽的侧壁及底部的栅极氧化层和生长在所述栅极氧化层上的栅极材料层，所述第二沟槽填充结构为提高所述肖特基势垒二极管的反向耐压的结构，所述第二沟槽填充结构由位于所述第二沟槽的侧壁和底部的栅极氧化层、生长在所述栅极氧化层上的势垒金属层、以及位于所述第二沟槽侧壁的栅极氧化层与所述势垒金属层之间的栅极材料层构成，所述势垒金属层还覆盖所述第一沟槽填充结构和所述半导体衬底的正面的其余部分，所述势垒金属层与所述半导体衬底的正面的其余部分之间的接触构成所述肖特基势垒二极管。
2.根据权利要求1所述的沟槽型肖特基势垒二极管，其特征在于，所述第二沟槽填充结构中的势垒金属层还具有凹槽结构，通过所述凹槽结构露出所述势垒金属层下方的栅极氧化层。
3.根据权利要求1所述的沟槽型肖特基势垒二极管，其特征在于，所述栅极氧化层与所述势垒金属层之间还生长有电介质层。
4.一种如权利要求1所述的沟槽型肖特基势垒二极管的制备方法，包括：
提供半导体衬底；
在所述半导体衬底中形成若干个第一沟槽和第二沟槽，所述第一沟槽的特征尺寸小于所述第二沟槽的特征尺寸；
在所述第一沟槽和所述第二沟槽的侧壁和底部形成栅极氧化层；
形成栅极材料层，所述栅极材料层完全填充所述第一沟槽，并形成于所述第二沟槽的侧壁部分；
在所述半导体衬底上沉积势垒金属层；
在所述半导体衬底的背面形成背面金属层。
5.根据权利要求4所述的方法，其特征在于，实施所述沉积势垒金属层的步骤之后，还包括：刻蚀所述第二沟槽中的势垒金属层，在所述第二沟槽中的势垒金属层中形成凹槽结构，以便露出所述势垒金属层下方的栅极氧化层。
6.根据权利要求4所述的方法，其特征在于，实施所述沉积势垒金属层的步骤之前，还包括在所述第二沟槽中形成电介质层的步骤：在所述半导体衬底上沉积电介质层；光刻定义有源区图形，并通过蚀刻保留位于所述第二沟槽中的电介质层。
7.根据权利要求4所述的方法，其特征在于，形成所述第一沟槽和所述第二沟槽的工艺步骤包括：在所述半导体衬底上形成具有第一沟槽和第二沟槽的图案的掩膜层，所述掩膜层为单一的光刻胶层或者自下而上层叠的硬掩膜层和光刻胶层；以所述掩膜层为掩膜，蚀刻所述半导体衬底，以在其中形成多个所述第一沟槽和所述第二沟槽；去除所述掩膜层。
8.根据权利要求4所述的方法，其特征在于，形成所述栅极材料层的工艺步骤包括：在所述半导体衬底上沉积栅极材料层，以完全填充所述第一沟槽和所述第二沟槽；实施回蚀刻，保留位于所述第一沟槽中的栅极材料层以及位于所述第二沟槽的侧壁上的栅极材料层。
9.根据权利要求8所述的方法，其特征在于，所述栅极材料层中掺杂有磷或硼，所述栅极材料层的构成材料为多晶硅。
10.根据权利要求4所述的方法，其特征在于，所述电介质层的构成材料包括氮化硅、磷硅玻璃或者正硅酸乙酯，所述势垒金属层的构成材料为包括铝、钛、钨、金在内的可与所述半导体衬底形成肖特基接触的金属或者所述金属的合金。
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