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CN110931546B - 包括边缘终端结构的iii-v半导体器件及其形成方法 - Google Patents

包括边缘终端结构的iii-v半导体器件及其形成方法 Download PDF

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CN110931546B CN201910880693.0A CN201910880693A CN110931546B CN 110931546 B CN110931546 B CN 110931546B CN 201910880693 A CN201910880693 A CN 201910880693A CN 110931546 B CN110931546 B CN 110931546B
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Abstract

根据本发明构思的一方面，提供一种形成III‑V半导体器件的方法，包括：形成III‑V半导体层堆叠，其在自底向上方向上包括：漏极接触层、漂移层、沟道层、体接触层和源极接触层，其中漏极接触层、漂移层和源极接触层具有第一导电类型，而沟道层和体接触层具有与第一导电类型相反的第二导电类型；形成延伸穿过源极接触层、体接触层和沟道层的一组栅极结构；形成与源极接触层相接触的一组源极接触；以及形成边缘终端结构，形成该边缘终端结构包括：形成延伸穿过层堆叠并接触漏极接触层的漏极接触，以及形成绝缘区域，绝缘区域穿过层堆叠垂直地延伸到沟道层中以使得沟道层的厚度部分保留在绝缘区域的底部以下，其中沟道层的剩余厚度部分形成减小的表面场RESURF层。

Description

包括边缘终端结构的III-V半导体器件及其形成方法
技术领域
本发明构思涉及一种形成包括边缘终端结构的III-V半导体器件的方法。本发明构思进一步涉及III-V半导体器件。
背景技术
在过去的几十年中，III-V半导体器件已逐渐取代传统的硅基器件，用于需要高击穿电压的电源应用。例如，GaN是用于诸如垂直沟道半导体器件之类的电源应用的有前景的材料。然而，此类器件的边缘终端相比于比平行平面结构通常具有更低的击穿电压。这可能导致在有源器件部分击穿之前器件边缘的不期望的击穿。
发明内容
本发明构思的目的是提供一种适用于功率应用并具有允许经提高的击穿电压的边缘终端结构的III-V半导体器件。可以从以下描述理解进一步的或替代的目的。
根据本发明构思的第一方面，提供一种用于形成III-V半导体器件的方法，包括：
形成III-V半导体层堆叠，该堆叠在自底向上方向上包括：漏极接触层、漂移层、沟道层、体接触层和源极接触层，其中漏极接触层、漂移层和源极接触层具有第一导电类型，而沟道层和体接触层具有与第一导电类型相反的第二导电类型，
形成延伸穿过源极接触层、体接触层和沟道层的一组栅极结构，
形成与源极接触层相接触的一组源极接触，以及
形成边缘终端结构，其中形成该边缘终端结构包括：
形成延伸穿过层堆叠并接触漏极接触层的漏极接触，以及
形成绝缘区域，该绝缘区域穿过层堆叠垂直地延伸到沟道层中以使得沟道层的厚度部分保留在绝缘区域的底部以下，其中沟道层的剩余厚度部分形成减小的表面场(RESURF)层。
根据第二方面，提供了一种III-V半导体器件，包括：
III-V半导体层堆叠，该堆叠在自底向上方向上包括：漏极接触层、漂移层、沟道层、体接触层和源极接触层，其中漏极接触层、漂移层和源极接触层具有第一导电类型，而沟道层和体接触层具有与第一导电类型相反的第二导电类型，
延伸穿过源极接触层、体接触层和沟道层的一组栅极结构，
与源极接触层相接触的一组源极接触，以及
边缘终端结构，包括：
延伸穿过层堆叠并接触漏极接触层的漏极接触，以及
绝缘区域，该绝缘区域穿过层堆叠垂直地延伸到沟道层中以使得沟道层的厚度部分保留在绝缘区域的底部以下，其中沟道层的剩余厚度部分形成减小的表面场(RESURF)层。
本发明构思基于以下洞察：可以通过提供RESURF层作为形成III-V半导体器件的有源层的层堆叠的一部分来在边缘终端结构处实现增加的击穿电压。
根据减小的表面场(RESURF)效应，隔离结处的表面场通过二维耗尽而被减小。根据第一和第二发明方面，RESURF层能够在第一导电类型漏极接触和漂移层与第二导电类型沟道和体接触层之间的结处实现减小的峰值电场。更具体地，RESURF层允许静电电势沿着边缘终端结构的长度的扩散。
由于RESURF层由沟道层的厚度部分形成，沟道层具有支持半导体器件的一个或多个垂直沟道以及在边缘终端结构处提供RESURF层的双重功能。这也使得能够经由沟道层的掺杂浓度和绝缘区域的垂直尺寸方便地调节RESURF剂量。沟道层的厚度和掺杂水平将影响器件的阈值电压VT。相应地，沟道层的掺杂水平可以被调整到特定的目标VT，其中剩余厚度部分RESURF层的厚度可以被设定以获得所需的RESURF效应，即获得RESURF层中的RESURF剂量。这可以促成器件设计。
通过层堆叠中的漏极接触层、漂移层、沟道层、体接触层和源极接触层的配置，器件结构允许形成垂直沟道器件，更具体地，包括一组(一个或多个)垂直取向的沟道的金属氧化物半导体场效应晶体管(MOSFET)。沟道可以被限定以沿着栅电极垂直延伸穿过沟道层。
通过提供多个栅极结构和多个源电极，多个垂直沟道可以被形成。相应地，漏极接触可以被配置为半导体器件的公共漏电极，即，为多个垂直沟道器件的每一者所共用。
沟道层可以在漂移层上外延地生长，并且体接触层可以在沟道层上外延地生长。沟道层和体接触层可因而形成外延层。沟道层和体接触层可以进一步被原位掺杂以形成第二导电类型的层。这允许沟道和体接触层以有利的控制程度形成，并且与通过例如离子注入的掺杂相比，以减少缺陷和损坏量的方式被掺杂到相应的期望水平。
有利地，层堆叠的各层的每一层可以是外延地生长的，并且任选地，被原位掺杂以提供相应的第一和第二导电类型。
体接触层的掺杂浓度可以大于沟道层的掺杂浓度。由此，良好的电接触可以被实现在该体接触层和体接触之间。同时，较低的掺杂浓度可以在沟道层中且因而在RESURF层中被提供。沟道层中相对较低的掺杂浓度使得能够以更大的厚度获得所需的RESURF。
沟道层可以包括GaN。由此，GaN基半导体器件可以被形成。GaN具有若干属性，这使得它有利于用在半导体器件中，特别是功率应用，但也用在射频和模拟应用中。有利地，层堆叠的各层的每一层可以包括GaN。层堆叠的各层的每一层可以是GaN层(即，适当地掺杂或未掺杂)。
第一导电类型可以是n型，而第二导电类型可以是p型。相应地，漏极接触层可以是n型层，漂移层可以是n型层，沟道层可以是p型层，体接触层可以是p型层，并且源极接触层可以是n型层。由此，可以提供n型半导体器件，优选为n型GaN。虽然n型半导体器件对于高压操作可能是有利的，但是原则上可以形成p型半导体器件(例如，p型GaN)，其中漏极接触层可以是p型层，漂移层可以是p型层，沟道层可以是n型层，体接触层可以是n型层且源极接触层可以是p型层。
RESURF层的掺杂剂剂量落在1E13at/cm2至3E13at/cm2的范围内。在该范围内的掺杂剂剂量可以提供RESURF效应，其明显有助于改善的击穿电压。换言之，沟道层的掺杂浓度和绝缘区域下方的剩余厚度部分的厚度应使得在RESURF层中获得1E13at/cm2至3E13at/cm2的范围内的掺杂剂剂量。
绝缘区域的长度尺寸可以被形成为大于漂移层的厚度尺寸。这可以确保击穿不会过早地发生。
边缘终端结构的形成可包括穿过层堆叠蚀刻沟槽并停止沟道层内的蚀刻，从而形成沟槽，其中沟道层的所述厚度部分保留在沟槽的底部以下。随后，绝缘材料可以被沉积在沟槽中。因而，可以使用可靠且相对简单的处理来形成RESURF层。蚀刻可以包括(在自顶向下的方向上)穿过源极接触层、体接触层且蚀刻到沟道层中，直到沟道层的厚度部分保留在沟槽的底部之下。蚀刻可以在使得RESURF层的所需RESURF剂量被获得的位置处停止。
漏极接触可以被布置或形成为与边缘终端结构的绝缘区域相毗邻。
漏极接触的形成可以包括：
通过在与绝缘区域毗邻的区域中蚀刻层堆叠来蚀刻漏极接触沟槽，该漏极接触沟槽垂直地延伸穿过层堆叠以暴露漏极接触层，以及
通过用导电接触材料填充漏极接触沟槽来形成漏极接触。
漏极接触沟槽被有利地形成为部分地延伸到漏极接触层中，以实现漏极接触和漏极接触层之间的良好电连接。
可以在形成绝缘区域之前或之后形成漏极接触。如果在漏极接触之前形成包括沟槽的绝缘区域，则可尤其在漏极接触沟槽形成之前有利地填充沟槽以简化掩模操作。
在用导电接触材料填充漏极接触沟槽之前，可以在漏极接触沟槽中形成漏极接触绝缘层。此后，漏极接触可以被形成。绝缘层可因此被形成在漏极接触的垂直侧壁和漏极接触延伸通过的层堆叠的各层之间。
附图说明
参考附图，通过以下解说性和非限制性详细描述，将更好地理解本发明构思的以上以及附加目标、特征和优点。在附图中，除非另有说明，否则相同的附图标记将被用于相同要素。
图1是半导体器件的示意概览。
图2是图1的器件的放大视图。
图3a-3b示意性地解说了用于形成半导体器件的方法。
具体实施方式
参考图1，以截面示出了半导体器件1。图2示出了半导体器件1的内边缘区域(表示为“I”)的放大视图。该结构可侧向地或水平地延伸超出所解说的截面。除非另有说明，否则所解说的延伸穿过该结构的截面平面对于所有附图是共同的。需要注意，所示要素的相对尺寸，尤其是各层的相对厚度，仅仅是示意性的，并且出于解说清楚的目的，可以与物理结构不同。在图1中，方向X和Y分别指示水平方向和垂直方向。
器件1包括III-V半导体层堆叠10。层堆叠10在自底向上方向上(即平行于垂直方向Y)包括：漏极接触层14、漂移层16、沟道层18、体接触层19(图2中可见)和源极接触层20。漂移层16被形成在漏极接触层14上。沟道层18被形成在漂移层16上。体接触层19被形成在沟道层18上。源极接触层20被形成在体接触层19上。层堆叠10可以被形成为外延层堆叠，其中层堆叠10的各层的每一层可以被形成为相应的外延层。层堆叠10的各层的每一层可以由III-V半导体材料形成，例如GaN或AlGaN。GaN层可以提供比AlGaN层更好的沟道和迁移率属性，这在一些应用中可能是优选的。AlGaN层在另一方面可以提供比GaN层更高的临界电场，这在一些应用中可能是优选的。如果层堆叠10的各层由AlGaN形成，则各层可以有利地具有相同的Al浓度，以抵消极化电荷的形成。
漏极接触层14、漂移层16和源极接触层20可以被掺杂以形成n型导电层，并且沟道层18和体接触层19可以被掺杂以形成p型导电层，或反之亦然。根据一个示例，漏极接触层14可以由n+或n++GaN层形成，漂移层16可以由n-GaN层形成，沟道层18(并且因此还有下面讨论的厚度部分18a)可以由p GaN层形成，体接触层19可以由p+GaN层形成，并且源极接触层可以由n+或n++GaN层形成。作为示例，n+或n++层可以具有在5E19至5E20cm-3(即5*1019至5*1020)的范围内的掺杂浓度。n-层可以具有在1E14至1E17cm-3的范围内的掺杂浓度。p或p+层可以具有在5E16至5E18cm-3的范围内的掺杂浓度。
在任何情形中，可以在漂移层16和沟道层18之间(在界面处)限定第一二极管结(即，np或pn结)。可以在体接触层19和源极接触层20之间(在界面处)限定第二二极管结(即，pn或np结)。
层堆叠10被形成在基板2上。基板可以是半导体基板，诸如硅基板。作为一个示例，基板2可以是具有<111>上表面的硅(Si)基板。Si<111>表面允许将层堆叠10形成为外延地生长的III-V层(尤其是GaN基层)的堆叠。缓冲层结构12可以被形成在基板2上。漏极接触层14可以被形成在缓冲层结构12上。缓冲层结构12可以以本身就在本领域中已知的方式来被形成，以在基板2和层堆叠10之间提供应力消除。
器件1包括一组栅极结构24。图1中可见的器件1的部分示出了被一般地标记为24的三个栅极结构以及第四栅极结构的一部分。然而，器件1既可以包括更小数目的栅极结构也可以包括更大数目的栅极结构。该组栅极结构14甚至可以仅包括单个栅电极。该组栅极结构中的一个或多个栅极结构24中的每一者延伸穿过源极接触层20、体接触层19和沟道层18。可以相应地沿着每个栅极结构24在沟道层18中限定垂直取向的MOSFET沟道。沟道可以在漂移层16和源极接触层20之间延伸穿过沟道层18和体接触层19。由于每个栅极结构24延伸穿过沟道层18，所以垂直取向的沟道可以被限定在每个栅极结构24的任一侧上。每个栅极结构24可以包括栅电极24e和栅极电介质24i。栅电极24e可以由传统的栅极材料形成，例如Ti或TiAl，或者被形成作为层堆叠，例如包括TiN、Ti、Al的堆叠。栅电极24e还可以包括导电填充材料，诸如W。栅极电介质24i可以是常规类型，诸如Al2O3、SiO2或Si3N4或其组合。每个栅极结构24可以在形成在层堆叠10中的相应栅极沟槽中被形成，其中栅电极24e和栅极电介质24i可以垂直地延伸穿过沟道层18。栅电极24e可以在栅极结构24的任一侧上被侧向地耦合(即，电容耦合)到沟道层18。
器件1包括一组源极接触26。装置1包括一组体接触27。如图1中所解说，源极接触26的数目和体接触27的数目可以对应于沿着栅极结构24形成的垂直沟道的数目。一个或多个源极接触26中的每一者被布置成接触源极接触层20。一个或多个体接触27中的每一者被布置成接触体接触层19。每个体接触可以延伸穿过源极接触层20并进入体接触层19。源极接触26和体接触27可以由传统的接触材料(诸如Ti和/或Al)形成。
如图1和2中所指示，每个体接触27可以被电短接到毗邻的源极接触26。因而，源极接触26/源极接触层20和体接触27/体接触层19可以处于相同的电势。如图1中进一步所指示的，通过示意性指示的将器件1连接到VDD和接地的电路系统，栅电极24e可以被短接到体接触27。然而，这些电气配置仅仅是任选的，并且通常还可以将源极和体接触26、27和栅极电极24e形成为电分离的接触。
器件1进一步包括边缘终端结构，其包括漏极接触28。漏极接触28垂直地延伸穿过层堆叠10并接触漏极接触层14。漏极接触层14在栅电极24和源极/体接触26/27的每一者下方延伸。相应地，漏极接触28可以形成用于延伸穿过沟道层18的垂直沟道的每一者的公共漏极接触28。漏极接触28可以被布置在漏极接触沟槽中，该漏极接触沟槽延伸穿过层堆叠10并且任选地部分地进入漏极接触层14。漏极接触28可以通过沿着漏极接触28的侧壁布置的漏极接触绝缘层29与层堆叠10侧向地绝缘。
栅电极24以及源极、漏极和体接触26、27、28可以在被形成在层堆叠10上方的绝缘层22上方突出，从而提供到各接触的电接入。绝缘层22可以例如由传统的层间电介质(ILD)材料形成，诸如氧化物层。在附图中，接触26、27、28以及栅极结构24被示出为呈现锥形形状。然而，这仅仅表示示例，并且还可以形成具有垂直取向/垂直侧壁的接触26、27、28和栅极结构24中的一者或多者。
如图1中示意性地指示的，漏极接触28可以被布置在器件1/基板2的外围区域或边缘区域“E”中。边缘区域“E”可以包括锯道4，其形成器件1的最外周界。边缘区域“E”可以进一步包括外部隔离区域6，其将层堆叠10与锯道4侧向地分开。漏极接触28具有面向外朝向最外周界的外边缘“O”。漏极接触28具有相对的内边缘“I”，其面向内朝向器件1/基板2的中心区域“D”，即远离最外周界。中心区域“D”也可以被称为有源器件区域“D”。栅极结构24、源极接触26和体接触27可以被形成在区域“D”中。
边缘终端结构进一步包括沟槽30形式的绝缘区域，其填充有绝缘材料32，诸如氧化硅、诸如SiO2/Si3N4或Al2O3/SiO2之类的材料的组合，或者一些其他介电材料。如在图2中可以更容易地领会的，沟槽30垂直地延伸穿过层堆叠10，进入沟道层18，以使得沟道层18的厚度部分18a保留在沟槽30的底部以下。沟道层18的剩余厚度部分18a形成减小的表面场，即RESURF层(其也将被标记为18a)。沟槽30被形成为毗邻漏极接触28，并且沿其内边缘“I”延伸。沟槽30的长度尺寸L(即，沿水平方向X)可以被形成为大于漂移层16的厚度尺寸。如下面将进一步描述的，还可以通过离子注入到层堆叠10的一区域中形成绝缘区域，该区域具有和沟槽30的延伸相对应的延伸。
在任何情形中，RESURF层18a能够在n/p型漏极接触和漂移层14、16与p/n型沟道和体接触层18、19之间的结处实现减小的峰值电场。因而，与边缘终端结构毗邻的主结的击穿电压可以被增加。RESURF剂量(即at/cm2)由RESURF层18a的厚度和RESURF层18a的掺杂水平的乘积来确定。例如，对于厚度T和掺杂浓度C，RESURF剂量将为T×C。同时，沟道层18的厚度和掺杂水平将影响器件的阈值电压VT。相应地，沟道层18的掺杂水平可以在器件设计期间被调整到特定目标VT，其中剩余厚度部分/RESURF层18a的厚度T可以被设定以获得期望的RESURF效应。沟道层18的掺杂浓度和剩余厚度部分18a的厚度可以被设定为使得RESURF层的掺杂剂剂量(即RESURF剂量)可落在1E13at/cm2至3E13at/cm2的范围内。在该范围内的掺杂剂剂量可以提供RESURF效应，其明显有助于改善的击穿电压。RESURF层可以被形成为具有100-600nm的范围内的厚度。GaN RESURF层18a RESURF剂量可有利地为1.8E13at/cm2，至少在±10％内，更优选在±5％内，甚至更优选在±2％内。
现在将参考图3a-b描述用于形成半导体器件1的方法。图3a-b描绘了与图2相同的区域。
在图3a中，III-V半导体层堆叠10已被形成。漏极接触层14可以外延地生长在缓冲层结构12的上表面上。漂移层16可以外延地生长在漏极接触层16的上表面上。沟道层18可以外延地生长在漂移层16的上表面上。体接触层19可以外延地生长在沟道层18上。源极接触层20可以外延地生长在体接触层19上。层堆叠10的各层可以例如通过金属有机化学气相沉积(MOCVD)来被形成。可以通过在外延生长期间在生长反应器中引入合适的杂质(根据预期的导电类型)来原位掺杂各层的每一层。通过离子注入进行掺杂也是可能的，然而有利的是，至少沟道层18和体接触层19被原位掺杂以避免缺陷形成。
在图3b中，边缘终端结构的沟槽30已被形成，并随后用绝缘材料32来填充。可以通过蚀刻穿过层堆叠10的各层来形成沟槽30。蚀刻可以在沟道层18内停止，从而形成具有保留在沟槽30的底部以下的厚度T的厚度部分18a的沟槽。如上面结合图1和2所讨论的，剩余厚度部分18a形成RESURF层18a。沟槽形成30可以包括在层堆叠10上方形成蚀刻掩模，该蚀刻掩模具有限定沟槽30的水平尺寸的开口。之后，可以通过蚀刻掩模中的开口蚀刻层堆叠10来形成沟槽30。蚀刻掩模可以是常规类型，例如包括光刻图案化的光致抗蚀剂层的蚀刻掩模。可以使用适合于蚀刻III-V半导体材料的任何常规干法或湿法蚀刻工艺，例如干法等离子体蚀刻工艺。
如图3b所示，层堆叠10的蚀刻可导致具有倾斜侧壁的沟槽30的形成。然而，这可以取决于所使用的实际蚀刻工艺，并且还可以获得具有垂直取向/垂直侧壁的沟槽30。
在形成沟槽30之后，绝缘材料32可以被沉积以填充沟槽30。如上面提到的，绝缘材料32可以例如是氧化硅或一些其他介电材料。可以使用传统的沉积工艺沉积绝缘材料32，诸如化学气相沉积(CVD)。可以通过例如回蚀绝缘材料32来移除被沉积在沟槽32外部的绝缘材料，直到源极接触层20的上表面被暴露。
根据替代办法，可以通过使层堆叠10经受离子注入工艺来形成绝缘区域。离子注入工艺(例如，注入N、Ar或He)可以被配置成产生层堆叠10的各层的受损晶体结构的经注入的绝缘区域。类似于沟槽30和绝缘材料32，受损区域可以部分地延伸到沟道层18中，使得沟道层18的未损坏的厚度部分18a(即RESURF层)保留在绝缘区域下方。
在形成沟槽30和绝缘层32(或者离子注入的绝缘区域，视情况而定)之后，该方法可以继续形成漏极接触28，如图3b中的虚线所指示。漏极接触沟槽34可以被形成为与沟槽30毗邻。漏极接触沟槽34可以通过在与沟槽30毗邻的区域中蚀刻层堆叠10来被形成。漏极接触沟槽可以被形成为垂直地延伸穿过层堆叠10以暴露漏极接触层14，如所示任选地部分地到漏极接触层14中。漏极接触沟槽形成可以包括在层堆叠10上方形成蚀刻掩模，该蚀刻掩模具有限定沟槽30的水平尺寸的开口。之后，可以通过蚀刻掩模中的开口蚀刻层堆叠10来形成漏极接触沟槽34。蚀刻掩模可以是常规类型，例如包括光刻图案化的光致抗蚀剂层的蚀刻掩模。例如，与沟槽30的形成期间所使用的相同的蚀刻工艺可以被使用。
在形成漏极接触沟槽34之后，可以通过用导电接触材料填充漏极接触沟槽34来形成漏极接触28。在沉积导电接触材料之前，可以在漏极接触沟槽34中沉积漏极接触绝缘层29。可以通过使用原子层沉积(ALD)，例如ALD氧化物或低k ALD电介质，以沉积共形绝缘层来形成漏极接触绝缘层29。共形层随后可以被蚀刻以使得共形绝缘层仅保留在漏极接触沟槽29的侧壁上。替代地，氧化物或其他低k电介质可以通过CVD来被沉积并随后被蚀刻，使得绝缘层29仅保留在漏极接触沟槽34的侧壁上。
该组栅极结构24、该组源极接触26和该组漏极接触27可以以相对应的方式被形成，以达成图1和2中所示的器件1。用于该组接触26、27和该组栅极结构24的相应沟槽可以被形成在层堆叠10中。该组源极接触沟槽可以被蚀刻以暴露源极接触层20。该组体接触沟槽可以被蚀刻以暴露体接触层19。接触沟槽可以随后用导电接触材料填充，之前有可能在接触沟槽的侧壁上形成绝缘层。用于漏极接触28、该组源极接触26和该组体接触27的接触沟槽的蚀刻可以被形成在顺序的图案化工艺中。之后可以沉积导电接触材料以形成导电材料层，该导电材料层覆盖层堆叠10且填充接触沟槽孔。导电材料层可以随后被图案化以形成漏极接触28、源极接触26和体接触27。然而，也可以在分开的蚀刻和沉积工艺中顺序地形成接触26、27和28。
用于该组栅极结构24的各个栅极沟槽可以有利地在形成接触26、27、28之前被形成在层堆叠10中。该组栅极沟槽可以被蚀刻以延伸穿过沟道层18，并且任选地部分地进入漂移层16。之后，可以通过首先沉积栅极介电层24i并随后沉积用于栅电极24的导电栅极材料来形成栅极结构24。
层堆叠10可以在形成该组栅极结构24、该组源极接触26和该组漏极接触27之前，并且任选地还在形成沟槽30之前由绝缘层22覆盖。在该情形中，相应的沟槽可以包括还蚀刻穿过绝缘层22。替代地，绝缘层22可以在沟槽和栅极/接触形成之后被形成。然后可以通过蚀刻栅极结构24上方的绝缘层22中的开口以及在其中形成垂直通孔连接的源极和体接触26、27来提供对栅极和接触的电接入。
在上文中，沟槽30的形成和填充发生在形成漏极接触沟槽34之前。然而，还可以在形成沟槽30之前形成漏极接触沟槽34、漏极接触绝缘层29和漏极接触28。而且，栅极结构24、该组源极接触26和该组体接触27可以以任何相互顺序且在形成和填充沟槽30之前或之后来被形成。
在上文中已主要参考有限数量的示例描述了本发明的构思。然而，如本领域技术人员容易领会的，除了上文所公开的各示例以外的其他示例在如所附权利要求限定的本发明的构思的范围内同样是可能的。

Claims (13)

1.一种形成III-V半导体器件(1)的方法，包括：
形成III-V半导体层堆叠(10)，所述III-V半导体层堆叠在自底向上方向上包括：漏极接触层(14)、漂移层(16)、沟道层(18)、体接触层(19)和源极接触层(20)，其中所述漏极接触层(14)、所述漂移层(16)和所述源极接触层(20)具有第一导电类型，而所述沟道层(18)和所述体接触层(19)具有与所述第一导电类型相反的第二导电类型，
形成延伸穿过所述源极接触层(20)、所述体接触层(19)和所述沟道层(18)的一组栅极结构(24)，
形成与所述源极接触层(20)相接触的一组源极接触(26)，以及
形成边缘终端结构，其中形成所述边缘终端结构包括：
形成延伸穿过所述层堆叠(10)并接触所述漏极接触层(14)的漏极接触(28)，以及
形成绝缘区域，所述绝缘区域穿过所述层堆叠(10)垂直地延伸到所述沟道层(18)中以使得所述沟道层(18)的厚度部分(18a)保留在所述绝缘区域的底部以下，其中所述沟道层的剩余厚度部分(18a)形成减小的表面场RESURF层，所述绝缘区域沿水平方向的长度尺寸被形成为大于所述漂移层(16)的厚度尺寸。
2.根据权利要求1所述的方法，其特征在于，其中所述沟道层(18)外延地生长在所述漂移层(16)上，并且所述体接触层(19)外延地生长在所述沟道层(18)上，并且其中所述沟道层(18)和所述体接触层(19)被原位掺杂以形成所述第二导电类型的层。
3.根据任一前述权利要求所述的方法，其特征在于，所述体接触层(19)的掺杂浓度大于所述沟道层(18)的掺杂浓度。
4.根据权利要求1或2所述的方法，其特征在于，所述沟道层(18)包括GaN。
5.根据权利要求1或2所述的方法，其特征在于，所述RESURF层的掺杂剂剂量落在1E13at/cm2至3E13 at/cm2的范围内。
6.根据权利要求1或2所述的方法，其特征在于，形成所述边缘终端结构包括穿过所述层堆叠(10)蚀刻沟槽(30)并且在所述沟道层(18)内停止所述蚀刻，以及在所述沟槽(30)内沉积绝缘材料(32)。
7.根据权利要求1或2所述的方法，其特征在于，进一步包括：
通过在与所述绝缘区域毗邻的区域中蚀刻所述层堆叠(10)来蚀刻漏极接触沟槽(34)，所述漏极接触沟槽(34)垂直地延伸穿过所述层堆叠(10)以暴露所述漏极接触层(14)，以及
通过用导电接触材料填充所述漏极接触沟槽(34)来形成所述漏极接触(28)。
8.根据权利要求7所述的方法，其特征在于，进一步包括在所述漏极接触沟槽(34)中形成漏极接触绝缘层(29)，并且之后形成所述漏极接触(28)。
9.一种III-V半导体器件(1)，包括：
III-V半导体层堆叠(10)，所述III-V半导体层堆叠(10)在自底向上方向上包括：漏极接触层(14)、漂移层(16)、沟道层(18)、体接触层(19)和源极接触层(20)，其中所述漏极接触层(14)、所述漂移层(16)和所述源极接触层(20)具有第一导电类型，而所述沟道层(18)和所述体接触层(19)具有与所述第一导电类型相反的第二导电类型，
延伸穿过所述源极接触层(20)、所述体接触层(19)和所述沟道层(18)的一组栅极结构(24)，
与所述源极接触层(20)接触的一组源极接触(26)，以及
边缘终端结构，包括：
延伸穿过所述层堆叠(10)并接触所述漏极接触层(14)的漏极接触(28)，以及
绝缘区域，所述绝缘区域穿过所述层堆叠(10)垂直地延伸到所述沟道层(18)中以使得所述沟道层(18)的厚度部分(18a)保留在所述绝缘区域的底部以下，其中所述沟道层的剩余厚度部分(18a)形成减小的表面场RESURF层，所述绝缘区域沿水平方向的长度尺寸被形成为大于所述漂移层(16)的厚度尺寸。
10.根据权利要求9所述的III-V半导体器件，其特征在于，所述沟道层(18)是被布置在所述漂移层(16)上的外延层，并且所述体接触层(19)是被布置在所述沟道层(18)上的外延层。
11.根据权利要求9-10中任一项所述的III-V半导体器件，其特征在于，所述体接触层(19)的掺杂浓度大于所述沟道层(18)的掺杂浓度。
12.根据权利要求9-10中任一项所述的III-V半导体器件，其特征在于，所述沟道层(18)包括GaN。
13.根据权利要求12所述的III-V半导体器件，其特征在于，所述RESURF层的掺杂剂剂量落在1E13 at/cm2至3E13 at/cm2的范围内。
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