CN110890277B - 沟槽式金属氧化物半导体肖特基势垒晶体管制备方法 - Google Patents
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Abstract
本发明涉及一种TMBS制备方法，包括：提供半导体结构，半导体结构包括硅衬底和形成于硅衬底表面的氧化硅层，氧化硅层上定义有刻蚀窗口；刻蚀氧化硅层形成工艺孔，刻蚀步骤包括：步骤A：将半导体结构置于反应腔内；步骤B：充入第一刻蚀气体并调节射频功率为第一功率，对氧化硅层进行刻蚀，第一功率大于400W；步骤C：在氧化硅层被全部刻蚀前，调节射频功率为第二功率，对氧化硅层继续刻蚀，直至氧化硅层被完全刻蚀形成工艺孔，第二功率小于第一功率；刻蚀工艺孔下方的硅衬底并形成TMBS。上述制备方法，将氧化硅层的刻蚀分为两个阶段且在第二阶段降低射频功率，从而减小对硅表面的损伤，得到的TMBS性能较好。
Description
技术领域
本发明涉及半导体工艺领域，特别是涉及一种沟槽式金属氧化物半导体肖特基势垒晶体管制备方法。
背景技术
沟槽式金属氧化物半导体肖特基势垒晶体管(Trench MOS Barrier Schottky，TMBS)与传统肖特基整流器件相比，TMBS具有更低的反向漏电流和更高的反向击穿电压，即TMBS具有更好的正向导通和反向阻断特性。如图1所示，TMBS管芯包含半导体结构，半导体结构是以硅衬底110为基底，在硅衬底上形成一层氧化层120，然后通过刻蚀工艺刻蚀掉中间的氧化层，形成工艺孔121以暴露出硅衬底，然后刻蚀工艺孔下方的硅以形成沟槽并在沟槽内壁淀积栅氧层111以及在沟槽内填充多晶硅112，最后在半导体结构上覆盖一层金属层130，由此形成TMBS管芯，TMBS边缘处的金属层和硅衬底之间保留有氧化层，可以改善提高TMBS耐压。在刻蚀氧化层以形成工艺孔的步骤中，通常使用干法刻蚀工艺，为保证氧化层被完全刻蚀掉，一般会适当延长刻蚀时间，但是若氧化层刻蚀完成后未及时停止刻蚀，刻蚀气体会继续轰击硅衬底而会导致下方的硅衬底损伤，影响器件的反向漏电和反向耐压性能。
发明内容
基于此，有必要针对沟槽式金属氧化物半导体肖特基势垒晶体管制备过程中的氧化层刻蚀工艺会损伤下方硅衬底的问题，提供一种沟槽式金属氧化物半导体肖特基势垒晶体管制备方法。
一种沟槽式金属氧化物半导体肖特基势垒晶体管制备方法，包括：
提供半导体结构，所述半导体结构包括硅衬底和形成于硅衬底表面的氧化硅层，所述氧化硅层上定义有刻蚀窗口；
刻蚀所述氧化硅层形成工艺孔，刻蚀步骤包括：
步骤A：将所述半导体结构置于反应腔内；
步骤B：充入第一刻蚀气体并调节射频功率为第一功率，对所述氧化硅层进行刻蚀，所述第一功率大于400W；
步骤C：在所述氧化硅层被全部刻蚀前，调节射频功率为第二功率，对所述氧化硅层继续刻蚀，直至所述氧化硅层被完全刻蚀形成工艺孔，所述第二功率小于所述第一功率；
刻蚀所述工艺孔下方的硅衬底并形成所述沟槽式金属氧化物半导体肖特基势垒晶体管。
在其中一个实施例中，在步骤B中，当所述氧化硅层的厚度被刻蚀超过50％时，实施步骤C。
在其中一个实施例中，所述刻蚀步骤还包括：
步骤D：在所述氧化硅层被完全刻蚀后，充入第二刻蚀气体并调节射频功率为第三功率继续刻蚀，所述第三功率的功率范围为90W～110W。
在其中一个实施例中，所述第一功率范围为440W～460W。
在其中一个实施例中，所述第二功率范围为270W～330W。
在其中一个实施例中，所述第一刻蚀气体为Ar、CHF3和CF4，所述Ar、CHF3和CF4的气体流量范围分别为140sccm～160sccm、40sccm～50sccm和13sccm～17sccm。
在其中一个实施例中，从所述步骤B到所述步骤C中，反应腔内气体压强和磁感应强度不变，反应腔内气体压强范围为180毫托～220毫托，反应腔内磁感应强度范围为27高斯～33高斯。
在其中一个实施例中，所述氧化层的厚度范围为1.0～1.3μm，所述步骤B中的刻蚀时间范围为135S～145S，所述步骤C中的刻蚀时间范围为210S～220S。
在其中一个实施例中，所述第二刻蚀气体为CF4，调节反应腔内气体压强范围为90毫托～110毫托，调节反应腔内磁感应强度为0，调节CF4气体流量范围为35sccm～45sccm，刻蚀时间范围为7S～13S。
在其中一个实施例中，所述刻蚀所述工艺孔下方的硅衬底并形成所述沟槽式金属氧化物半导体肖特基势垒晶体管包括：
刻蚀所述工艺孔下方的硅衬底形成沟槽；
在所述沟槽内淀积栅氧层后在所述沟槽内填充多晶硅；
在所述半导体结构表面覆盖一层金属层以形成沟槽式金属氧化物半导体肖特基势垒晶体管。
上述TMBS制备过程中，对氧化硅层的刻蚀过程分为两个阶段，第一阶段的射频功率大于400W，射频功率较高，刻蚀速率较快；在氧化硅层被完全刻蚀之前，进入第二阶段，第二阶段的射频功率小于第一阶段的射频功率，此时刻蚀速率相对较慢但会继续刻蚀氧化硅层直至氧化硅层被完全刻蚀掉。由于第二阶段射频功率较低，刻蚀气体对硅衬底的轰击力度减弱，相比于一直用第一功率刻蚀氧化硅层，第二功率环境下对硅衬底损伤程度降低，且由于第一阶段射频功率较高，刻蚀速率较快，在第一阶段大部分氧化硅层已经被刻蚀掉，因此整体的刻蚀时间也可得到控制。上述TMBS制备方法，由于使用上述刻蚀步骤刻蚀氧化层，对硅衬底的损伤程度小，得到的TMBS器件性能较好。
附图说明
图1为一实施例中TMBS结构剖视图；
图2为一实施例中TMBS制备方法步骤流程图；
图3为一实施例中反应腔内环境示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。
本发明涉及一种沟槽式金属氧化物半导体肖特基势垒晶体管制备方法，如图2所示，该制备方法包括：
步骤S110：提供半导体结构，所述半导体结构包括硅衬底和形成于硅衬底表面的氧化硅层，所述氧化硅层上定义有刻蚀窗口。
如图3所示，半导体结构包括硅衬底210和形成于硅衬底上的氧化硅层220，氧化硅层220上定义有刻蚀窗口，具体可通过光刻胶层230定义出刻蚀窗口，即有光刻胶覆盖的氧化硅层不被刻蚀，暴露出来的氧化硅层会被刻蚀。在本实施例中，刻蚀窗口位于半导体结构的中间区域，即需将中间区域的氧化硅层刻蚀掉形成工艺孔，暴露出中间区域的硅衬底。
步骤S120：刻蚀所述氧化硅层形成工艺孔，刻蚀步骤包括：
步骤S121：将所述半导体结构置于反应腔内。
本申请中涉及的TMBS制备方法中，氧化硅层刻蚀工艺具体使用干法刻蚀工艺，本实施例中，干法刻蚀工艺具体可为反应离子刻蚀。反应离子刻蚀包括化学刻蚀和物理刻蚀，化学刻蚀是通过气体放电，使刻蚀气体分解电离产生活性基及离子，活性基及离子与氧化硅层发生化学反应生成挥发性化合物而实现化学刻蚀；物理刻蚀是刻蚀气体在电场的作用下加速运动并轰击氧化硅层表面，即通过溅射作用实现物理刻蚀。干法刻蚀需要使用特性仪器实现刻蚀，其中，待刻蚀物需置于反应腔内完成刻蚀过程。在本实施例中，如图3所示，将半导体结构置于反应腔A内，反应腔A包含上电极板C1和下电极板C2，上电极板C1和下电极板C2与射频电源RF连接，其中，上电极板C1接射频电源的正极，下电极C2板接射频电源的负极，即上电极板和下电极板之间形成有电场，半导体结构置于下电极板上，即电场方向(图3箭头所示)垂直于氧化硅层220表面。
步骤S122：充入第一刻蚀气体并调节射频功率为第一功率，对所述氧化硅层进行刻蚀，所述第一功率大于400W。
往反应腔内充入第一刻蚀气体，调节射频电源的射频功率为第一功率，第一功率大于400W，实验表明，当射频功率大于400W时，刻蚀速率较快。射频功率越大，一方面，反应粒子的速度越大，物理轰击的作用越强，从而加快刻蚀速率，另一方面，射频功率越大，刻蚀气体的离化、分解作用更快，活性基团浓度更高，刻蚀速率更快。需要注意的是，第一功率达到一定值时会进入饱和状态，若再增大功率，势必会增加反应粒子之间的碰撞，粒子就会损失较多的能量，从而削弱对氧化硅层的轰击作用，刻蚀速率反而会有所降低。在一实施例中，第一功率的取值范围为440W～460W。第一刻蚀气体包含可与氧化硅层发生化学反应的气体并能生成挥发性气体。在一实施例中，第一刻蚀气体可选用含卤族元素的化学物，如碳氟化学物，碳氟化学物可选用CF4(四氟甲烷)、C3F8(全氟丙烷)、C4F8(八氟环丁烷)、CHF3(三氟甲烷)和CH2F2(二氟甲烷)等，其中，碳氟化学物中的碳可以与氧化硅中的氧发生反应生成二氧化碳或一氧化碳而被抽走，碳氟化学物中的氟与氧化硅中的硅发生反应生成SiF4(四氟化硅)气体而被抽走，由此实现对氧化硅层的刻蚀。在一实施例中，第一刻蚀气体选用Ar(氩气)、CHF3和CF4，其中，Ar通过物理轰击刻蚀氧化硅层，CHF3和CF4通过化学反应刻蚀氧化硅层，在刻蚀气体中加入惰性气体Ar，即将物理刻蚀和化学刻蚀结合使用，能增强刻蚀的各向异性性能，获得较好的线宽，从而刻蚀出较好的各向异性剖面，刻蚀出的沟槽能保持较好的形态。在一实施例中，Ar、CHF3和CF4的气体流量范围分别为140sccm～160sccm、40sccm～50sccm和13sccm～17sccm。在其他实施例中，也可以使用其他的组合方式得到第一刻蚀气体。干法刻蚀工艺中，除了需要设置射频功率外，还需设置反应腔内气体压强和磁感应强度，在一实施例中，可设置反应腔内气体压强范围为180毫托～220毫托，设置反应腔内磁感应强度范围为27高斯～33高斯，对氧化硅层进行第一阶段的刻蚀。
步骤S123：在氧化硅层被完全刻蚀前，调节射频功率为第二功率，对所述氧化硅层继续刻蚀，直至氧化硅层被完全刻蚀形成工艺孔，所述第二功率小于所述第一功率。
在步骤S122中，为获取较快的刻蚀速率，射频功率较高，反应腔内粒子对半导体结构表面的轰击力度较大，为避免粒子高能量地轰击硅表面，在氧化硅层被刻蚀完之前，降低射频功率为第二功率，继续刻蚀氧化硅层直至氧化硅层被全部刻蚀形成工艺孔。射频功率与刻蚀速率相关，射频功率越低，刻蚀速率越慢，对表面的轰击力度越小，具体第二功率的大小由实际需求决定，若对硅表面的性能要求较高，则第二功率取值应相对较小，若对刻蚀速率要求较高，则第二功率取值应相对较大。在本方案中，由于将氧化硅层的刻蚀过程分为两个阶段，第一阶段的射频功率相对较高，刻蚀速率较快，第二阶段的射频功率相对较低，对表面的轰击力度较小，相比于刻蚀过程射频功率不变为较高功率，本方案中最终刻蚀出的半导体结构中的硅衬底表面损伤较小，相比于刻蚀过程射频功率不变为较低功率，本方案中由于第一阶段的刻蚀速率较快，整体刻蚀时间也相对较短，即本方案兼顾了刻蚀时间和刻蚀对硅表面的影响。在一实施例中，在步骤S122中，氧化硅层厚度被刻蚀超过50％时，进入步骤S123，即进入刻蚀的低功率刻蚀阶段，此时，超过一半的氧化硅层已被快速刻蚀掉，整体刻蚀时间可以得到控制。在一实施例中，第二功率范围为270W～330W，此功率范围下的粒子对半导体结构表面的轰击力度较小且能保持一定的刻蚀速率。在一实施例中，步骤S123与步骤S122除了射频功率发生变化外，其他刻蚀条件不变，即反应腔内气体压强和磁感应强度不变。在第二功率下继续刻蚀氧化硅层直至氧化硅层被完全刻蚀掉，从而得到所需的半导体结构，此时，半导体结构上的氧化硅层形成有工艺孔，在工艺孔下方的硅暴露在外。在一实施例中，氧化层的厚度范围为1.0～1.3μm，步骤S122中的刻蚀时间范围为135S～145S，步骤S123中的刻蚀时间范围为210S～220S。
在一实施例中，上述氧化硅层刻蚀步骤还包括步骤S124，即
步骤S124：在所述氧化硅层被完全刻蚀后，充入第二刻蚀气体并调节射频功率为第三功率继续刻蚀，所述第三功率的功率范围为90W～120W。
由于第二功率刻蚀过程中，氧化硅层被全部刻蚀掉后，粒子仍具有一定的能量并轰击硅表面，硅表面有可能有部分区域受到损伤，硅表面的化学键被破坏，进一步降低刻蚀功率并充入第三刻蚀气体，第三刻蚀气体可与化学键被破坏的硅发生化学反应而去除掉受损伤的硅，进一步减小硅表面损伤比例。由于第三刻蚀功率范围为90W～120W，功率较低，此时只发生化学刻蚀而没有物理刻蚀，在刻蚀受损伤硅的同时，粒子能量较小，不足以再次损伤硅表面。至此，整个氧化层刻蚀工艺完成，可从反应腔中去除半导体结构并进行下一步操作。
下面结合表一，以一个具体的例子进一步说明氧化硅刻蚀步骤，氧化硅的厚度接近1.2μm。
第一步，将半导体结构置于反应腔内，半导体结构包括硅衬底和形成于硅衬底上的氧化硅，氧化硅上可通过光刻胶定义出刻蚀窗口。
第二步，往反应腔内充入Ar(氩气)、CHF3和CF4，Ar、CHF3和CF4的气体流量分别控制为150sccm、45sccm和15sccm，设置射频功率为450W，设置反应腔内气体压强为200毫托，设置反应腔内磁感应强度为30高斯，刻蚀时间为140S。
第三步：调节射频功率为300W，反应腔内气体压强可保持为200毫托，反应腔内磁感应强度可保持为30高斯，继续刻蚀氧化硅层，刻蚀时间为215S，此时氧化硅层被完全刻蚀。
第四步：调节刻蚀气体为CF4，设置第三功率为100W，调节反应腔内气体压强可设为100毫托，调节反应腔内磁感应强度为0，调节CF4气体流量为40sccm，刻蚀时间为10S，由此完成对氧化硅层的刻蚀步骤。
步骤S130：刻蚀所述工艺孔下方的硅衬底并形成所述沟槽式金属氧化物半导体肖特基势垒晶体管。
在经过步骤S120后，只完成了对氧化硅的刻蚀形成工艺孔，还需刻蚀工艺孔下方的硅并配合其他的半导体工艺才能形成TMBS。在一实施例中，步骤S130具体包括：
步骤S131：刻蚀所述工艺孔下方的硅衬底形成沟槽。
步骤S132：在所述沟槽内淀积栅氧层后在所述沟槽内填充多晶硅。
步骤S133：在所述半导体结构表面覆盖一层金属层以形成TMBS。
通过上述制备方法形成的TMBS，由于在氧化硅层的刻蚀工艺中，刻蚀阶段逐渐降低射频功率，当氧化硅层被刻蚀完后，刻蚀粒子对硅衬底的损伤较小，得到的TMBS性能较好，且在其边缘处的金属层和硅衬底之间保留有氧化层，可以改善提高TMBS耐压。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种沟槽式金属氧化物半导体肖特基势垒晶体管的制备方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括硅衬底和形成于硅衬底表面的氧化硅层，所述氧化硅层上定义有刻蚀窗口；
刻蚀所述氧化硅层形成工艺孔，刻蚀步骤包括：
步骤A：将所述半导体结构置于反应腔内；
步骤B：充入第一刻蚀气体并调节射频功率为第一功率，对所述氧化硅层进行刻蚀，所述第一功率大于400W；
步骤C：在所述氧化硅层被全部刻蚀前，调节射频功率为第二功率，对所述氧化硅层继续刻蚀，直至所述氧化硅层被完全刻蚀形成工艺孔，所述第二功率小于所述第一功率；
步骤D：在所述氧化硅层被完全刻蚀后，充入第二刻蚀气体并调节射频功率为第三功率继续刻蚀，所述第三功率的功率范围为90W～110W；
刻蚀所述工艺孔下方的硅衬底并形成所述沟槽式金属氧化物半导体肖特基势垒晶体管。
2.如权利要求1所述的制备方法，其特征在于，在所述步骤B中，当所述氧化硅层的厚度被刻蚀超过50％时，实施步骤C。
3.如权利要求1所述的制备方法，其特征在于，所述第一功率范围为440W～460W。
4.如权利要求1所述的制备方法，其特征在于，所述第二功率范围为270W～330W。
5.如权利要求1所述的制备方法，其特征在于，所述第一刻蚀气体为Ar、CHF3和CF4，所述Ar、CHF3和CF4的气体流量范围分别为140sccm～160sccm、40sccm～50sccm和13sccm～17sccm。
6.如权利要求1所述的制备方法，其特征在于，
从所述步骤B到所述步骤C中，反应腔内气体压强和磁感应强度不变，反应腔内气体压强范围为180毫托～220毫托，反应腔内磁感应强度范围为27高斯～33高斯。
7.如权利要求1所述的制备方法，其特征在于，所述氧化层的厚度范围为1.0～1.3μm，所述步骤B中的刻蚀时间范围为135S～145S，所述步骤C中的刻蚀时间范围为210S～220S。
8.如权利要求1所述的制备方法，其特征在于，所述第二刻蚀气体为CF4，调节反应腔内气体压强范围为90毫托～110毫托，调节反应腔内磁感应强度为0，调节CF4气体流量范围为35sccm～45sccm，刻蚀时间范围为7S～13S。
9.如权利要求1所述的制备方法，其特征在于，所述刻蚀所述工艺孔下方的硅衬底并形成所述沟槽式金属氧化物半导体肖特基势垒晶体管包括：
刻蚀所述工艺孔下方的硅衬底形成沟槽；
在所述沟槽内淀积栅氧层后在所述沟槽内填充多晶硅；
在所述半导体结构表面覆盖一层金属层以形成沟槽式金属氧化物半导体肖特基势垒晶体管。
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