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CN105321558A - 内存数据的写入追踪装置与方法 - Google Patents

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CN105321558A
CN105321558A CN201510882902.7A CN201510882902A CN105321558A CN 105321558 A CN105321558 A CN 105321558A CN 201510882902 A CN201510882902 A CN 201510882902A CN 105321558 A CN105321558 A CN 105321558A
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Abstract

本发明公开了一种内存数据的写入追踪装置与方法，应用对一列内存晶胞进行数据写入，该内存数据的写入追踪装置包含列虚拟内存晶胞以及判断装置，列虚拟内存晶胞受一虚拟字符线的一电压信号的控制而进行数据写入，且该等虚拟内存晶胞分别具有互不相同的数据写入能力；判断装置在一预定时间内计算出该列虚拟内存晶胞中已完成资料写入的一晶胞数量并根据该晶胞数量而对该列内存晶胞进行一数据写入能力的调整。本发明将可以让运用此技术所完成的静态随机存取内存具有可适性(adaptive)的写入时间以及写入能力，进而达到省电与写入成功率都能兼顾的目的。

Description

内存数据的写入追踪装置与方法
技术领域
本发明为一种内存数据的写入追踪装置与方法，尤指可应用于列内存晶胞的内存数据的写入追踪装置与方法。
背景技术
参见图1，其为公知常见的单端口型静态随机存取内存(StaticRAM，简称SRAM)单元的电路示意图，其中包含了由四个晶体管PU1、PU2、PD1以及PD2所组成的栓锁单元10以及由另外两个晶体管PG1、PG2所组成的开关电路11，如此将可让内存周边的读写电路(本图未示出)利用字符线(wordline)WL来对该栓锁单元10及与的同一列上的其它栓锁单元(本图未示出)进行数据的读取或写入。
再参见图2A，其为对图1中的静态随机存取内存成功完成写入数据的电压波形示意图，在进入时段TWL之前，节点VL的电压原本处于高准位”1”且节点VR的电压原本处于低准位”0”，而内存周边的读写电路(图未示出)在进入时段TWL后，便将左边位线BL上的电压值VBL拉低到接地电压GND、把右边位线BLB(与该左边位线BL为反相互补)上的电压值VBLB拉高到电源电压VDD并且利用字符线WL上的电压来把开关电路11中的第一晶体管PG1与第二晶体管PG2打开，用以让节点VL的高准位电压开始放电，直到与节点VL的电压足够小到让栓锁单元10中右边两个晶体管PU2、PD2所组成的反相器电路102的输出端电压成功地由低准位”0”翻转到高准位”1”，相对地，也让节点VR的低准位电压开始充电，直到与节点VR的电压足够大到让栓锁单元10中左边两个晶体管PU1、PD1所组成的反相器电路101的输出端电压成功地由高准位”1”转换成低准位”0”。
而在图2B中则表示出图1中的静态随机存取内存成功无法成功完成写入数据的电压波形示意图，同样在进入时段TWL的前，节点VL的电压原本处于高准位”1”且节点VR的电压原本处于低准位”0”，而内存周边的读写电路(图未示出)在进入时段TWL后，便将左边位线BL上的电压值VBL拉低到接地电压GND、将右边位线BLB上的电压值VBLB拉高到电源电压VDD并且利用字符线(wordline)WL上的电压来把开关电路11中的第一晶体管PG1与第二晶体管PG2打开，用以让节点VL的高准位电压开始放电，但是因为某些因素所导致的充放电速度过小，直到时段TWL结束前，节点VL的电压都不足够小到让栓锁单元10中右边两个晶体管PU2、PD2所组成的反相器电路102的输出端电压成功地由低准位”0”翻转到高准位”1”，相对地，也让节点VR的电压无法足够大到让栓锁单元10中左边两个晶体管PU1、PD1所组成的反相器电路101的输出端电压成功地由高准位”1”转换成低准位”0”，进而导致数据写入失败。为能确保数据成功写入，必须保留足够长的时段TWL，但是过长的时段TWL却又容易造成电源的过度耗费，相当不利于可携式电子装置的应用。
针对上述问题，已有相关先前技术被发展出来，例如由W.N.Liao在SOCC，2013上所发表的“A40nm1.0Mb6TpipelineSRAMwithdigital-basedBit-LineUnder-Drive,Three-Step-UpWord-Line,AdaptiveData-AwareWrite-AssistwithVCStrackingandAdaptiveVoltageDetectorforboostingcontrol(40奈米1.0Mb6T管线化SRAM应用数字化位元线降压、三步阶升压型字元线、适应性数据感知写入辅助与VCS追踪以及升压控制的适应性电压侦测器40nm的1.06t管道SRAM和digital-based位线Under-Drive,Three-Step-Up字线，自适应数据感知与风投Write-Assist跟踪和自适应电压检测器推动控制)”技术文件以及由F.Tachibana在ISSCC，2013上所发表的“A27％activeand85％standbypowerreductionindual-power-supplySRAMusingBLpowercalculatoranddigitallycontrollableretentioncircuit(使用位元线功率计算器和数字化控制保持电路减少双供电SRAM的27％工作电源和85％待机电源消耗减少27％的活跃和85％的备用电源dual-power-supplySRAM使用提单功率计算器和数字化控制保持电路)”技术文件以及相关美国第8451672号专利，但是都无法提供完整的解决方案，例如W.N.Liao所提的先前技术仅能追踪内存晶胞中电压下拉(pulldown)的过程是否正常，而无法真实反应整个写入过程是否完成，因此无法有效改善整个写入过程的缺失。至于F.Tachibana所提的先前技术则无法有弹性的随工艺变异来进行可适性写入调整。因此，如何找到写入时间长度优化的时段TWL来改善公知静态随机存取内存及其写入电路的技术缺失，实为发展本发明的主要目的的一。
发明内容
本发明的主要目的在于提供一种内存数据的写入追踪装置，用以对一列内存晶胞进行数据写入，该装置包含：一列虚拟内存晶胞，受一虚拟字符线的一电压信号的控制而进行数据写入；一变异传感器，用以感测与数据写入能力相关的一组内存晶胞电路参数；一判断装置，电性连接至该列虚拟内存晶胞与该变异传感器，其系根据该组内存晶胞电路参数的变化而调整一门槛值，并根据该列虚拟内存晶胞中已完成资料写入的晶胞数量达到一门槛值而发出一致能信号；以及一字符线脉波产生器，电性连接至该判断装置、该列内存晶胞与该虚拟字符线，用以该电压信号并因应该致能信号而将控制该列内存晶胞停止进行数据写入。
本发明的另一方面为一种内存数据的写入追踪装置，应用对一列内存晶胞进行数据写入，该内存数据的写入追踪装置包含：一列虚拟内存晶胞，其受一虚拟字符线的一电压信号的控制而进行数据写入；一判断装置，电性连接至该列虚拟内存晶胞，其在一预定时间内已完成数据写入的晶胞数量达到一门槛值而发出一调整信号；以及一写入电路，电性连接至该列内存晶胞与该判断装置，对于与写入能力相关的一参数进行调整，直到该判断装置发出该调整信号为止。
本发明的再一方面为一种内存数据的写入追踪装置，应用对一列内存晶胞进行数据写入，该内存数据的写入追踪装置包含：一列虚拟内存晶胞，其受一虚拟字符线的一电压信号的控制而进行数据写入，且该等虚拟内存晶胞分别具有互不相同的数据写入能力；以及一判断装置，电性连接至该列虚拟内存晶胞与该列内存晶胞，其在一预定时间内计算出该列虚拟内存晶胞中已完成资料写入的一晶胞数量并根据该晶胞数量而通过一写入电路与连接该写入电路的写入辅助电路还进一步对该列内存晶胞进行一数据写入能力的调整提升。
根据上述构想，本发明内存数据的写入追踪装置中该变异传感器可为一工艺电压温度变异传感器。
根据上述构想，本发明内存数据的写入追踪装置中该判断装置可为一计数器，用以累计已完成数据写入的晶胞数量，并于该晶胞数量达到该门槛值而发出该致能信号给该字符线脉波产生器。
根据上述构想，本发明内存数据的写入追踪装置中该电压信号的该第一状态可为一高准位电压状态，该第二状态可为一低准位电压状态，该字符线脉波产生器可因应该致能信号而将该电压信号由该高准位电压状态转为该低准位电压状态。
根据上述构想，本发明内存数据的写入追踪装置中该列内存晶胞与该列虚拟内存晶胞中的每个内存晶胞的内部构造设计与规格都相同，而且可以同样的工艺来完成。
根据上述构想，本发明内存数据的写入追踪装置中该门槛值系根据一变异传感器所感测到的与资料写入能力相关的内存晶胞电路参数变化来进行调整。
根据上述构想，本发明内存数据的写入追踪装置中该写入电路所调整的与写入能力相关的该参数可为一负位在线的电压准位或是一字符在线的增压幅度。
根据上述构想，本发明内存数据的写入追踪装置中该列虚拟内存晶胞分别具有尺寸互异的金氧半晶体管，使其分别具有互不相同的数据写入能力。
根据上述构想，本发明内存数据的写入追踪装置中该判断装置根据该数量而对该列内存晶胞进行的该数据写入能力的调整包含对于与写入辅助能力相关的一参数进行调整，其中与写入辅助能力相关的参数为与该列内存晶胞相关的一负位在线的电压准位、一字符在线的增压幅度或是一字符线脉波的宽度。
本发明的又一方面为一种内存数据的写入追踪方法，应用对一列内存晶胞进行数据写入，该方法包含下列步骤：受一电压信号的控制而对一列虚拟内存晶胞进行数据写入，该列虚拟内存晶胞包含有多个内存晶胞；根据已完成资料写入的晶胞数量达到一门槛值而发出一信号；以及根据该信号的产生而改变对该列内存晶胞进行数据写入时的电压信号或是根据该信号的未产生而对于与写入能力相关的一参数进行调整。
本发明的再一方面为一种内存数据的写入追踪方法，应用对一列内存晶胞进行数据写入，该方法包含下列步骤：受一电压信号的控制而对一列虚拟内存晶胞进行数据写入，该列虚拟内存晶胞，且该等虚拟内存晶胞分别具有互不相同的数据写入能力；以及于一预定时间内计算出已完成资料写入的一晶胞数量并根据该晶胞数量而对该列内存晶胞进行一数据写入能力的调整。
根据上述构想，本发明内存数据的写入追踪方法中该等内存晶胞可分别具有尺寸互异的金氧半晶体管，使该等内存晶胞分别具有互不相同的数据写入能力。
根据上述构想，本发明内存数据的写入追踪方法中根据该晶胞数量而对该列内存晶胞进行的该数据写入能力的调整可包含对于与写入能力相关的一参数进行调整。
根据上述构想，本发明内存数据的写入追踪方法中与写入能力相关的一参数可为与该列内存晶胞相关的一负位在线的电压准位、一字符在线的增压幅度或是一字符线脉波的宽度。
根据上述构想，本发明内存数据的写入追踪方法中根据该信号的产生而改变对该列内存晶胞进行数据写入时的电压信号由一高准位状态转成一低准位状态，用以而控制该静态随机存取列内存晶胞停止进行数据写入。
根据上述构想，本发明内存数据的写入追踪方法中根据该信号的产生而对于与写入能力相关的该参数进行调整，直到该判断装置发出该信号为止。
根据上述构想，本发明内存数据的写入追踪方法中与写入能力相关的该参数为一种使用一负位在线的电压准位或是一字符在线的增压幅度的写入辅助电路。
根据上述构想，本发明内存数据的写入追踪方法中该门槛值根据一变异传感器所感测到的与资料写入能力相关的内存晶胞电路参数变化来进行调整，与数据写入能力相关的内存晶胞电路参数可为工艺、电压或温度。
而以上述构想所完成的内存数据的写入追踪装置与方法，将可以让运用此技术所完成的静态随机存取内存具有可适性(adaptive)的写入时间以及写入能力，进而达到省电与写入成功率都能兼顾的目的。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1，其系为公知习知常见的单端口型静态随机存取内存(StaticRAM，简称SRAM)单元的电路示意图；
图2A为对图1中的静态随机存取内存成功完成写入数据的电压波形示意图；
图2B为表示出图1中的静态随机存取内存成功无法成功完成写入数据的电压波形示意图；
图3为本发明提供的关于一种内存数据的写入追踪装置的第一较佳实施例电路方块示意图；
图4为本发明提供的关于一种内存数据的写入追踪装置的第二较佳实施例电路方块示意图；
图5A为本发明电路所完成的关于内存数据的写入追踪方法的第一实施例流程示意图；
图5B为本发明电路所完成的关于内存数据的写入追踪方法的第二实施例流程示意图；
图6为本发明提供的关于一种内存数据的写入追踪装置的第三较佳实施例电路方块示意图；
图7A为本发明根据测试结果所产生的统计分布图的结构示意图；
图7B为本发明根据统计分布所设计的内存晶胞与判断装置示意图；
图8为本发明电路所完成的关于内存数据的写入追踪方法的第二实施例流程示意图。
图中:
晶体管PU1、PU2、PD1、PD2栓锁单元10
晶体管PG1、PG2开关电路11
字符线WL左边位线BL
右边位线BLB反相器电路101
反相器电路102列虚拟内存晶胞30
静态随机存取列内存晶胞31内存晶胞300～307
虚拟字符线DWL判断装置32
信号线DBL0～DBL7写入电路39
互补信号线DBLB0～DBLB7字符线脉波产生器390
工艺电压温度变异传感器38时段TWL
写入电路40写入辅助电路41
列虚拟内存晶胞60节点VL、VR
内存晶胞601～607判断装置62
列内存晶胞61写入电路610
参数集合69内存晶胞310～317。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的样态上具有各种的变化，其都不脱离本发明的范围，且其中的说明及图式在本质上系当作说明的用，而非用以限制本发明。
参见图3，其系本发明提供的关于一种内存数据的写入追踪装置的第一较佳实施例电路方块示意图，本实施例是以静态随机存取内存(SRAM)为例来进行说明，但是本发明实际上可以广泛地应用于各类内存晶胞中，而不限于此实施例中。请先看到本实施例电路中系完成有一列虚拟(dummy)内存晶胞30，本例中系以一列中具有八个内存晶胞300～307为例来进行说明。而该列虚拟内存晶胞30系可选择完成于一个静态随机存取列内存晶胞31的周边，该静态随机存取列内存晶胞31中则具有M*N个静态随机存取内存晶胞，其中M与N大多是大于等于2的整数而形成一个内存晶胞数组，而静态随机存取列内存晶胞31与该列虚拟内存晶胞30中的每个内存晶胞的内部构造都相同于图1中所示的静态随机存取内存一样，而且以同样的工艺来完成，每个单元的设计规格也都相同，因为该列虚拟内存晶胞30主要就是用来仿真静态随机存取列内存晶胞31中某一列单元的操作行为。因此，该列虚拟内存晶胞30受一虚拟字符线DWL上的频率信号以控制SRAM数据写入的动作，与用以控制静态随机存取列内存晶胞31数据写入的字符线WL的频率信号一样，都是由字符线脉波(wordlinepulse)产生器390来发出。
另外，本实施例中另外设有一个判断装置32，其系透过信号线DBL0～DBL7(也可称为虚拟位线，DummyBitLines)来相对应电性连接至该列虚拟内存晶胞30中的八个内存晶胞300～307的位线，用以仿真并判断出该列虚拟内存晶胞30是否到达一个代表写入成功的门槛值或其相关数据，并于到达该门槛值时发出一制能信号，用以决定字符线频率信号的关闭时间。其中DBL0～DBL7系可分别为内存晶胞300～307的字符线，当然，判断装置32也可以是电性连接至与DBL0～DBL7极性相反的互补信号线DBLB0～DBLB7，并根据其上的信号变化来进行判断，因为原理类似，故本例仅以DBL0～DBL7为例进行说明。
以下配合实际的操作动作来举例说明：当外部的写入电路39准备要对该静态随机存取列内存晶胞31中的某一列内存晶胞进行数据写入动作时，系统可先对该列虚拟内存晶胞30进行重置(reset)，例如将八个内存晶胞300～307都重置为”0”，然后，当字符线脉波(wordlinepulse)产生器390对于相对应该静态随机存取列内存晶胞31中的一列内存晶胞(例如图中的310～317)的字符线WL发出一由低准位转为高准位的电压信号时，该虚拟字符线DWL也发出一由低准位转为高准位的电压信号来开启该列虚拟内存晶胞30并开始将数据”1”写入八个内存晶胞300～307的中，而判断装置32便透过信号线DBL0～DBL7的电压变化以感测得知该等八个内存晶胞300～307是否已成功写入数据”1”的数量，因此在本例中，可以利用一个计数器来完成该判断装置32，用以累计出写入成功的内存晶胞数量，并于到达预先设定的门槛值时，判断装置32发出一致能信号，用以决定字符线WL上该电压脉波信号的关闭时间。举例来说，当设定的门槛值设为5时，就是当八个内存晶胞300～307中的某五个内存晶胞已成功写入数据”1”时，以计数器所完成判断装置32透过信号线DBL0～DBL7所侦测累计的计数值达到5时，判断装置32便会发出该致能信号到用以发出电压信号给字符线WL的字符线脉波(wordlinepulse)产生器390，使该字符线脉波(wordlinepulse)产生器390将字符线WL上的该电压信号由高转低(即OFF)，进而结束写入的动作。如此一来，透过设定的门槛值大小，将可以决定字符线脉波(wordlinepulse)产生器390所产生电压信号的脉波宽度，也就是进一步决定了写入动作的时间长度(writemargin)。
至于门槛值大小的设定则可以进一步根据同一个集成电路芯片上所设置的变异传感器所感测到的与数据写入能力相关的内存晶胞电路参数变化来进行调整。例如，透过静态随机存取列内存晶胞31所在的集成电路芯片上所设置的工艺-电压-温度变异传感器(简称PVTsensor)38所感测到的晶体管有关的参数变化来进行调整，例如，当感测到的工艺变异可能会造成电压下拉的驱动力不足时，便可将门槛值(即计数器的设定)调到较大的值，用以争取较长的写入时间，进而确保数据写入动作的成功，反的，当感测到的工艺的变异亦可能造成电压下拉的驱动力足够大时，则可以将门槛值调到较小的值，用以缩短写入时间，进而省去不必要的耗能。至于温度与电压的变异也会被列入参考，其原理与工艺变异大同小异，故不再赘述。而此处的自动调整动作可以在进行产品封装测试时完成，也可在每一次系统开机的时候进行，当然也可以在系统运行时每隔一段时间便进行校正一次。如此一来，本发明技术所完成的静态随机存取内存将具有可适性(adaptive)的写入时间，进而达到省电与写入成功率都能兼顾的目的。
另外，除了调整字符线脉波(wordlinepulse)产生器390所产生电压信号的脉波宽度外，请参见图4，也可以通过写入辅助电路41来微调改善写入电路40的写入能力。举例来说，运用负位线(NegativeBit-Line)技术以及字符线增压技术(Word-lineboost)有关的写入辅助电路都可以改善数据写入能力，因此也可以因应上述工艺电压温度变异传感器38所感测到的变化来动态调整负位线(NegativeBit-Line)上的电压准位以及字符在线的增压幅度。换言的，透过本实施例的技术手段可以因应当时电路的特性来分别或同时调整至少三种的参数来优化该静态随机存取列内存晶胞31的写入能力，进而在耗电与写入成功率的间取得一较佳的平衡点。通常，将负位线(NegativeBit-Line)上的电压准位向更负的方向调整、将字符在线的电压加大或是将字符在线的电压脉波宽度加大都可增强写入能力，但是都会伴随着耗能变大的缺失，而本发明可通过新的技术手段来找到写入能力与耗能间的优化配置。
参见图4，其为本发明提供的关于一种内存数据的写入追踪装置的第二较佳实施例电路方块示意图，其与第一较佳实施例电路一样都具有一列虚拟内存晶胞30、静态随机存取列内存晶胞31，而且每个单元都以同样的工艺来完成，每个单元的设计与规格也都相同，该列虚拟内存晶胞30同样受一虚拟字符线DWL上频率信号的控制来进行SRAM数据写入的动作。另外，本实施例中同样设有一个判断装置32，透过信号线DBL0～DBL7(也就是上述的虚拟位线DummyBitLines)来相对应电性连接至该列虚拟内存晶胞30中的八个内存晶胞300～307的位线，用以仿真在一固定的预定时间(也就是字符线脉波的宽度固定)内累计出该列虚拟内存晶胞30中写入成功的单元数量，并于到达一门槛值时发出一调整信号，然后根据该调整信号的触发来调整一写入电路40的特性，而该写入电路40可以进一步具有调整负位线(NegativeBit-Line)上的电压准位以及字符在线的增压幅度的写入辅助电路41，用以改善列虚拟内存晶胞30以及静态随机存取列内存晶胞31的数据写入能力。
以下为根据上述实施例的电路并配合其实际的操作动作来举例说明：当系统准备要对该静态随机存取列内存晶胞31中的某一列内存晶胞进行数据写入动作时，便可先对该列虚拟内存晶胞30进行重置(reset)，例如将八个内存晶胞300～307都重置为”0”，至于写入电路40也先将功能关闭。然后，当字符线脉波(wordlinepulse)产生器390对于相对应该静态随机存取列内存晶胞31中的一列内存晶胞(例如图中的310～317)的字符线WL发出一由低准位转为高准位的电压频率信号时，该电压频率信号也被导入该虚拟字符线DWL来用以开启该列虚拟内存晶胞30并开始将数据”1”写入八个内存晶胞300～307的中，而经过一默认时间后，判断装置32便会累计出一计数值来代表写入成功的单元数量，然后再将计数值与一门槛值来进行比对，当计数值尚未能大于门槛值时，代表写入能力不足，无法确保在预定时间内把数据成功写入内存晶胞内。因此写入电路40便逐步将功能开启，并从负位线(NegativeBit-Line)上的负电压准位绝对值的最小值以及字符在线的增压幅度的最小准位逐渐向上提升，并于写入电路40完成一次功能调整后就再进行一次计数值与门槛值的比对，判断装置32会直到计数值与门槛值相等后再发出该调整信号给写入电路40，使得写入电路40停止改变参数。而最后得到的参数将是一组优化的写入辅助相关参数，同样可以在耗电与写入成功率的间取得一较佳的平衡点。
至于上述门槛值大小的设定则同样可以根据同一个集成电路芯片上所设置的变异传感器所感测到的与数据写入能力相关的内存晶胞电路参数变化来进行调整。例如，透过静态随机存取列内存晶胞31所在的集成电路芯片上所设置的工艺电压温度变异传感器(简称PVTsensor)38所感测到的参数变化来进行调整，例如，当感测到的工艺变异造成电压下拉的驱动力不足时，便可将门槛值调到较大的值，用以争取较长的写入时间，进而确保写入动作成功，反的，当感测到的工艺变异造成电压下拉的驱动力足够时，则可以将门槛值调到较小的值，用以缩短写入时间，进而省去不必要的耗能。至于温度与电压的变异也可以被列入参考，其原理大同小异，故不再赘述。而此处的自动调整动作可以在进行产品封装测试时完成，也可在每一次系统开机的时候进行，当然也可以在系统运行时每隔一段时间便进行校正一次。如此一来，本发明技术所完成的静态随机存取内存将具有可适性(adaptive)的写入能力，进而达到省电与写入成功率都能兼顾的目的。
再参见图5A，其系上述实施例的电路所完成的一种内存数据的写入追踪方法的第一实施例流程示意图，主要可应用对列内存晶胞进行数据写入的时候，首先，根据一组内存晶胞电路参数的变化而调整一门槛值(步骤50)，并受一电压信号的控制而对已重置为“0”的一列虚拟内存晶胞进行数据“1”的写入(步骤51)，而该列虚拟内存晶胞包含有N个内存晶胞；接着根据N个内存晶胞中已完成数据“1”写入的内存晶胞数量是否已达到该门槛值来进行判断(步骤52)，若是尚未达到门槛值(判断为”否”)便持续写入动作，直到达到计数器所设的门槛值(判断为“是”)后而发出该信号(步骤54)，而根据该信号的产生而改变对该列内存晶胞进行数据写入时的电压信号(步骤55)，如此将可以达到省电与写入成功率都能兼顾的目的。
至于图5B，其为上述电路所完成的一种内存数据的写入追踪方法的第二实施例流程示意图，主要可应用对列内存晶胞进行数据写入的时候，首先，根据一组内存晶胞电路参数的变化而调整一门槛值或是一预定时间(步骤56)，并受一电压信号的控制而对已重置为“0”的一列虚拟内存晶胞进行数据“1”的写入(步骤57)，而该列虚拟内存晶胞包含有N个内存晶胞；接着根据N个内存晶胞中已完成数据“1”写入的内存晶胞数量是否在该预定时间内已达到该门槛值来进行判断(步骤58)，若是尚未达到门槛值(否)便可对于与写入辅助能力相关的一参数进行调整(步骤59)，然后再回到步骤57进行再一次的测试，并于该预定时间内达到门槛值后而结束调整，如此将可以达到省电与写入成功率都能兼顾的目的。而上述步骤59中对于与写入辅助能力相关的一参数进行调整的实施例便可以是对上述写入电路40中的参数进行调整或是其它相关的数据写入能力的调整。
再参见图6，其系本发明对于内存数据的写入追踪装置提供的的第三较佳实施例，也是应用对列内存晶胞进行数据写入，该内存数据的写入追踪装置包含一列虚拟内存晶胞60，其包含有N个内存晶胞，其系受一虚拟字符线DWL的一电压信号的控制而对该等N个内存晶胞进行数据写入，于前述实施例的不同处在于该等N个内存晶胞分别具有互不相同的数据写入能力。以N＝7为例，可以是分别代表7种不同写入能力的内存晶胞601～607。然后在一固定的预定时间(也就是将字符线脉波信号的高准位的时间长度固定下来)内601～607对该等内存晶胞601～607写入数据，并利用判断装置62计算出N个内存晶胞中已完成数据写入的一数量，并根据该数量而对列内存晶胞61进行数据写入能力的调整。而判断装置62可以是利用常见的数字逻辑电路(如计数器)来完成，用以累计在预定时间内成功写入数据的单元数目，进而利用此一数目来对列内存晶胞61所属的写入电路610或写入辅助电路(未图标)的写入能力进行调整，例如调整负位线(NegativeBit-Line)上的电压准位以及字符在线的增压幅度等与数据写入能力相关的参数。另外，设置不同写入能力的内存晶胞601～607可以涵盖更广的工艺或温度的变异，还增加本发明的功效。而分别完成不同写入能力内存晶胞的方法可以是金氧半晶体管尺寸互不相同，或是金氧半晶体管的掺质掺杂浓度互不相同等等。
而为能清楚了解因工艺的变异所造成内存晶胞间写入能力的差别程度及其分布，可以利用对于列内存晶胞61中每一列的内存晶胞进行数据写入测试，用以测出将一列中的N个内存晶胞都完成写入的时间值并加以统计，进而形成如图7A所示的统计分布图，其中纵轴表示出样本的数量，而横轴则是以标准偏差为单位来进行表示，然后可以再分别从分布图中找出平均值以及正负一个标准偏差、正负二个标准偏差以及正负三个标准偏差(当然也可以选用其它的分散度组合)的样本所对应到的完成写入时间值，然后再根据这些时间值所对应到的内存晶胞的尺寸或其它组件特性，接着据此数据来完成上述金氧半晶体管尺寸互不相同的内存晶胞601～607，例如图7B的所示。如此一来，在固定的写入时间内，以译码器等数字逻辑电路所完成判断装置62便可根据已完成数据写入的单元数量来对将可涵盖更广的变异范围，而利用此结果便可以用来调整该列内存晶胞61中关于数据写入能力的参数集合69，例如对于与该列内存晶胞61相关的负位在线的电压准位、字符在线的增压幅度或是字符线脉波的宽度来进行调整，进而达到省电与写入成功率都能兼顾的目的。举个例子来说,假设此变异量为晶体管电流大小(用以决定写入能力的大小),我们可以利用调整尺寸的方式来达到此变异量,则正负一个标准偏差、正负二个标准偏差以及正负三个标准偏差即代表着不同晶体管电流大小的分布。当然，在设计过程中,此变异量除了可以是晶体管电流大小Idsat，也可选用晶体管临界电压Vth…等晶体管的其它电路特性。达成此性能微调的方式可以是透过调整晶体管尺寸或改变晶体管掺杂浓度等手段。
至于图8则表示出上述电路所完成的一种内存数据的写入追踪方法的第二实施例流程示意图，主要可应用对列内存晶胞进行数据写入的时候，首先，受一电压信号的控制而对已重置为“0”的一列虚拟内存晶胞进行数据“1”的写入(步骤71)，而该列虚拟内存晶胞包含有N个内存晶胞且该等N个内存晶胞分别具有互不相同的数据写入能力；接着在预定时间内计算出N个内存晶胞中已完成数据写入的一数量(步骤72)，然后根据该数量而对该列内存晶胞进行一数据写入能力的调整(步骤73)，例如对于与上述列内存晶胞61相关的负位在线的电压准位、字符在线的增压幅度或是字符线脉波的宽度来进行调整，进而达到省电与写入成功率都能兼顾的目的。
另外，也可以在静态随机存取列内存晶胞31的不同的实体位置上设置多列虚拟内存晶胞30，用以分别因应不同位置的组件特性变异，进而在不同位置上产生不同的写入能力，最后达成效能优化的目的。
综上所述，本文提出的内存数据的写入追踪装置与方法，可以广泛的应用于各式内存晶胞，用以找到时间长度优化的数据写入时间与数据写入能力的相关参数，进而改善习知静态随机存取内存及其读写电路的技术缺失而达到发展本发明的主要目的。另外，本发明得由熟知此技术的人士任施匠思而为诸般修饰，然都不脱如附申请专利范围所欲保护者。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种内存数据的写入追踪装置，其特征在于，用以对一列内存晶胞进行数据写入，该装置包含：
一列虚拟内存晶胞，受一虚拟字符线的一电压信号的控制而进行数据写入；
一变异传感器，用以感测与数据写入能力相关的一组内存晶胞电路参数；
一判断装置，电性连接至该列虚拟内存晶胞与该变异传感器，其根据该组内存晶胞电路参数的变化而调整一门槛值，并根据该列虚拟内存晶胞中已完成资料写入的晶胞数量达到一门槛值而发出一致能信号；以及
一字符线脉波产生器，电性连接至该判断装置、该列内存晶胞与该虚拟字符线，用以该电压信号并因应该致能信号而将控制该列内存晶胞停止进行数据写入。
2.如权利要求1所述的内存数据的写入追踪装置，其特征在于，该判断装置为一计数器，用以累计已完成数据写入的晶胞数量，并在该晶胞数量达到该门槛值而发出该致能信号给该字符线脉波产生器。
3.一种内存数据的写入追踪装置，其特征在于，应用对一列内存晶胞进行数据写入，该内存数据的写入追踪装置包含：
一列虚拟内存晶胞，其受一虚拟字符线的一电压信号的控制而进行数据写入；
一判断装置，电性连接至该列虚拟内存晶胞，其在一预定时间内已完成数据写入的晶胞数量达到一门槛值而发出一调整信号；以及
一写入电路，电性连接至该列内存晶胞与该判断装置，对于与写入能力相关的一参数进行调整，直到该判断装置发出该调整信号为止，其中该写入电路进一步包含一写入辅助电路，以调整与写入能力相关的负位在线的电压准位或是字符在线的增压幅度。
4.如权利要求3所述的内存数据的写入追踪装置，其特征在于，该门槛值根据一变异传感器所感测到的与资料写入能力相关的内存晶胞电路参数变化来进行调整。
5.如权利要求4所述的内存数据的写入追踪装置，其特征在于，该判断装置为一计数器，用以累计已完成数据写入的晶胞数量，并于该数量达到该门槛值而发出该调整信号给该写入电路。
6.一种内存数据的写入追踪装置，其特征在于，应用对一列内存晶胞进行数据写入，该内存数据的写入追踪装置包含：
一列虚拟内存晶胞，其受一虚拟字符线的一电压信号的控制而进行数据写入，且该等虚拟内存晶胞分别具有互不相同的数据写入能力；以及
一判断装置，电性连接至该列虚拟内存晶胞与该列内存晶胞，其在一预定时间内计算出该列虚拟内存晶胞中已完成资料写入的一晶胞数量并根据该晶胞数量而对该列内存晶胞进行一数据写入能力的调整。
7.如权利要求6所述的内存数据的写入追踪装置，其特征在于，该列虚拟内存晶胞分别具有尺寸互异的金氧半晶体管，使其分别具有互不相同的数据写入能力。
8.如权利要求7所述的内存数据的写入追踪装置，其特征在于，该判断装置根据该数量而对该列内存晶胞进行的该数据写入能力的调整包含对于与写入辅助能力相关的一参数进行调整。
9.一种内存数据的写入追踪方法，其特征在于，应用对一列内存晶胞进行数据写入，该方法包含下列步骤：
受一电压信号的控制而对一列虚拟内存晶胞进行数据写入，该列虚拟内存晶胞包含有多个内存晶胞；
根据已完成资料写入的晶胞数量达到一门槛值而发出一信号；以及
根据该信号的产生而改变对该列内存晶胞进行数据写入时的电压信号或是根据该信号的未产生而对于与写入能力相关的一参数进行调整。
10.一种内存数据的写入追踪方法，其特征在于，应用对一列内存晶胞进行数据写入，该方法包含下列步骤：
受一电压信号的控制而对一列虚拟内存晶胞进行数据写入，该列虚拟内存晶胞，且该等虚拟内存晶胞分别具有互不相同的数据写入能力；以及
在一预定时间内计算出已完成资料写入的一晶胞数量并根据该晶胞数量而对该列内存晶胞进行一数据写入能力的调整；其中该等内存晶胞分别具有尺寸互异的金氧半晶体管，使该等内存晶胞分别具有互不相同的数据写入能力。
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