JP7051676B2 - Ｓｒａｍ用途のためのシングル・エンド型ビット線電流検知増幅器 - Google Patents

Description

本発明は、一般に電流検知読出し増幅器、及び電流検知読出し増幅器を含むメモリ回路に関し、より具体的にはメモリ回路を含むプロセッサ、及びビット線上のデータ信号を増幅するための方法に関する。

集積回路は、腕時計のような単純なデバイスから複雑なコンピュータシステムまでの多数の電子用途に用いられる。より低い電力消費が望まれていることから、低電力回路がますます普及してきている。特に、電力損失は、ディープサブマイクロメートル技術で作製される高性能回路設計（１ギガヘルツ以上の周波数で動作する）の歩留まりに関して制限的な要因になっている。低電力設計はまた、より少ない電力供給ノイズを呈示し、製造の変動に関してより良い許容差をもたらすので、好ましい。そのうえ、ユーザは、より大型且つより高速なメモリを要求しており、それは電力消費を増大させる。

動的ランダムアクセスメモリ（ＤＲＡＭ）又は静的ランダムアクセスメモリ（ＳＲＡＭ）などの半導体メモリデバイスにおいて、読出し動作において読み出されたデータは、複数の検知増幅器を逐次的に通過し、次いで出力される。メモリセルは、低い信号駆動能力を有するので、データ信号は、最終的にメモリ出力に達するまで、１つ又は複数のビット線読出し増幅器によって増幅される。

最近の傾向は、半導体メモリデバイスの集積密度の増大及びその電圧の低減を見せている。密度の増大は、メモリデバイスの読出し速度を低減する、データ線間の負荷キャパシタンスの増大をもたらす。

この問題に対処するために、特許文献１は、複数のメモリセルアレイブロック、ビット線検知増幅器、オン又はオフになるように制御することができるローカル検知増幅器、データ検知増幅器、及びコントローラを含む半導体メモリデバイスを提案する。技術が進歩し、１４ナノメートル半導体デバイス作製ノードに近づくにつれて、電力消費における更なる改善が望ましいものとなり得る。

米国特許出願公開第２０１１／００６９５６８号明細書

本発明は、消費電力が削減された、電流検知読出し増幅器、及び電流検知読出し増幅器を含むメモリ回路を提供する。

更なる態様及び／又は利点は、一部には以下の説明において記述され、一部には説明から明らかになり、又は本発明の実施によって学ぶことができる。

一態様によれば、本発明は、メモリセルグループのメモリ配置における読出し増幅器として使用するための電流検知増幅器に関し、ここでメモリセルグループの各々において、セルは、ビット線によって読出し増幅器に接続された少なくとも１つの読出しポートを含み、読出し増幅器は、データ出力に接続される。電流検知読出し増幅器は、ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための電圧調整器と、入力信号における高電流値及び低電流値を検出するための測定回路と、高電流値入力が検出されたときに高電圧レベル出力信号を発生し、低電流レベル値が検出されたときに低電圧レベル出力信号を発生するための発生器とを含む。

例示的な実施形態の利点は、ビット線上で生じる電圧スイングの削減を可能にし、それゆえ、キャパシタンスは、より低い電力消費を有するようになる。さらに、例示的な実施形態を実装することによって、ＳＲＡＭセルの内容に対応する電流を特に迅速に検出することができる。

本発明の特定の例示的な実施形態の上記及び他の態様、特徴及び利点は、添付の図面と併せて解釈される以下の説明からより明らかになる。

電圧読出しスキームを用いたメモリ回路を示す。 電圧検知スキームにおける時間に対するグローバルビット線電圧の進展を示す。 電流読出しスキームを用いたメモリ回路を示す。 電流検知読出し増幅器を用いたメモリ回路を示す。 （Ａ）及び（Ｂ）は、それぞれ、電圧読出しスキーム及び電流読出しスキームの比較を示す。 電流検知読出し増幅器を示す。 電流センサを示す。 図７の電流センサの特性を示す。 平均電流消費をＳＲＡＭエントリの数に対して示す。 基板表面消費を示す。

添付図面を参照する以下の説明は、特許請求の範囲及びその均等の範囲として定義される本発明の例示的な実施形態の広範な理解を助けるために提供される。これは、その理解を助けるために種々の特定の詳細を含むが、それらは単なる例示と見なすべきである。従って、本明細書で説明する実施形態の種々の変更及び修正は、本発明の範囲及び思想から逸脱することなく行うことができることを、当業者は認識するであろう。加えて、周知の機能及び構成の説明は、明瞭さ及び簡潔さのために省略される場合がある。

以下の説明及び請求項において使用される用語及び語句は、辞書的意味に限定されず、本発明の明瞭且つ一貫した理解を可能にするために本発明者によって使用されたものに過ぎない。従って、以下の本発明の例示的な実施形態の説明は、単に例証的な目的で提供されるものであり、添付の特許請求の範囲及びその均等の範囲によって定義される本発明を制限することを目的としたものでないことは、当業者には明らかなはずである。

単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が明らかにそうでないことを規定しない限り、複数の指示物を包含する。それゆえ、例えば、「構成要素表面」への言及は、１つ又は複数のかかる表面への言及を包含する。

ここで、その例が添付の図面に示されている本発明の実施形態を詳細に言及し、図中、全体を通して、同様の符号は同様の要素を指す。

図１は、グローバルビット線に接続された静的ランダムアクセスメモリ（ＳＲＡＭ）セルの内容を電圧読出しスキームを用いて読み出すための、単純化された電子回路１０１、特にメモリ回路を示す。多数の個別のＳＲＡＭセルであるメモリセルグループが、ローカル読出し増幅器を介してグローバルビット線１０２に接続されている。例えば、３２個のＳＲＡＭセルＳＣ１からＳＣ３２が、ローカルビット線を介して、それ自体はグローバルビット線１０２に接続された第１のローカル読出し増幅器ＬＥ１に接続され得る。全部で４つのローカル読出し増幅器ＬＥ１からＬＥ４をグローバルビット線１０２に接続することができ、その結果、４掛ける３２個のＳＲＡＭセル、例えば、各々が３２メモリセルを含む４つのメモリセルグループのメモリ配置が、（間接的に）グローバルビット線１０２に電気的に結合される。

電子回路は、グローバルビット線１０２を予備充電するための予備充電回路１０３を含む。予備充電回路１０３は、電界効果型トランジスタ（ＦＥＴ）１０４を含み、そのソースは供給電圧ＶＤＤに接続され、そのドレインはグローバルビット線１０２に接続されている。ＦＥＴ１０４のゲートに印加される予備充電信号は、グローバルビット線１０２を本質的に供給電圧ＶＤＤで予備充電するために用いることができる。図１の例示的な電子回路１０１においてＦＥＴ１０４はＰＦＥＴであるが、逆の予備充電信号を伴うＮＦＥＴを使用することもできる。

予備充電回路１０３は、漏れ補償ユニット１０５をさらに含むことができる。漏れ補償ユニット１０５は、小さい漏れ電流を補償することができる。漏れ補償ユニット１０５は、さらに、グローバルビット線１０２がＶＤＤに直接接続されていない場合、すなわち電界効果型トランジスタ１０４が導通していないときに、グローバルビット線１０２を本質的に電圧レベルＶＤＤに保持する。グローバルビット線１０２（及びローカルビット線）は、実質的なキャパシタンス１０６を表すことができる。

図２は、時間ｔに対するグローバルビット線電圧Ｖの進展を示す（破線）。ＳＲＡＭセルの内容を読み出す前に、グローバルビット線１０２は、予備充電信号を高レベルから低レベルへ切り替えること（実線）によって予備充電される。グローバルビット線１０２は、瞬時に高電圧レベルを呈することはないが、明確な（articulated）キャパシタンスの充電挙動を示す。グローバルビット線１０２の予備充電の後、予備充電信号は、高レベルに戻り、グローバルビット線１０２に接続されたＳＲＡＭセルの内容が読み出される。
グローバルビット線がゼロに戻ることは、読出しＳＲＡＭセルに格納された論理「１」を示し、他方、グローバルビット線が本質的にＶＤＤに留まっていることは、読出しＳＲＡＭセルに格納された論理「０」に対応する。

グローバル及びローカルビット線１０２を本質的にＶＤＤまで予備充電することは、かなりの電力を消費し得る。さらに、多くのＳＲＡＭコアを同時に切り換えることは、巨大な過渡的な電流ピークを発生させ得る。

図３は、電流検知スキームを用いてＳＲＡＭセルＳＣ１からＳＣｎまでを読み出すための別の電子回路３０１を示す。ＳＲＡＭセルＳＣ１からＳＣｎは、いかなるローカルビット線及び／又はローカル増幅器も相互接続されることなく、ビット線３０２に接続される。

ビット線中を流れる電流を検出するために電流検知読出し増幅器３０４を設ける。図１に示す電子回路１０１と比べて、ビット線の階層構造を除去することができる。検知の間のビット線電圧レベルがほぼ一定であるので、ビット線のキャパシタンス３０３は、電力消費に実質的な影響を及ぼさない。それゆえ、検知の間のビット線電圧レベルがほぼ一定であるので、実効キャパシタンスを図１に示す電子回路１０１と比べて低減することができる。

図４において、ＳＲＡＭセル４０２の内容を読み出すための電子回路４０１は、電流検知読出し増幅器４０３を使用している。ＳＲＡＭセル４０２は、８Ｔ－ＳＲＡＭセルであり得る。８Ｔ－ＳＲＡＭセルは、８つのＦＥＴから成るように設計されている。２つのＦＥＴは、ＳＲＡＭセル４０２のインバータの各々のために用いられ、２つの更なるＦＥＴは、ＳＲＡＭセル４０２の内容を読み出すために用いられる。具体的には、ＳＲＡＭセル４０２の内容は、ワード線４０４に信号を印加することによって読み出すことができる。
ＳＲＡＭセル４０２へ書き込むためのトランジスタは、図４には示されていない。

図４は８Ｔ－ＳＲＡＭセルに関するものであるが、本開示は８Ｔ－ＳＲＡＭセルに限定されない。具体的には、本質的に同じ電子回路を６Ｔ－ＳＲＡＭセルを読み出すためにも使用することができる。

ＳＲＡＭセル４０２がワード線４０４を介してアドレス指定されるとき、ＳＲＡＭセル４０２の内容は、ビット線４０５の電気的挙動によって判断することができる。ビット線４０５が接地よりも高い電圧まで駆動され且つ選択されたＳＲＡＭセル４０２が論理「１」を格納していれば、電流は、ＳＲＡＭセル４０２の内容を読み出すための２つのトランジスタを介してビット線４０５から接地まで流れる。

電流検知読出し増幅器４０３は、ビット線電圧４１０を固定するための電圧源４０８の形態の電圧調整器を含むことができる。さらに、測定回路を含むことができ、例えば、ビット線４０５から接地へ流れる電流を検出するために電流検出器４０７を設けることができる。測定回路の電流検出器４０７は、入力の電流が高電流レベル入力又は低電流レベル入力の場合に検出する。発生器、例えば、増幅器４０９は、測定回路の電流検出器４０７によって検出された電流入力に基づいて、高電圧レベル出力信号又は低電圧レベル出力信号を出力する。電流検出器４０７の出力は、増幅器４０９によって増幅することができ、電圧信号４１１として提供される。

ビット線４０５上で本質的に電圧スイングは生じず、そのキャパシタンス４０６は実質的な電力消費に至らない。さらに、ＳＲＡＭセル４０２の内容に対応する電流を特に迅速に検出することができる。

図５は、ＳＲＡＭセルが論理「１」を格納している場合において、例えば図４に示す電子回路を用いた電流検知スキーム（下のグラフ）について、電圧検知スキーム（上のグラフ）と比較して、ワード線電圧（点線）、ビット線電圧（破線）及び出力電圧（実線）の定性的な進展を示す。

上述のように、電圧検知スキームは、予備充電を必要とする。従って、ビット線電圧は、ワード線信号を印加することによってＳＲＡＭセルを読み出す前であっても、ＶＤＤに近い電圧まで上昇する。論理「１」を格納しているＳＲＡＭセルにワード線信号を印加すると、ビット線の放電をもたらし、これは接地レベルまで降下する。それゆえ、ＳＲＡＭセルの読出しのたびに、ビット線上で実質的な電圧スイングＶＶが引き起こされる。

図５（Ｂ）は、ビット線が本質的に定電圧レベルに維持され、予備充電が必要とされない、電流検知スキームを示す。ビット線に接続された「１」を格納したＳＲＡＭセルがそれぞれのワード線信号によってアドレス指定されると、ビット線から接地まで電流が流れる。この電流は、電流検出器によって検出され、更なる処理のために出力電圧として伝送される。実質的に定電圧レベルで保持されているビット線は、わずかな電圧スイングＶＣしか経験しない。

そのうえ、幾つかのビット線を同時に予備充電することは、大きいピーク電流を導き得る。大きいピーク電流は、電子回路の寿命の間にワイヤの損耗を生じさせる場合がある。さらに、大きいピーク電流は、供給レールの安定性を維持するため、特に供給レールの電圧を維持するために、高度のデカップリングを必要とし得る。

電流検知スキームを用いると、信号電流のみが流れ、ピーク電流を、５０パーセントを超えて、好ましくは６５パーセントを超えて削減することができる。

図６は、電流検知読出し増幅器６１３を詳細に示す。電流検知読出し増幅器６１３は、ビット線電圧を設定して電流を検知するための電流センサ６１０、電流－電圧変換器６１１、及び出力値を格納するための出力ラッチ６１２を含む。

電流検知読出し増幅器６１３は、例えば第１のリセット入力６０５を含む第１のリセット回路と、例えば第２のリセット入力６０７及び第３のリセット入力６０９を含む第２のリセット回路とを含み、これらは電流検知読出し増幅器６１３を所定の状態にするためにそれぞれのリセット信号を受信することができる。第１のリセット入力６０５のためのリセット信号は、反転信号として提供する必要がある。

ビット線は、電流センサ６１０の入力６０６に接続される。第１の調整回路を設けて、定電圧レベル、例えば、ビット線電圧のバイアス電圧を調整することができる。例えば、トランジスタＮＦＥＴ１の入力６０２を用いて、ビット線電圧のバイアス電圧を調整することができる。トランジスタＰＦＥＴ１、ＮＦＥＴ２及びＮＦＥＴ４に接続された更に２つの入力６０１及び６０４を設けて、電流センサ６１０及び電流－電圧変換器６１１の動作点を決定することができる。これは、漏れ電流及びビット線のバイアス電圧を調整するために必要なバイアス電流を補償することを可能にする。従って、入力６０１及び６０４は、それぞれ、漏れ電流耐性、及び、測定回路、例えば電流センサ６１０の動作点を調整するための、第２及び第３の調整回路と考えることができる。

読出し電流がビット線を通って流れると、これはトランジスタＰＦＥＴ４のゲートを制御し、その結果、点６１５において、電圧が、読出しＳＲＡＭセルに格納されている論理「１」を示すＶＤＤになる。

論理「１」は、出力ラッチ６１２をイネーブルにする信号が入力６０３において提供された場合にのみ出力ラッチ６１２に伝送される。出力ラッチ６１２の入力６０３は、例えば、ＳＲＡＭセルの読出しのための同じ（又は反転）ワード線信号により作動することができる。

従って、入力６０３は、測定回路をイネーブル又はディスエーブルにする構成回路として作用することができる。

論理「１」は、出力ラッチ６１２に格納され、ラッチの反転出力６０８によって更なる処理のために提供され得る。従って、出力ラッチ６１２は、例えば、メモリ回路として作用し、発生器からの出力信号を格納する。

読出しサイクルは、入力６０７及び６０９上の高パルス、並びに対応する入力６０５上の低パルスで開始することができる。パルスは、ＮＦＥＴ５をオンにし、ＰＦＥＴ６をオフにし、出力６０８を初期化してＶＤＤにする。入力６０５上のパルスは、ＰＦＥＴ３をオンにし、６１４における電位を初期化してＶＤＤにする。リセット相の後、入力６０３が高から低へ切り替わり、ＰＦＥＴ５をオンにする。これは電流－電圧変換器６１１をイネーブルにする。反転ワード線信号を、この目的で入力６０３に印加することができる。

ＮＦＥＴ４は、電流シンクであり、入力６０４は、ＮＦＥＴ４を通って流れることができる最大電流を定める。ＳＲＡＭセル内容が「０」であれば、ＳＲＡＭセルに流入する電流Ｉｒｅａｄ（図７参照）は、「０」になる。従って、ＰＦＥＴ４を通る電流は「０」になり、ＮＦＥＴ４は、６１７における電位を接地に保つ。ＳＲＡＭセル内容が「１」であれば、ＰＦＥＴ２を通る電流は、ＮＦＥＴ２を通る最大電流よりも大きくなり、６１７における電圧レベルは、ＶＤＤまで上昇する。

６１７における電圧がインバータＩＮＶの切換え閾値に達したとき、出力ラッチ６１２の正帰還ループがイネーブルにされる。６１７における電位が上昇すると、出力６０８が接地に切り替わり、ＮＦＥＴ３をオフにし、ＰＦＥＴ７をオンにする。

最終的に、６０３における電位は、切り替わって高に戻り、ＰＦＥＴ５をオフにする。６１７における電位及び出力６０８における電位は、次の読出しサイクルが開始するまでラッチされる。

図６による電流検知読出し増幅器は、付加的な読出しポートトランジスタが追加されるならば、８Ｔ ＳＲＡＭセルによる多重読出しポート設計（＞＝２）を可能にすることができ、及び、６Ｔ ＳＲＡＭセルを用いた二重読出しポート設計を可能にすることができる。具体的には、標準的な６Ｔ ＳＲＡＭセルで、二重読出しポート設計を実装することができる。典型的には、６Ｔ ＳＲＡＭセルの両方のビット線を差動電圧検知増幅器で評価しなければならない。本開示による電流検知読出し増幅器を用いると、６Ｔ ＳＲＡＭセルの内容を１つのビット線のみを評価することによって読み出すことが可能であり得る。従って、各ビット線に独立した電流検知読出し増幅器を設けることができる、二重読出しポート設計が可能であり得る。６Ｔ ＳＲＡＭセルに、２つの電流検知読出し増幅器のための２つの独立したワード線を設けることができる。具体的には、二重読出しポート設計は、ＳＲＡＭコアの動作周波数を維持することを可能にし得る。動作周波数は、１ＧＨｚを上回ることができ、特に３ＧＨｚを上回ることができる。例えば、ＳＲＡＭコアは、４ＧＨｚで動作することができる。

図７は、ビット線に接続された電流センサを示す。少なくとも１つのＳＲＡＭセル７２０がビット線に接続される。ワード線７２１を用いて、ＳＲＡＭセル７２０の内容を読み出すことができる。ＳＲＡＭセル７２０が論理「１」を格納しているならば、電流Ｉｒｅａｄは、ＳＲＡＭセル７２０の読出しトランジスタを通ってビット線から接地まで流れる。必然的に、漏れ電流ＩｌｅａｋがＩｒｅａｄ電流に付加されることになる。

ビット線バイアス電圧を調整するために、電流ＩｂｉａｓがＮＦＥＴ７を通って流れる必要がある。それゆえ、検知電流Ｉｓｅｎｓｅは、Ｉｒｅａｄ、Ｉｌｅａｋ及びＩｂｉａｓの合計になる。

入力７０１、７０２、７０３は、トランジスタＰＦＥＴ８、ＮＦＥＴ７及びＮＦＥＴ８の動作点を調整するために用いられる。これは、一方でビット線のバイアス電圧を設定することを可能にする。他方で、電流ＩｒｅａｄがＳＲＡＭセル７２０の読出しトランジスタを通って流れるならば、電流のみが出力７２２を介して伝送されることを保証することができる。具体的には、電流Ｉｌｅａｋが電流Ｉｒｅａｄとして間違われることを回避することができる。

ＰＦＥＴ８は、電流源として働くことができ、電圧はその入力７０１において、ＰＦＥＴ８を通って流れる最大電流を定めることができる。ＮＦＥＴ７は、ソースフォロワとして働くことができる。ＮＦＥＴ７の入力７０２は、ビット線のバイアス電圧を定めることができる。ビット線は、ＮＦＥＴ７のソースに接続される。ＮＦＥＴ８は、電流シンクとして働き、７０３における電位は、小さい定電流Ｉｂｉａｓを定める。Ｉｂｉａｓは、ＶＧＳ，ＮＦＥＴ７を所定の値に設定する役割を果たすことができる。電流検知読出し増幅器の電流閾値は、入力７０１によって設定することができる。ＩｓｅｎｓｅがＩＰＦＥＴ９，ｍａｘを下回ると、電圧ＶＰＦＥＴ９は、ＶＤＤに近くなる。ＩｓｅｎｓｅがＩｍａｘ，ＰＦＥＴ９に達すると、電圧ＶＰＦＥＴ９は、降下してＰＦＥＴ９をオンにし、ＰＦＥＴ９は、ビット線電圧をバイアス電圧にて保持するのに必要とされる電流を提供する。平衡電流Ｉｒｅａｄは、ＰＦＥＴ１０にミラリングされる。ＰＦＥＴ１０のドレインは、出力７２２において提供される電流センサの電流出力である。

図８は、上の図において、ＶＤＳ，ＰＦＥＴ８に応答したＩｓｅｎｓｅの進展の例を示す。インピーダンスは、ＩｓｅｎｓｅがＩＴＨを超えたときに、ｒＤＳ,ｌｉｎからｒＤＳ，ｓａｔに切り替わる。ＩＴＨは、ＶＧＳ，ＰＦＥＴ８を介して、すなわち適切な電圧を入力７０１に印加することによって、調整することができる。下の図において、ＶＰＦＥＴ９がＩｓｅｎｓｅに対してプロットされる。（ＶＤＤ－ＶＰＦＥＴ９）がＶＴＨ，ＰＦＥＴ９に達したときに、トランジスタＰＦＥＴ９及びトランジスタＰＦＥＴ１０は、オンになり、ＳＲＡＭセルに格納されている論理「１」を示す電流が出力７２２において提供される。

図９は、電圧読出しスキーム（破線）及び１つの実施形態による電流検知読出しスキーム（実線）について、ＳＲＡＭエントリの数に対する平均電流消費Ａを示す。

ＳＲＡＭエントリの数がｎ１＝６４ワードの場合、平均電流消費は、約４０μＡから約３０μＡまで、すなわちおよそ２９パーセント削減することができる。ＳＲＡＭエントリの数がｎ２＝１２８ワードの場合、平均電流消費は、約５０μＡの上から３０μＡのわずか上まで、すなわちおよそ３９パーセント削減することができる。ＳＲＡＭエントリの数がｎ３＝２５６ワードの場合、平均電流消費は、約７０μＡのわずか下から３０μＡの少し上まで、すなわちおよそ５３パーセント削減することができる。ＳＲＡＭエントリの数が高いほど、ビット線読出し電力を削減することができる。ビット線電力は、ＳＲＡＭコアのサイズとはほぼ無関係であり得る。従って、電流検知スキームは、大型の高密度ＳＲＡＭコアにとって魅力的であり得る。

図１０において、電流検知読出しスキーム（１００１）を用いたＳＲＡＭコアのために必要とされる基板表面を、階層的電圧検知読出しスキーム（１００２）を用いたＳＲＡＭコアと比較する。寸法Ｌは、例えば、１０μｍとすることができる。使用するＳＲＡＭコアの個々のＳＲＡＭセルは、電流検知読出しスキームが提供される場合、１つの均一な、例えば１２８×４ビットの、ＳＲＡＭセルのブロック（横縞）として配置することができる。階層的電圧検知読出しスキーム（１００２）が適用される場合、要求性能でのＳＲＡＭセルの適正な読出しを保証するために、ローカル読出し増幅器（市松模様）がＳＲＡＭコア領域内に必要とされ得る。１つのローカル読出し増幅器は、例えば３２個のＳＲＡＭセルを受け持つ。

ローカル読出し増幅器の実装は、ＳＲＡＭセルとは異なるレイアウト規則に応じなければならない場合がある。例えば、提示（exposition）のためのより大きい安全マージンが必要であり得る。

従って、ＳＲＡＭセルとローカル読出し増幅器との間のインタフェースにおいて、付加的な表面の消費に至るインタフェースセル（薄い網掛け）が必要になり得る。

付加的なインタフェースセルを排除することで、ＳＲＡＭコアの歩留まり及び／又は性能を改善することができる。

電圧検知スキームの代わりに電流検知読出しスキームを使用することで、ＳＲＡＭコアのＳＲＡＭセル密度、すなわち所与の表面ユニット当たりの基板上のＳＲＡＭセルの数を、ＳＲＡＭコアが８Ｔ ＳＲＡＭセルに基づく場合には、１５パーセントを超えて、好ましくは２０パーセントを超えて増大することができ、ＳＲＡＭコアが６Ｔ ＳＲＡＭセルに基づく場合には、好ましくは２５パーセントを超えて、より好ましくは３０パーセントを超えて、より好ましくは３５パーセントを超えて、増大させることができる。

本発明の種々の実施形態の説明を、例証を目的として提示してきたが、網羅的であることも又は開示された実施形態に限定されることも意図していない。説明された実施形態の範囲及び思想から逸脱することなく、多くの修正及び変形が当業者には明らかとなるであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、若しくは市場で見いだされる技術に対する技術的改善を最も良く説明するために、又は当業者が本明細書で開示された実施形態を理解することを可能にするために、選択した。本発明をその特定の例示的な実施形態を参照して示し且つ説明したが、そこで形態及び詳細における種々の変更を添付の特許請求の範囲及びその均等の範囲によって定義された本発明の思想及び範囲から逸脱することなく行うことができることが、当業者には理解されるであろう。

１０１、３０１、４０１：電子回路
１０２：グローバルビット線
１０３：予備充電回路
１０４：電界効果型トランジスタ（ＦＥＴ）
１０５：漏れ補償ユニット
１０６、３０３、４０６：キャパシタンス
３０２、４０５：ビット線
４０２、７２０：ＳＲＡＭセル
３０４、４０３、６１３：電流検知読出し増幅器
４０４、７２１：ワード線
４０７：電流検出器
４０８：電圧源
４０９：増幅器
４１０：ビット線電圧
４１１：電圧信号
６０１、６０２、６０３、６０４、６０６、７０１、７０２、７０３：入力
６０５、６０７、６０９：リセット入力
６０８、７２２：出力
６１０：電流センサ
６１１：電流－電圧変換器
６１２：出力ラッチ
１００１：電流検知読出しスキーム
１００２：階層的電圧検知読出しスキーム
ＳＣ：ＳＲＡＭセル
ＬＥ：ローカル読出し増幅器

Claims (21)

1. メモリセルグループのメモリ配置における読出し増幅器としての使用のための電流検知読出し増幅器であって、前記メモリセルグループの各々において、メモリセルは、ビット線によって前記電流検知読出し増幅器に接続された少なくとも１つの読出しポートを含み、前記電流検知読出し増幅器は、データ出力に接続され、前記電流検知読出し増幅器は、
   前記ビット線に結合され、ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための、トランジスタで構成された電圧調整器と、
   前記ビット線に結合され、前記ビット線からの入力信号における高電流値及び低電流値を検出するための、トランジスタで構成された測定回路と、
   前記高電流値が検出されたときに高電圧レベル出力信号を発生して前記データ出力に出力し、前記低電流値が検出されたときに低電圧レベル出力信号を発生して前記データ出力に出力するための、トランジスタで構成された発生器と、
   を含み、
   前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで、前記測定回路がイネーブル又はディスエーブルにされる、
   電流検知読出し増幅器。
2. 前記電圧調整器に結合され、前記定電圧レベルを調整するための、トランジスタで構成された調整回路をさらに含む、請求項１に記載の電流検知読出し増幅器。
3. 前記測定回路に結合され、前記測定回路の漏れ電流耐性を調整するための、トランジスタで構成された調整回路をさらに含む、請求項１に記載の電流検知読出し増幅器。
4. 前記測定回路に結合され、前記測定回路の動作点を調整するための、トランジスタで構成された調整回路をさらに含む、請求項１に記載の電流検知読出し増幅器。
5. 前記測定回路に結合され、前記測定回路をリセットするための、トランジスタで構成されたリセット回路をさらに含む、請求項１に記載の電流検知読出し増幅器。
6. 前記発生器に結合され、前記高電圧レベル出力信号を記憶するため又は前記低電圧レベル出力信号を記憶するためのラッチ回路をさらに含む、請求項１に記載の電流検知読出し増幅器。
7. 前記ラッチ回路に結合され、前記ラッチ回路をリセットするための、トランジスタで構成されたリセット回路をさらに含む、請求項６に記載の電流検知読出し増幅器。
8. 少なくとも１つの読出しポートを含む少なくとも１つのメモリセルと、
   電流検知読出し増幅器と、
   を含むメモリ回路であって、
   前記少なくとも１つのメモリセルは、前記少なくとも１つの読出しポートがビット線によって前記電流検知読出し増幅器に接続され、前記電流検知読出し増幅器は、データ出力に接続され、
   前記電流検知読出し増幅器は、
   前記ビット線に結合され、ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための、トランジスタで構成された電圧調整器と、
   前記ビット線に結合され、前記ビット線からの入力信号における高電流値及び低電流値を検出するための、トランジスタで構成された測定回路と、
   前記高電流値が検出されたときに高電圧レベル出力信号を発生して前記データ出力に出力し、前記低電流値が検出されたときに低電圧レベル出力信号を発生して前記データ出力に出力するための、トランジスタで構成された発生器と、
   を含み、
   前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで、前記測定回路がイネーブル又はディスエーブルにされる、
   メモリ回路。
9. 前記電流検知読出し増幅器は、前記電圧調整器に結合され、前記定電圧レベルを調整するための、トランジスタで構成された調整回路をさらに含む、請求項８に記載のメモリ回路。
10. 前記電流検知読出し増幅器は、前記測定回路に結合され、前記測定回路の漏れ電流耐性を調整するための、トランジスタで構成された調整回路をさらに含む、請求項８に記載のメモリ回路。
11. 前記電流検知読出し増幅器は、前記測定回路に結合され、前記測定回路の動作点を調整するための、トランジスタで構成された調整回路をさらに含む、請求項８に記載のメモリ回路。
12. 前記電流検知読出し増幅器は、前記測定回路に結合され、前記測定回路をリセットするための、トランジスタで構成されたリセット回路をさらに含む、請求項８に記載のメモリ回路。
13. 前記電流検知読出し増幅器は、前記発生器に結合され、前記高電圧レベル出力信号を記憶するため又は前記低電圧レベル出力信号を記憶するためのラッチ回路をさらに含む、請求項８に記載のメモリ回路。
14. 前記電流検知読出し増幅器は、前記ラッチ回路に結合され、前記ラッチ回路をリセットするための、トランジスタで構成されたリセット回路をさらに含む、請求項１３に記載のメモリ回路。
15. 前記少なくとも１つのメモリセルは、静的ランダムアクセスメモリ（ＳＲＡＭ）セルである、請求項８に記載のメモリ回路。
16. 前記ＳＲＡＭセルは、８Ｔ ＳＲＡＭセルである、請求項１５に記載のメモリ回路。
17. 前記ＳＲＡＭセルは、６Ｔ ＳＲＡＭセルである、請求項１５に記載のメモリ回路。
18. 前記少なくとも１つのメモリセルは、動的ランダムアクセスメモリ（ＤＲＡＭ）セルである、請求項１４に記載のメモリ回路。
19. 少なくとも１つのプロセッサコアと、
    メモリ回路と、
    を含むプロセッサチップであって、
    前記メモリ回路は、
    少なくとも１つの読出しポートを含む少なくとも１つのメモリセルと、
    電流検知読出し増幅器と、
    を含み、前記少なくとも１つのメモリセルは、前記少なくとも１つの読出しポートがビット線によって前記電流検知読出し増幅器に接続され、前記電流検知読出し増幅器は、データ出力に接続され、
    前記電流検知読出し増幅器は、
    前記ビット線に結合され、ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための、トランジスタで構成された電圧調整器と、
    前記ビット線に結合され、前記ビット線からの入力信号における高電流値又は低電流値を検出するための、トランジスタで構成された測定回路と、
    前記高電流値が検出されたときに高電圧レベル出力信号を発生して前記データ出力に出力し、前記低電流値が検出されたときに低電圧レベル出力信号を発生して前記データ出力に出力するための、トランジスタで構成された発生器と、
    を含み、
    前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで、前記測定回路がイネーブル又はディスエーブルにされる、
    プロセッサチップ。
20. 前記メモリセルが８Ｔ ＳＲＡＭセルである、請求項１９に記載のプロセッサチップ。
21. 前記メモリセルが６Ｔ ＳＲＡＭセルである、請求項１９に記載のプロセッサチップ。

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