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CN105122455B - 具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法 - Google Patents

具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法 Download PDF

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CN105122455B CN201480021799.0A CN201480021799A CN105122455B CN 105122455 B CN105122455 B CN 105122455B CN 201480021799 A CN201480021799 A CN 201480021799A CN 105122455 B CN105122455 B CN 105122455B
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Abstract

本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。控制栅设置在所述沟道区第二部分上面并且与其绝缘，以便控制其导电性。擦除栅至少部分地设置在所述浮栅上面并且与其绝缘。导电耦合栅设置在所述沟槽中，邻近所述浮栅并且与其绝缘，并且位于所述源极区上面且与其绝缘。

Description

具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造 方法
相关申请案
本申请要求2013年4月16日提交的美国临时申请No.61/812,685的权益，并且该美国临时申请以引用方式并入本文。
技术领域
本发明涉及一种形成浮栅存储器单元的半导体存储器阵列的自对准方法。本发明还涉及一种前述类型的浮栅存储器单元的半导体存储器阵列。
背景技术
使用浮栅以便在其上存储电荷的非易失性半导体存储器单元及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在本领域中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或层叠栅类型的。
半导体浮栅存储器单元阵列的可制造性所面临的问题之一是诸如源极、漏极、控制栅和浮栅的各种组件的对准。随着半导体处理的集成设计规则减少，从而降低最小光刻特征，对精确对准的需求变得愈发关键。各种部件的对准还决定了半导体产品的制造产量。
自对准在本领域中是众所周知的。自对准是指如下行为：对涉及一种或多种材料的一个或多个步骤进行处理，使得这些特征在该步骤处理中相对于彼此自动对准。因此，本发明使用自对准技术来实现浮栅存储器单元类型的半导体存储器阵列的制造。
一直存在缩小存储器单元阵列尺寸的需求，以便最大化单个晶圆上存储器单元的数目，同时不牺牲性能(即，编程、擦除和读取效率以及可靠性)。众所周知，成对形成存储器单元可减小存储器单元阵列的尺寸，其中每一对共享单个源极区，并且其中相邻单元对共享共用漏极区。同样已知的是，在衬底中形成沟槽，并且在该沟槽中设置一个或多个存储器单元元件以增加纳入到给定单位表面积中的存储器单元的数目(参见例如美国专利No.5,780,341和No.6,891,220)。然而，此类存储器单元使用控制栅来控制沟道区(在低压操作中)并擦除浮栅(在高压操作中)。这意味着，该控制栅既是低压元件又是高压元件，从而使得难以针对高压操作在其周围环绕足够的绝缘材料同时对于低压操作不太过电隔离。此外，擦除操作需要控制栅紧邻浮栅，这种紧邻可导致该控制栅和该浮栅之间多余的电容耦合水平。
美国专利8,148,768公开了一种存储器装置及其制造方法，其中沟槽形成到半导体材料的衬底10中。源极区46形成于沟槽下方，并且位于源极区和漏极区之间的沟道区72包括基本上沿沟槽的侧壁延伸的第一部分72a和基本上沿衬底的表面延伸的第二部分72b。浮栅42设置在沟槽中且与沟道区第一部分72a绝缘以便控制其导电性。控制栅62设置在沟道区第二部分72b上面且与其绝缘以便控制其导电性。擦除栅58至少部分地设置在浮栅42上面且与其绝缘。擦除栅58包括凹口80，并且浮栅包括直接面向凹口80且与该凹口绝缘的边缘42a。多晶硅区块50形成于沟槽的底部，并且与源极区46电接触，以向多晶硅区块50提供源极区46的相同电压。多晶硅区块50各自沿浮栅42延伸且与其绝缘，以增加两者间的电压耦合，这对于存储器单元的编程和擦除来说至关重要。
随着上述单元的尺寸变得越来越小，会出现多个问题。首先，存在低源极结击穿，这会限制编程干扰窗口。其次，源极电压必须足够高以避免编程干扰，这就意味着编程窗口有限。
因此，本发明的目的是构建一种解决这些问题的存储器单元配置和制造方法。
发明内容
一对存储器单元，包括：
半导体材料衬底，其具有第一导电类型和表面；
沟槽，其形成到衬底的表面中并包括一对相对的侧壁；
第一区域，其形成在衬底中位于沟槽下方；
一对第二区域，其形成于衬底中，其中一对沟道区各自在衬底中位于第一区域与第二区域中一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；
一对导电浮栅，其各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性，并且位于第一区域上面且与其绝缘；
导电擦除栅，其具有设置在沟槽中并且邻近浮栅设置且与浮栅绝缘的下部部分；
导电耦合栅，其设置在沟槽中、设置在浮栅之间且与其绝缘、设置在第一区域上面且与其绝缘、并且设置在擦除栅下方且与其绝缘；以及
一对导电控制栅，其各自设置在沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性。
一种形成一对存储器单元的方法，包括：
在第一导电类型的半导体衬底的表面中形成沟槽，其中沟槽具有一对相对的侧壁；
在衬底中并且在沟槽下方形成第一区域；
在衬底中形成一对第二区域，其中一对沟道区各自限定在衬底中位于第一区域与第二区域中一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；
形成一对导电浮栅，其各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；
形成导电擦除栅，其具有设置在沟槽中并且邻近浮栅设置且与浮栅绝缘的下部部分；
形成导电耦合栅，其设置在沟槽中、设置在浮栅之间且与其绝缘、设置在第一区域上面且与其绝缘、并且设置在擦除栅下方且与其绝缘；以及
形成一对导电控制栅，其各自设置在沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性。
一种对一对存储器单元中的一者进行编程的方法，其中该对存储器单元包括：半导体材料衬底，其具有第一导电类型和表面；沟槽，其形成到衬底表面中并包括一对相对的侧壁；第一区域，其形成在衬底中位于沟槽下方；一对第二区域，其形成于衬底中，其中一对沟道区各自在衬底中位于第一区域与第二区域中一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；一对导电浮栅，其各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；导电擦除栅，其具有设置在沟槽中并且邻近浮栅设置且与浮栅绝缘的下部部分；导电耦合栅，其设置在沟槽中、设置在浮栅之间且与其绝缘、设置在第一区域上面且与其绝缘、并且设置在擦除栅下方且与其绝缘；以及一对导电控制栅，其各自设置在沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性，该方法包括：
向第二区域中的一者施加正电压；
向控制栅中的一者施加正电压；
向第一区域施加正电压；
向耦合栅施加正电压；以及
向擦除栅施加正电压。
其中施加到第一区域的正电压不同于施加到耦合栅的正电压。
一种对一对存储器单元进行擦除的方法，其中该对存储器单元包括：半导体材料衬底，其具有第一导电类型和表面；沟槽，其形成到衬底表面中并包括一对相对的侧壁；第一区域，其形成在衬底中位于沟槽下方；一对第二区域，其形成于衬底中，其中一对沟道区各自在衬底中位于第一区域与第二区域中一者之间，其中第一区域和第二区域具有第二导电类型，并且其中沟道区中的每一者包括基本上沿相对沟槽侧壁中的一者延伸的第一部分和基本上沿衬底表面延伸的第二部分；一对导电浮栅，其各自至少部分地设置在沟槽中、邻近沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；导电擦除栅，其具有设置在沟槽中并且邻近浮栅设置且与浮栅绝缘的下部部分；导电耦合栅，其设置在沟槽中、设置在浮栅之间且与其绝缘、设置在第一区域上面且与其绝缘、并且设置在擦除栅下方且与其绝缘；以及一对导电控制栅，其各自设置在沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性，该方法包括：
向耦合栅施加负电压；以及
向擦除栅施加正电压。
通过查看说明书、权利要求和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A是在本发明的用以形成隔离区的方法的第一步骤中使用的半导体衬底的顶视图。
图1B是沿线1B-1B截取的结构的横截面图，示出了本发明的初始处理步骤。
图1C是图1B结构的顶视图，示出了该结构的处理过程的下一步骤，其中限定了隔离区。
图1D是沿线1D-1D截取的图1C结构的横截面图，示出了在该结构中形成的隔离沟槽。
图1E是图1D结构的横截面图，示出了绝缘材料区块在隔离沟槽中的形成。
图1F是图1E结构的横截面图，示出了隔离区的最终结构。
图2A至图2J是沿线2A-2A截取的图1F的半导体结构的横截面图，依次示出了在本发明的浮栅存储器单元的非易失性存储器阵列的形成中该半导体结构的处理过程的步骤。
具体实施方式
已发现，通过在沟槽内形成电隔离耦合栅(用于电容耦合到浮栅)，替代电耦合到源极区的多晶硅区块，编程电压不受源极电压击穿的限制。具体地讲，源极区可在较低电压下操作(即，耦合栅可在较高电压下操作)，这是因为源极区与沟槽中的耦合栅电隔离。还发现，使耦合栅与源极之间的隔离层厚度大于浮栅与源极之间的绝缘层厚度可提供优异性能。
本发明的方法在图1A至图1F以及图2A至图2J中示出(这些图示出用于制造本发明的存储器单元阵列的处理步骤)。该方法从半导体衬底10开始，半导体衬底10优选地为P型并且在本领域中是众所周知的。下文所述的层的厚度将取决于设计规则和工艺技术形成。本文所述内容针对深亚微米技术工艺。然而，本领域的技术人员将理解，本发明并不限于任何特定工艺技术形成，也不限于下文中所述工艺参数中的任一者的任何特定值。
隔离区形成
图1A至图1F示出在衬底上形成隔离区的众所周知的STI方法。参见图1A，示出了半导体衬底10(或半导体阱)的平面顶视图，半导体衬底10优选地为P型并且在本领域中是众所周知的。第一材料层12和第二材料层14形成(例如，生长或沉积)于衬底上。例如，第一层12可为二氧化硅(下文中为“氧化物”)，其通过诸如氧化或氧化物沉积(例如，化学气相沉积或CVD)的任何众所周知的技术形成于衬底10上达到大约50-的厚度。也可使用氮掺杂的氧化物或其他绝缘电介质。第二层14可为氮化硅(下文中为“氮化物”)，其优选地通过CVD或PECVD形成于氧化物层12上面达到大约的厚度。图1B示出了所得结构的横截面。
形成第一层12和第二层14后，将合适的光阻剂材料16涂覆于氮化物层14上，并实施掩模步骤以从沿Y或列方向延伸的某些区域(条带18)选择性地去除光阻剂材料，如图1C所示。在光阻剂材料16被去除的情况下，使用标准蚀刻技术(即，各向异性氮化物和氧化物/电介质蚀刻工艺)在条带18中蚀刻掉暴露的氮化物层14和氧化物层12，以在结构中形成沟槽20。相邻条带18之间的距离W可与所用工艺的最小光刻特征一样小。然后使用硅蚀刻工艺来使沟槽20向下延伸到硅衬底10中(例如，达到大约至数微米的深度)，如图1D所示。在光阻剂16未被去除的情况下，氮化物层14和氧化物层12被保持。图1D所示的所得结构现在限定与隔离区24交错的有源区22。
此结构经进一步处理以去除剩余的光阻剂16。然后，通过以下步骤在沟槽20中形成诸如二氧化硅的隔离材料：沉积厚氧化物层，接着进行化学机械抛光或CMP蚀刻(使用氮化物层14作为蚀刻终止层)以去除氧化物层，但沟槽20中的氧化物区块26除外，如图1E所示。接着使用氮化物/氧化物蚀刻工艺去除剩余的氮化物层14和氧化物层12，从而留下沿隔离区24延伸的STI氧化物区块26，如图1F所示。
上文所述的STI隔离方法是形成隔离区24的优选方法。然而，可替代地使用众所周知的LOCOS隔离方法(例如，凹入的LOCOS、多晶硅缓冲的LOCOS等)，其中沟槽20可不延伸到衬底中，并且隔离材料可形成在衬底表面上位于条带区18中。图1A至图1F示出了衬底的存储器单元阵列区，其中多列存储器单元将形成于由隔离区24隔开的有源区22中。应当注意，衬底10还包括其中形成控制电路的至少一个外围区(未示出)，该控制电路将用于操作在存储器单元阵列区中形成的存储器单元。优选地，隔离区块26也在上述相同STI或LOCOS工艺期间形成于外围区中。
存储器单元形成
进一步如下处理图1F中所示的结构。图2A至图2J从与图1F的视图正交的视图(沿如图1C和图1F中所示的线2A-2A)示出有源区22中的结构的横截面，因为本发明的工艺的接下来的步骤在两个区域中同时实施。
绝缘层30(优选地为氧化物或掺氮氧化物)首先形成于衬底10上面(例如，约10至厚)。此时可掺杂衬底10的有源区部分，以便相对于外围区更好地独立控制存储器装置的单元阵列部分。这种掺杂通常称为Vt注入或单元阱注入，并且在本领域中是众所周知的。在此注入期间，该外围区受到光阻剂层的保护，该光阻剂层沉积在整个结构上面并且仅从衬底的存储器单元阵列区域去除。接下来，硬掩模材料(诸如氮化物)的厚层32形成于氧化物层30上面(例如，约厚)。然后，绝缘层34(诸如氧化物)形成于氮化物层32上面。所得结构示于图2A中。
通过在氧化物层34上涂覆光阻剂(掩模)材料，然后实施掩模步骤以从所选平行条带区去除光阻剂材料，来在氧化物层34、氮化物层32和氧化物层30中形成多个平行第二沟槽36。使用各向异性氧化物、氮化物和氧化物蚀刻去除氧化物层34、氮化物层32和氧化物层30在条带区中的暴露部分，从而留下向下延伸到衬底10并且暴露衬底10的第二沟槽36。然后利用硅各向异性蚀刻工艺使第二沟槽36在有源区22中的每一者中向下延伸到衬底10中(例如，向下延伸到大约一个特征尺寸的深度，例如约至数微米)。可在沟槽36形成到衬底10中之前或之后去除光阻剂。
利用氧化物蚀刻去除氧化物34。接下来，沿第二沟槽36中的暴露硅形成可选绝缘材料牺牲层37(优选地使用热氧化或CVD氧化物工艺)，从而形成第二沟槽36的底壁和下部侧壁。氧化物37的形成允许通过氧化步骤然后进行氧化物去除来去除已损坏的硅。接下来，实施可选注入步骤以在衬底中沟槽36下方(即，衬底中将位于浮栅下面以调节浮栅VT和/或防止穿通的那些部分)注入掺杂物。优选地，该注入是成角度的注入。所得结构示于图2B中。
实施氧化物蚀刻以去除牺牲氧化物层37。然后，沿第二沟槽36中的暴露硅形成氧化物层38(优选地使用热氧化或CVD氧化物工艺)，从而形成第二沟槽36的底壁和下部侧壁(例如，约至厚)。然后在该结构上面形成多晶硅厚层40(下文中为“多晶硅”)，该结构填充第二沟槽36。可通过离子注入或通过原位掺磷或掺砷多晶硅工艺掺杂多晶硅层40(例如n+)。如果多晶硅40通过离子注入掺杂，则可实施注入物退火工艺。所得结构示于图2C中。
使用多晶硅蚀刻工艺(例如使用氮化物层32作为蚀刻终止层的CMP工艺)去除多晶硅层40，但多晶硅层40的区块仍留在第二沟槽36中。然后使用受控多晶硅蚀刻来降低多晶硅区块的高度，其中多晶硅区块的顶部与衬底10的表面大致齐平地设置。然后沿第二沟槽36的侧壁形成氧化物间隔物44。间隔物的形成在现有技术中是众所周知的，且涉及材料在结构的轮廓之上的沉积，继之以各向异性蚀刻过程，从而从结构的水平表面移除该材料，而该材料在该结构的竖直定向表面上在很大程度上保持完整(具有圆化的上表面)。通过在该结构上面沉积氧化物(例如，大约300至的厚度)，之后进行各向异性氧化物蚀刻来形成间隔物44，这将得到沿着沟槽侧壁且部分覆盖多晶硅区块的间隔物44。然后使用各向异性多晶硅蚀刻去除多晶硅区块的暴露部分，从而留下各自位于间隔物44中的一者下方(并且与间隔物44中的一者自对准)的一对多晶硅区块42。
接着跨越该结构的表面进行合适的离子注入(根据衬底是P型还是N型，该离子注入可包含砷、磷、硼和/或锑(和可选退火))以在第二沟槽36的底部处的衬底部分中形成第一(源极)区域46，之后进行注入物退火。源极区46自对准到第二沟槽36，并且具有不同于衬底的第一导电类型(例如P型)的第二导电类型(例如N型)。为使源极区46跨越隔离区24延伸，离子注入为深注入，或在注入之前，从第二沟槽36的隔离区部分去除STI绝缘材料。所得结构示于图2D中。
然后在该结构上，包括在第二沟槽36的侧壁和底部上，形成绝缘层48。绝缘层48可由不同材料的亚层形成。在一个优选的实施例中，层48是具有氧化物亚层、氮化物亚层和氧化物亚层的ONO(氧化物-氮化物-氧化物)层。然后在该结构上面形成厚导电层(例如多晶硅)，之后进行多晶硅蚀刻(例如多晶硅CMP蚀刻和多晶硅回蚀刻)以去除多晶硅层，但位于第二沟槽36的底部处的多晶硅区块50除外。所得结构示于图2E中。
在该结构上面沉积绝缘材料(例如氧化物)厚层，之后进行氧化物CMP蚀刻以去除氧化物层(以及层48的位于第二沟槽36外部的部分)，从而用氧化物52填充第二沟槽36的上部部分，如图2F所示。使用氧化物回蚀刻去除沟槽的上部部分中的氧化物52、层48和间隔物44，以暴露多晶硅区块42的顶部部分，如图2G所示。然后，实施氧化物沉积工艺，之后进行氧化物蚀刻，以沿第二沟槽36的侧壁形成氧化物间隔物54。通过氧化物形成，在多晶硅区块42的暴露部分上面形成氧化物层56。可使用高品质氧化物化学气相沉积(CVD)工艺形成层56。替代地，可使用高温热氧化(HTO)工艺形成氧化物层56，其中层56仅形成于多晶硅区块42的暴露部分上，如图2H所示。
实施氮化物和氧化物蚀刻以去除氮化物32和氧化物30。可实施可选光刻工艺，以保留沟槽36中的氧化物56。替代地，可在形成氧化物56之前去除氮化物32。使用P型离子注入来形成存储器单元的控制(或WL)晶体管。实施热氧化，以在衬底10的暴露部分上形成栅极氧化物层58(达到15A至70A的厚度)。在该结构上面(即，在氧化物层58上以及在沟槽36中)沉积厚多晶硅层。可实施原位磷或砷掺杂，或者替代地，可使用多晶硅注入和退火工艺。实施多晶硅平坦化蚀刻以使多晶硅层的顶部平坦化。使用光刻和多晶硅蚀刻工艺去除多晶硅层的某些部分，从而留下位于沟槽36中的多晶硅区块60以及栅极氧化物层58上位于沟槽36和相邻氧化物间隔物54外部的多晶硅区块62，如图2I所示。
然后使用氧化物蚀刻去除氧化物层58的暴露部分。使用氧化物沉积和各向异性蚀刻在多晶硅区块62的外侧上形成氧化物间隔物64。使用合适的离子注入(和退火)在衬底中形成第二(漏极)区域66。然后在整个结构上面形成绝缘材料68，诸如BPSG或氧化物。实施掩模步骤，在漏极区66上面限定蚀刻区。在经掩模的区域中选择性地蚀刻绝缘材料68，以形成向下延伸至漏极区66的触点开口。然后用导体金属(例如钨)填充触点开口，以形成电连接到漏极区66的金属触点70。最终的有源区存储器单元结构示于图2J中。
如图2J所示，本发明的工艺形成彼此成镜像的存储器单元对，其中存储器单元形成于氧化物区块48的每一侧上。对于每个存储器单元，第一区域46和第二区域66分别形成源极区和漏极区(但本领域的技术人员应当知道，在操作期间，源极和漏极可以切换)。多晶硅区块42构成浮栅，多晶硅区块50构成耦合栅，多晶硅区块60构成擦除栅，并且多晶硅区块62构成字线(控制)栅极。每个存储器单元的沟道区72限定在衬底的位于源极46和漏极66之间的表面部分中。每个沟道区72包括以近似直角接合在一起的两个部分，其中第一(垂直)部分72a沿经填充的第二沟槽36的垂直壁延伸，并且第二(水平)部分72b在经填充的第二沟槽36的侧壁与漏极区66之间延伸。每对存储器单元共享共用源极区46，共用源极区46设置在经填充的第二沟槽36下方(并且位于浮栅42和耦合栅50下方)。类似地，每个漏极区66在来自不同存储器单元镜像组的相邻存储器单元之间共享。在图2J所示的存储器单元阵列中，耦合栅50连续形成为跨越有源区22和隔离区24两者延伸的控制线。
浮栅42设置在第二沟槽36中，其中每个浮栅面向沟道区垂直部分72a中的一者且与其绝缘，并且位于源极区46中的一者上面。每个浮栅42包括具有面向擦除栅60的凹口80(且与其绝缘)的拐角边缘42a的上部部分，从而为福勒-诺德海姆(Fowler-Nordheim)隧穿提供穿过氧化物层56到达擦除栅60的路径。
存储器单元操作
现在将描述存储器单元的操作。此类存储器单元的操作和操作原理在美国专利No.5,572,054中也有所描述，该美国专利中关于具有浮栅的非易失性存储器单元的操作和操作原理、栅极到栅极隧穿以及由此形成的存储器单元阵列的公开内容以引用方式并入本文。最终结构是共享共用源极区46的存储器单元对。控制(字线)栅62形成于衬底上面，以控制下面的沟道区72的水平部分72b。浮栅42设置在第二沟槽36中，以便控制沟道区72的垂直部分72a(沿沟槽36的侧壁)。擦除栅60包括围绕浮栅42的边缘42a延伸的凹口80。耦合栅50设置在沟槽36中并且与浮栅42和源极区46两者绝缘。优选地，耦合栅50下方的绝缘材料(其构成绝缘层38和48)的厚度大于浮栅42下方的绝缘材料(其仅构成绝缘层38)的厚度。
为擦除任何给定有源区22中的所选存储器单元，向其擦除栅60施加高正电压。浮栅42上的电子通过福勒-诺德海姆(Fowler-Nordheim)隧穿机制诱发以从浮栅42的拐角边缘42a隧穿，穿过氧化物层56，并且到达擦除栅60上，从而使浮栅42带正电。隧穿由拐角边缘42a的锐利度以及边缘42a面向形成于擦除栅60中的凹口80这一事实得以增强。凹口80缘自具有在宽度上比其上部部分窄的下部部分的擦除栅60，并且凹口80延伸到第二沟槽36的顶部部分中以便环绕拐角边缘42a。应当注意，由于每个擦除栅60面向一对浮栅42，因此将同时擦除每一对中的两个浮栅42。
当期望对所选存储器单元进行编程时，向其漏极区66施加小电压。在其控制栅62、耦合栅50、源极区46和擦除栅60上施加正电压。由于浮栅42高度电容地耦合到源极区46、耦合栅50和擦除栅60，因此浮栅42会“看见”电压电位。由漏极区66产生的电子将从该区域流向源极区46并穿过沟道区72的深度耗尽的水平部分72b。当电子到达沟道区72的垂直部分72a时，将会看到浮栅42的高电位(因为浮栅42强电压耦合到带正电的源极区46、耦合栅50和擦除栅60)。电子将加速并且变热，其中大部分注入到绝缘层38中、穿过绝缘层38并到达浮栅42上，因此使浮栅42带负电。对于不包含所选存储器单元的存储器单元行/列，Vcc或接地电位被施加到源极区46/漏极区66、耦合栅50和控制栅62。因此，仅对所选行和列中的存储器单元进行编程。
电子将持续注入到浮栅42上，直到浮栅42上电荷的减少无法再沿垂直沟道区部分72a维持高表面电位以产生热电子。这时，浮栅42中的电子或负电荷将使从漏极区66流到浮栅42上的电子流减小。
最后，向其源极区46施加接地电位，以读取所选存储器单元。将读取电压施加到其漏极区66，并且将Vcc电压施加到其控制栅62。如果浮栅42带正电(即，浮栅放出电子)，则垂直沟道区部分72a(邻近浮栅42)导通(即，导电)。当控制栅62升高至读取电位时，水平沟道区部分72b(邻近控制栅62)也导通。因此，整个沟道区72将导通，从而导致电子从源极区46流到漏极区66。此感测到的电流将处于“1”状态。
另一方面，如果浮栅42带负电，则垂直沟道区部分72a弱导通或完全断开。即使当控制栅62和漏极区66升高到其读取电位时，也将几乎或根本没有电流流过垂直沟道区部分72a。在这种情况下，电流与“1”状态的电流相比非常小或根本没有电流。以此方式，感测到在“0”状态下对该存储器单元进行编程。将接地电位施加到未选列和行的源极区46/漏极区66和控制栅62，因此仅读取所选存储器单元。
图2J的存储器单元的一个优点在于，沟槽36中的耦合栅50可在高电压下操作(以便在编程或读取期间电容耦合到浮栅42)，而源极可在较低(或不同)电压下操作。在下表1中针对字线62、位线66、耦合栅50、擦除栅60和源极线46示出用于擦除、读取和编程的示例性电压：
表1
在此示例性实施例中，在编程期间，源极46可置于4.5V下，而耦合栅50置于10V下(即依赖耦合栅50来在较高电压下电容耦合到浮栅42)。类似地，在读取期间，源极46置于0V下，而耦合栅50置于Vcc下。
在替代实施例中，在擦除期间，可在耦合栅50上采用负电压，从而允许擦除栅上的高电压(从12伏)降低至9伏，如下表2所示：
表2
形成上述存储器单元的方法的另一个优点在于，使用相同多晶硅层和多晶硅层形成步骤来形成控制栅62和擦除栅60，以实现更好的控制和制造效率。然而，可替代使用单独的多晶硅沉积步骤来单独形成控制和擦除栅。例如，从图2H的结构开始，可实施多晶硅沉积和CMP回蚀刻，以便用多晶硅区块60填充沟槽36的顶部。然后可在多晶硅区块60上面形成保护性氧化物层。然后，实施如上所述的氮化物32和氧化物30的去除、离子注入以及栅极氧化物58的形成。然后在该结构上面形成厚多晶硅层，之后进行多晶硅蚀刻以形成多晶硅区块62作为间隔物。然后如上所述处理该结构以完成存储器单元。
该存储器单元阵列包含外围电路，该外围电路包括常规行地址解码电路、列地址解码电路、感测放大器电路、输出缓冲器电路和输入缓冲器电路，这些电路在本领域中是众所周知的。
本发明提供了一种具有减小的尺寸以及优异的编程、读取和擦除效率的存储器单元阵列。存储器单元尺寸显著减小，因为源极区46埋入衬底10内，并且自对准到第二沟槽36，其中因光刻形成、触点对准和触点完整性的限制而未浪费空间。每个浮栅42具有设置在形成于衬底中的第二沟槽36中的下部部分，以便在编程操作期间接收隧穿电子并且在读取操作期间导通垂直沟道区部分72a。每个浮栅42还具有在面向擦除栅60的凹口部分80的拐角边缘42a中终止的上部部分，以便在擦除操作期间进行到达擦除栅60的福勒-诺德海姆(Fowler Nordheim)隧穿。擦除效率由擦除栅60的环绕拐角边缘42a的缺口80增强。
同样借助本发明，使源极区46和漏极区60垂直地并且水平地分离可使得可靠性参数更容易优化，而不影响单元尺寸。此外，通过提供与控制栅62分离的擦除栅60，该控制栅只需是低电压装置。这意味着，高电压驱动电路无需耦合到控制栅62，控制栅62可与浮栅42进一步分离以减少两者间的电容耦合，并且考虑到缺乏控制栅62的高电压操作，使控制栅62与衬底10绝缘的氧化物层58可以较薄。存储器单元可仅使用两个多晶硅沉积步骤形成，其中第一个步骤用于形成浮栅，第二个步骤用于形成控制栅和擦除栅。最后，通过在沟槽中提供借助比使浮栅42与源极区46绝缘的绝缘材料厚的绝缘材料与源极区46绝缘的独立耦合栅50，实现了更好的性能，并且在源极、擦除栅和控制栅上可采用较低的耦合电压。
应当理解，本发明不限于上述的和本文中示出的实施例，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。例如，沟槽20/36可最终具有延伸到衬底中、具有垂直定向或非垂直定向的侧壁的任何形状，不仅仅是附图中所示的细长矩形形状。另外，虽然上述方法描述了使用经适当掺杂的多晶硅作为用于形成存储器单元的导电材料，但本领域的普通技术人员应当清楚，在本公开内容及所附权利要求的上下文中，“多晶硅”是指可用于形成非易失性存储器单元的元件的任何适当的导电材料。另外，可使用任何适当的绝缘体来取代二氧化硅或氮化硅。此外，可使用具有与二氧化硅(或任何绝缘体)并且不同于多晶硅(或任何导体)的蚀刻性质不同的蚀刻性质的任何适当材料。此外，如从权利要求可明显看出，并非所有方法步骤都需要以所示出或所主张的确切顺序来实施，而是可按允许恰当形成本发明的存储器单元的任何顺序来实施。另外，上述发明被示出为形成于显示为经均匀掺杂的衬底中，但众所周知并且通过本发明可设想出，存储器单元元件可形成于衬底的阱区中，这些阱区是经掺杂以与该衬底的其他部分相比具有不同导电类型的区域。单层的绝缘或导电材料可形成为多层的这些材料，且多层的绝缘或导电材料可形成为单层的这些材料。浮栅42的顶部表面可在衬底表面上方延伸或可凹入衬底表面下方。最后，虽然环绕浮栅边缘42a的凹口80为优选的，但其未必是强制性的，因为可在无凹口80的情况下实施擦除栅60(例如其中擦除栅60的下部部分仅侧向邻近或垂直邻近浮栅42(且与其绝缘))。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上面”和“在…上”均包括性地包括“直接在…上”(两者间没有设置中间材料、元件或空间)和“间接在…上”(两者间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上面”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (18)

1.一对存储器单元，包括：
半导体材料衬底，所述衬底具有第一导电类型和表面；
沟槽，所述沟槽形成到所述衬底的所述表面中并包括一对相对的侧壁；
第一区域，所述第一区域形成在所述衬底中位于所述沟槽下方；
一对第二区域，所述一对第二区域形成于所述衬底中，其中一对沟道区各自在所述衬底中位于所述第一区域与所述第二区域中一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括沿所述相对沟槽侧壁中的一者延伸的第一部分和沿所述衬底表面延伸的第二部分；
一对导电浮栅，所述一对导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性，并且位于所述第一区域上面且与其绝缘；
导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；
导电耦合栅，所述导电耦合栅设置在所述沟槽中、设置在所述浮栅之间且与其绝缘、设置在所述第一区域上面且与其绝缘、并且设置在所述擦除栅下方且与其绝缘；以及
一对导电控制栅，所述一对导电控制栅各自设置在所述沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性，
其中所述耦合栅通过比将所述浮栅与所述第一区域进行绝缘的绝缘材料更厚的绝缘材料与所述第一区域绝缘。
2.根据权利要求1所述的一对存储器单元，其中在所述控制栅对和所述浮栅对之间无垂直重叠。
3.根据权利要求1所述的一对存储器单元，其中所述擦除栅邻近所述浮栅设置并且借助具有允许进行福勒-诺德海姆隧穿的厚度的绝缘材料与其绝缘。
4.根据权利要求1所述的一对存储器单元，其中所述擦除栅包括一对凹口，并且所述浮栅中的每一者包括直接面向所述一对凹口中的一者并且与所述一对凹口中的所述一者绝缘的边缘。
5.根据权利要求4所述的一对存储器单元，其中所述擦除栅包括具有第一宽度的上部部分，并且其中所述擦除栅下部部分具有小于所述第一宽度的第二宽度。
6.根据权利要求5所述的一对存储器单元，其中所述一对凹口设置在所述擦除栅的所述上部部分和所述下部部分会合的位置处。
7.一种形成一对存储器单元的方法，包括：
在第一导电类型的半导体衬底的表面中形成沟槽，其中沟槽具有一对相对的侧壁；
在所述衬底中并且在所述沟槽下方形成第一区域；
在所述衬底中形成一对第二区域，其中一对沟道区各自限定在所述衬底中的所述第一区域与所述第二区域中一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括沿所述相对沟槽侧壁中的一者延伸的第一部分和沿所述衬底的表面延伸的第二部分；
形成一对导电浮栅，所述一对导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；
形成导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；
形成导电耦合栅，所述导电耦合栅设置在所述沟槽中、设置在所述浮栅之间且与其绝缘、设置在所述第一区域上面且与其绝缘、并且设置在所述擦除栅下方且与其绝缘；以及
形成一对导电控制栅，所述一对导电控制栅各自设置在所述沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性，
其中所述耦合栅通过比将所述浮栅与所述第一区域进行绝缘的绝缘材料更厚的绝缘材料与所述第一区域绝缘。
8.根据权利要求7所述的方法，其中在所述一对控制栅和所述一对浮栅之间无垂直重叠。
9.根据权利要求7所述的方法，其中所述擦除栅包括一对凹口，并且所述浮栅中的每一者包括直接面向所述一对凹口中的一者并且与所述一对凹口中的所述一者绝缘的边缘。
10.根据权利要求9所述的方法，其中所述擦除栅的形成包括：
形成所述擦除栅的具有第一宽度的上部部分；以及
形成所述擦除栅的具有第二宽度的所述下部部分，所述第二宽度小于所述第一宽度。
11.根据权利要求10所述的方法，其中所述一对凹口设置在所述擦除栅的所述上部部分和所述下部部分会合的位置处。
12.根据权利要求7所述的方法，还包括：
在所述沟槽的所述相对侧壁上形成氧化物牺牲层；以及
去除所述氧化物牺牲层。
13.根据权利要求7所述的方法，其中所述浮栅的形成包括：
在所述沟槽中形成导电材料；
在所述导电材料上形成一对相对的绝缘材料间隔物，以使得所述导电材料的一部分暴露在所述一对相对的绝缘材料间隔物之间；以及
去除所述导电材料的暴露部分。
14.根据权利要求13所述的方法，其中所述导电材料的所述暴露部分的所述去除包括各向异性蚀刻。
15.根据权利要求13所述的方法，其中所述擦除栅和所述控制栅的形成包括：
形成导电材料层，所述导电材料层具有设置在所述相对间隔物之间的第一部分，以及设置在所述衬底表面上面并且其间设置有所述相对间隔物的第二部分和第三部分。
16.一种对一对存储器单元中的一者进行编程的方法，其中所述一对存储器单元包括：半导体材料衬底，所述半导体材料衬底具有第一导电类型和表面；沟槽，所述沟槽形成到所述衬底的所述表面中并包括一对相对的侧壁；第一区域，所述第一区域形成在所述衬底中位于所述沟槽下方；一对第二区域，所述一对第二区域形成于所述衬底中，其中一对沟道区各自在所述衬底中位于所述第一区域与所述第二区域中一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括沿所述相对沟槽侧壁中的一者延伸的第一部分和沿所述衬底的所述表面延伸的第二部分；一对导电浮栅，所述一对导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；导电耦合栅，所述导电耦合栅设置在所述沟槽中、设置在所述浮栅之间且与其绝缘、设置在所述第一区域上面且与其绝缘、并且设置在所述擦除栅下方且与其绝缘；以及一对导电控制栅，所述一对导电控制栅各自设置在所述沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性，其中所述耦合栅通过比将所述浮栅与所述第一区域进行绝缘的绝缘材料更厚的绝缘材料与所述第一区域绝缘，所述方法包括：
向所述第二区域中的一者施加正电压；
向所述控制栅中的一者施加正电压；
向所述第一区域施加正电压；
向所述耦合栅施加正电压；以及
向所述擦除栅施加正电压；
其中施加到所述第一区域的所述正电压不同于施加到所述耦合栅的所述正电压。
17.根据权利要求16所述的方法，其中施加到所述耦合栅的所述正电压大于施加到所述第一区域的所述正电压。
18.一种对一对存储器单元进行擦除的方法，其中所述一对存储器单元包括：半导体材料衬底，所述半导体材料衬底具有第一导电类型和表面；沟槽，所述沟槽形成到所述衬底的所述表面中并包括一对相对的侧壁；第一区域，所述第一区域形成在所述衬底中位于所述沟槽下方；一对第二区域，所述一对第二区域形成于所述衬底中，其中一对沟道区各自在所述衬底中位于所述第一区域与所述第二区域中一者之间，其中所述第一区域和所述第二区域具有第二导电类型，并且其中所述沟道区中的每一者包括沿所述相对沟槽侧壁中的一者延伸的第一部分和沿所述衬底的所述表面延伸的第二部分；一对导电浮栅，所述一对导电浮栅各自至少部分地设置在所述沟槽中、邻近所述沟道区第一部分中的一者且与其绝缘以控制所述一个沟道区第一部分的导电性；导电擦除栅，所述导电擦除栅具有设置在所述沟槽中并且邻近所述浮栅设置且与所述浮栅绝缘的下部部分；导电耦合栅，所述导电耦合栅设置在所述沟槽中、设置在所述浮栅之间且与其绝缘、设置在所述第一区域上面且与其绝缘、并且设置在所述擦除栅下方且与其绝缘；以及一对导电控制栅，所述一对导电控制栅各自设置在所述沟道区第二部分中的一者上面且与其绝缘，以控制所述一个沟道区第二部分的导电性，其中所述耦合栅通过比将所述浮栅与所述第一区域进行绝缘的绝缘材料更厚的绝缘材料与所述第一区域绝缘，所述方法包括：
向所述耦合栅施加负电压；以及
向所述擦除栅施加正电压。
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