KR20080039786A - 소스 측이 소거된 부동 게이트 메모리 셀의 반도체 메모리배열을 형성하는 자기 정렬 방법 및 그에 의해 제작된메모리 배열 - Google Patents
소스 측이 소거된 부동 게이트 메모리 셀의 반도체 메모리배열을 형성하는 자기 정렬 방법 및 그에 의해 제작된메모리 배열 Download PDFInfo
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- 238000007667 floating Methods 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 80
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 239000004020 conductor Substances 0.000 claims abstract description 58
- 239000000463 material Substances 0.000 claims abstract description 31
- 230000000903 blocking effect Effects 0.000 claims description 34
- 230000001154 acute effect Effects 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 239000011810 insulating material Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 7
- 230000001939 inductive effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 54
- 150000004767 nitrides Chemical class 0.000 description 25
- 238000005530 etching Methods 0.000 description 20
- 230000008569 process Effects 0.000 description 19
- 239000011347 resin Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Abstract
본 발명은 부동 게이트 메모리 셀들의 배열을 형성하는 방법, 및 이 방법에 의해 형성된 배열에 관한 것으로서, 메모리 셀 각각은 제 1 도전형을 가지는 반도체 물질의 기판, 상기 기판에 형성된 소스 및 드레인 영역, 상기 소스 위에 형성되고 전기적으로 연결된 도전성 물질 블록, 및 상기 소스 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 채널 영역 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 부동 게이트를 포함한다. 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함한다. 도전성 제어 게이트는 상기 채널 영역의 도전성을 제어하기 위해 상기 채널 영역 위에 배치되고 그로부터 절연된다.
소스, 드레인, 메모리, 셀, 배열, 부동, 게이트, 제어, 기판, 산화물
Description
본 발명은 부동 게이트 메모리 셀(Folating Gate Memory Cell)의 반도체 메모리 배열을 형성하는 자기 정렬 방법과 관련된다. 또한, 본 발명은 상기 형(Type)의 부동 게이트 메모리 셀의 반도체 메모리 배열과 관련된다.
그 위에 전하를 저장하는 부동 게이트를 사용하는 비휘발성 반도체 메모리 셀 및 반도체 기판에서 형성된 그러한 비휘발성 메모리 셀의 메모리 배열은 종래 기술로 공지되어 있다. 전형적으로, 그러한 부동 게이트 메모리 셀은 스플릿(Split) 게이트 형 혹은 스택(Stacked) 게이트 형이었다.
반도체 부동 게이트 메모리 셀 배열의 제조 용이성(Manufacturability)에 직면한 문제점 중의 하나는 소스(Source), 드레인(Drain), 제어 게이트 및 부동 게이트와 같은 다양한 요소들의 정렬이다. 반도체 집적 공정의 설계 규칙이 줄어들어 최소 리소그래피 피처(Lithographic Feature)가 감소하면 정확한 정렬의 필요성이 더 중요해진다. 또한 다양한 파트(Part)의 정렬은 반도체 제품의 제조 수율을 결정한다.
자기 정렬은 종래 기술로 공지되어 있다. 자기 정렬은 하나 이상의 물질과 관련된 하나 이상의 단계를 처리하여 그 단계에서 피처들을 서로에 대해 자동으로 정렬시키는 것을 의미한다. 따라서, 본 발명은 스플릿 게이트 형의 반도체 메모리 배열을 제조하기 위해 자기 정렬 기술을 사용한다.
단일 웨이퍼(Wafer) 상에서 메모리 셀의 숫자를 최대화하기 위해 메모리 셀 배열 크기를 수축시킬 일정한 필요가 있다. 스플릿 게이트 형 메모리 셀을 쌍으로 형성하고, 각각의 쌍이 단일 소스 영역을 공유하고, 인접한 셀의 쌍이 공통 드레인 영역을 공유하도록 하여 메모리 셀 배열 크기를 감소시키는 것은 공지되었다. 종래에, 부동 게이트는 제어 게이트에 면한 예각 모서리(Egde)로 형성되어, 제어 게이트 소거 동작 동안에 전하를 부동 게이트로부터 제어 게이트로 이동시키는 데에 사용되는 Fowler-Nordheim 터널링(Tunneling)을 향상시켰다. 하지만, 소거 효율을 개선시킬 필요가 있다.
향상된 소거 효율을 제공하는 한편, 상당히 셀 크기가 감소된 비휘발성 스플릿 게이트형 부동 게이트 메모리 셀 배열이 필요하다.
상기 문제점은 소스 측 소거 메모리 셀 설계, 및 물질의 소스 라인(Line) 도전성 블록(Block)에 면한 예각 모서리로 상기 메모리 셀을 제작하는 방법을 제공하여 해결된다.
본 발명은 전기적으로 프로그램 및 소거 가능한 메모리 장치로서, 제 1 도전형을 가지는 반도체 물질의 기판; 상기 기판에서 이격되어 형성되고 제 2 도전형을 가지는 제 1 및 제 2 영역들로서, 그 사이의 상기 기판에서 채널 영역이 형성되고, 상기 채널 영역은 상기 제 1 영역에 인접한 제 1 부분 및 상기 제 2 영역에 인접한 제 2 부분을 포함하는 상기 제 1 및 제 2 영역들; 상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록; 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트로서, 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트; 및 상기 채널 영역의 제 2 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치를 개시한다.
추가적으로, 본 발명은 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열로서, 제 1 도전형을 가지는 반도체 물질의 기판; 상기 기판 상에 이격되어 형 성된 차단 영역들로서, 이들 영역들은 실질적으로 서로 평행하고 제 1 방향으로 뻗어있으며, 인접한 차단 영역들의 각 쌍 사이에 활성 영역이 있는 상기 차단 영역들을 포함하고, 상기 활성 영역 각각은 다수의 메모리 셀들의 쌍을 포함하고, 상기 메모리 셀 쌍들 각각은, 상기 기판에서 형성된 제 1 영역, 상기 기판에서 형성된 제 2 영역들의 쌍으로서, 채널 영역들 쌍 각각이 상기 제 1 영역과 상기 제 2 영역들 중 하나 사이의 상기 기판에서 형성되고, 상기 제 1 영역 및 제 2 영역은 제 2 도전형을 가지고, 상기 채널 영역들 각각은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역들 중 하나와 인접한 제 2 부분을 포함하는 상기 제 2 영역들의 쌍, 상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록, 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분들 중 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 각각 구비한 도전성 부동 게이트들의 쌍으로서, 상기 부동 게이트의 제 1 부분 각각은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트들, 각각이 상기 채널 영역의 제 2 부분들 중 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트들의 쌍을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 개시한다.
추가적으로, 본 발명은 반도체 메모리 셀을 형성하는 방법으로서, 제 1 도전형의 기판에 제 2 도전형의 이격된 제 1 영역 및 제 2 영역을 형성하는 단계로서, 채널 영역이 상기 제 1 영역과 제 2 영역 사이의 상기 기판에 있고, 상기 채널 영역은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역과 인접한 제 2 부분을 포함하는 상기 제 1 및 제 2 영역 형성 단계; 상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록을 형성하는 단계; 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트를 형성하는 단계로서, 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트 형성 단계; 및 상기 채널 영역의 제 2 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트를 형성하는 단계를 포함하는 반도체 메모리 셀을 형성하는 방법을 개시한다.
추가적으로, 본 발명은 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법으로서, 기판 상에 이격된 차단 영역들을 형성하는 단계로서, 이들 차단 영역들은 실질적으로 서로 평행하고 제 1 방향으로 뻗어있으며, 인접한 차단 영역들의 각 쌍 사이에 활성 영역이 있고, 상기 기판은 제 1 도전형인 상기 형성 단계; 및 상기 활성 영역들 각각에서 메모리 셀들의 쌍을 형성하는 단계로서, 상기 메모리 셀 쌍들 각각의 상기 형성 단계는, 상기 기판에서 제 1 영역을 형성하는 단계, 상기 기판에서 제 2 영역들의 쌍을 형성하는 단계로서, 채널 영역들 쌍 각각은 상기 제 1 영역과 상기 제 2 영역들 중 하나 사이의 상기 기판에서 형성되고, 상기 제 1 영역 및 제 2 영역들은 제 2 도전형을 가지고, 및 상기 채널 영역들 각각은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역들 중 하나와 인접한 제 2 부분을 포함하는 상기 제 2 영역들의 쌍 형성 단계, 상기 제 1 영역 위에 배 치되고 전기적으로 연결된 도전성 물질 블록을 형성하는 단계, 각각이 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분들 중의 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트들의 쌍을 형성하는 단계로서, 상기 부동 게이트의 제 1 부분들 각각은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트 형성 단계, 및 각각이 상기 채널 영역의 제 2 부분들 중 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트들의 쌍을 형성하는 단계를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법을 개시한다.
마지막으로, 본 발명은 제 1 도전형의 반도체 물질인 기판; 상기 기판에서 이격되어 형성되고 제 2 도전형을 가지는 제 1 및 제 2 영역들로서, 그 사이의 상기 기판에서 채널 영역이 형성되고, 상기 채널 영역은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역과 인접한 제 2 부분을 포함하는 상기 제 1 및 제 2 영역들; 상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록; 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트로서, 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트; 및 상기 채널 영역의 제 2 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트를 포함하는 반도체 메모리 셀을 동작시키는 방법으로서, 상기 제 2 영역으 로부터 상기 채널 영역으로 전자들이 흐르도록 유도하고 전자들을 상기 부동 게이트에 주입하기에 충분한 양의 전압을 상기 제 1 및 제 2 영역들 및 상기 제어 게이트 상에 인가함으로써 상기 메모리 셀을 전자들로 프로그래밍하는 단계; 및 상기 부동 게이트 상에 전자들이 상기 예각 모서리로부터 상기 도전성 물질 블록으로 터널링하도록 유도하는데 충분한 양의 전압을 상기 제 1 영역 상에 인가함으로써 상기 메모리 셀을 소거하는 단계를 포함하는 반도체 메모리 셀을 동작시키는 방법을 개시한다.
본 발명의 다른 목적 및 피처은 명세서, 청구항 및 첨부된 도면에 비추어 명백하다.
본 발명은 부동 게이트 메모리 셀에서 소스 측을 소거하여 상기 부동 게이트 메모리 셀의 크기를 감소시키고, 소스 라인 도전성 블록에 면한 예각 모서리로 상기 부동 게이트 메모리 셀을 제작함으로 향상된 소거 효율을 제공하는 장점이 있다.
도 1a 내지 도 1f 및 도 2a 내지 도 2k는 비휘발성 메모리 디바이스(Device)를 형성하는 방법을 도시한다. 이 방법은 반도체 기판(10)으로 시작하며, 반도체 기판(10)은 공지된 P 형이 바람직하다. 이하에 기술될 층(Layer)의 두께는 설계 규칙 및 공정 기술 세대에 의존한다. 본 명세서에 기술된 내용은 0.13 마이크론(Micron) 공정을 위한 것이다. 하지만, 당업자는 본 발명이 어떤 특정 공정 기술 세대 또는 이하에 기술될 공정 파라미터의 어떤 특정 값에 한정되는 것이 아님을 이해한다.
차단 영역 형성(
Isolation
Region
Formation
)
도 1a 내지 도 1f는 기판 상에 차단 영역을 형성하는 공지된 STI 방법을 도시한다. 도 1a을 참조하면, 바람직하게는 P 형이고 공지된 반도체 기판(10, 또는 그 반도체 웰(Well))의 평면도가 도시되어 있다. 물질의 제 1 층 및 제 2 층(12,14)은 기판 상에 형성된다(예를 들어, 생성(Grow) 또는 퇴적(Deposit)된다). 예를 들어, 제 1 층(12)은 실리콘 이산화물(Silicon Dioxide, 이하 "산화물")이 될 수 있고, 산화(Oxidation) 또는 산화물 퇴적(예를 들어, 화학기상 퇴적 또는 CVD)과 같은 공지 기술에 의해 기판(10) 상에 대략 50~150 Å(Angstrom)의 두께로 형성된다. 질소 도핑 산화물 또는 다른 절연 유전체(Dielectric)도 또한 사용 가능하다. 제 2 층(14)은 실리콘 질화물(이하 "질화물")이 될 수 있고, 바람직하게는 CVD 또는 PECVD에 의해 대략 1000~5000 Å 정도의 두께로 산화물층(12) 위에 형성된다. 도 1b는 결과적인 구조의 횡단면을 도시한다.
일단 제 1 층 및 제 2 층(12,14)이 형성되면, 적당한 감광성 수지(16, Photo Resist) 물질이 질화물층(14) 상에 도포되고 마스킹 단계가 수행되어 도 1c에 도시된 대로 Y 또는 수직 방향으로 뻗은 소정 영역(줄무늬 18)으로부터 감광성 수지 물질이 선택적으로 제거된다. 감광성 수지 물질(16)이 제거된 곳에는, 기판 상에 트렌치(20)를 형성하기 위하여 일반적인 에칭(Etching) 기술(예를 들어, 이방성(Anisotropic) 질화물 및 산화물/유전체 에칭 공정)을 사용하여 노출된 질화물 층(14) 및 산화물층(12)을 줄무늬(18) 형상으로 에칭해낸다. 인접한 줄무늬(18) 사이의 거리(W)는 사용된 공정의 최소 리소그래피 피처만큼 작아질 수 있다. 그리고나서, 도 1d에 도시된 대로, 실리콘 에칭 공정을 사용하여 트렌치(20)를 실리콘 기판(10) 내로(예를 들어, 대략 500 Å에서 수 마이크론의 깊이까지) 아래로 뻗게 한다. 감광성 수지(16)가 제거되지 않은 곳은, 질화물층(14) 및 산화물층(12)이 유지된다. 도 1d에 도시된 결과적인 구조는 차단 영역(24)과 얽힌(Interlace) 활성(Active) 영역(22)을 정의한다.
이 구조는 잔존한 감광성 수지(16)를 제거하기 위한 추가적인 공정을 거친다. 그리고나서, 두꺼운 산화물층을 퇴적하고, 트렌치(20) 내의 산화물 블록(26)을 제외하고 산화물층을 제거하기 위해 화학적-기계적-폴리싱(Chemical-Mechanical-Polishing) 또는 CMP 에칭을 하여 실리콘 이산화물과 같은 절연 물질이 도 1e에 도시된 대로 트렌치(20)에 형성된다. 잔존한 질화물층(14) 및 산화물층(12)은 질화물/산화물 에칭 공정을 사용하여 제거되고, 도 1f에 도시된 대로 차단 영역(24)을 따라 뻗어있는 STI 산화물 블록(26)이 남는다.
상기한 STI 차단 방법은 차단 영역(24)을 형성하는 선호되는 방법이다. 하지만, 공지된 LOCOS 차단 방법(예를 들어, 오목(Recessed) LOCOS, 다중 버퍼(Poly Buffer) LOCOS 등)이 대신하여 사용될 수 있는데, 이 경우 트렌치(20)는 기판 내로 뻗지 않고, 차단 물질은 줄무늬 영역(18)에 있는 기판 표면의 노출 부분 상에 형성(예를 들어, 생성)된다. 도 1a 내지 도 1f는 기판의 메모리 셀 배열 영역을 도시하고, 메모리 셀 컬럼들은 차단 영역(24)에 의해 분리된 활성 영역(22)에 형성된 다.
메모리 셀 형성
도 1f에 도시된 구조는 비휘발성 메모리 셀을 형성하기 위해 추가적으로 처리된다. 다음 공정 단계가 수행됨에 따라, 도 2a 내지 도 2k는 도 1f(도 1c 및 도 1f에서 도시된대로 선 2A-2A를 따라 자른)의 횡단면과 수직인 면에서 본 활성 영역(22) 내 구조의 횡단면을 도시한다. 도 2a에 도시된 대로, 절연층(30, 바람직하게는 산화물, 또는 질화물 도핑된 산화물)은 기판(10) 위에 처음 형성되고(예를 들어, 열 산화 성장에 의해), 이어서 산화물층(30) 위에 폴리실리콘(이하 "폴리")층(32)이 형성되고(예를 들어, 폴리 퇴적에 의해), 이어서 폴리층(32) 위에 두꺼운 절연층(34, 예를 들어, 질화물)이 형성된다(예를 들어, 질화물 퇴적에 의해). 주목할 점은, 상기한 차단 영역 형성 중에 도 1f의 층 에칭 공정을 생략하고, 질화물 대신에 층(14)에 폴리 물질을 사용하고, 및 도 2a의 구조에 대응하는(하지만 질화물층(34)은 제외하고) 도 1e의 구조를 그대로 둠으로써 동일한 구조가 형성될 수 있다는 점이다.
리소그래피 에칭 공정이 다음으로 수행되고, 적절한 감광성 수지 물질을 질화물층(34)에 도포하고, 마스킹 단계가 수행되어 감광성 수지 물질을 선택적으로 제거하고, 질화물층(34)의 특정 부분을 선택적으로 노출시킨다. 이방성 질화물 에칭이 다음으로 수행되어 질화물층(34)의 노출 부분을 제거하고, 그리하여 아래로 뻗어있는 트렌치(36)를 생성하고 폴리층(32)을 선택적으로 노출시킨다. 트렌치(36)를 만들어낸다. 제어된 폴리 에칭을 이어서 수행하여, 트렌치(36) 내부 폴리층(32) 의 노출 부분에서 위쪽으로 경사진 표면(32a)을 생성한다. 결과적인 구조(감광성 수지 물질을 제거한 후의)는 도 2b에 도시된다.
다음으로, 트렌치(36)를 산화물로 채우는 두꺼운 산화물층을 퇴적하고(예를 들어, TEOS를 거침으로써), 이어서 화학적-기계적-폴리싱(CMP) 에칭(에칭 스톱(Stop)으로 질화물층(34)를 사용한다)에 의해 트렌치(36)의 산화물 블록(38, 경사진 표면(32a) 위에 배치됨)을 제외한 산화물층을 제거하며, 트렌치(36)를 절연 물질(예를 들어, 산화물)로 채운다. 리소그래피 에칭 공정이 다음으로 수행되어(감광성 수지 형성, 감광성 수지를 선택적으로 제거하는 마스킹, 질화물 에칭) 산화물 블록(38) 쌍 사이의 질화물층(34) 부분을 선택적으로 노출 및 제거하고, 도 2c에 도시된 대로, 산화물 블록(38) 쌍 사이에 트렌치(40)를 남겨둔다.
이방성 폴리 에칭이 다음으로 수행되어 트렌치(40) 바닥의 폴리층(32) 노출 부분을 제거하고, 산화물층(30) 부분을 선택적으로 노출시킨다. 그리고나서, 기판이 P 형 또는 N 형인가에 따라서, 비소(Arsenic), 인(Phosphorous), 붕소(Boron) 및/또는 안티몬(Antimony)을 포함하는 적절한 이온 주입(Implantation, 및 가능한 어닐링(Anneal))을 구조의 표면에 걸쳐 실시하여 트렌치(40) 바닥의 노출된 기판 부분에서 제 1 (소스) 영역(42)을 형성한다. 소스 영역(42)은 트렌치(40)에 자기 정렬되고, 기판(예를 들어, P 형)의 제 1 도전형과 다른 제 2 도전형(예를 들어, N 형)을 가진다. 이온은 질화물층(34) 또는 산화물 블록(38)에 중요한 영향을 미치지 않는다. 결과적인 구조는 도 2d에 도시된다.
습식 산화물 에칭이 다음으로 수행되어, 산화물 블록(38)의 측벽 노출 부분 을 에칭하고, 그로 인해 폴리층(32) 경사진 표면(32a)의 작은 부분을 노출시킨다. 열적 산화 공정 및/또는 HTO 산화 퇴적이 다음으로 사용되어, 트렌치(40) 내 폴리층(32)의 노출된 상부 표면 위 및 노출된 측벽까지 뻗은 산화물층(44)을 도 2e에 도시된 대로 형성한다. 그리고나서, 트렌치(40)의 측벽을 따라 폴리 스페이서(Spacer, 46)가 형성된다. 스페이서 형성은 종래 기술로 공지되어 있고, 구조의 곡면(Contour) 상에 물질을 퇴적하고, 이방성 에칭 처리하여, 물질은 구조의 수평 표면으로부터 제거되는 한편, 물질은 구조의 수직 배향적 표면(둥근 상부 표면) 상에는 온전하게 대체로 남게 된다. 스페이서(46)는 구조 위에 폴리실리콘을 퇴적하고 이방성 폴리 에칭함으로써 형성된다. 폴리 스페이서의 형성 다음에 스페이서(46) 사이의 산화물층(30) 노출 부분을 제거하는 산화물 에칭이 실시되어 도 2f에 도시된 대로 기판(10)이 노출된다.
두꺼운 폴리층이 구조 위에 퇴적되고, 폴리 화학적-기계적-폴리싱(CMP) 에칭(에칭 스톱으로 질화물층(34)을 사용한다)이 이어져서 트렌치(40) 내 폴리 블록(48)을 제외한 폴리층을 제거한다. 폴리 에칭 백(Back) 공정은 폴리 블록(48)의 상단 부분을 제거하기 위해 수행된다(그 결과 이 블록들의 상부 표면은 산화물 블록(38)의 상부 블록 아래에 있다). 산화 단계가 다음으로 수행되어, 도 2g에 도시된 대로 폴리 블록(48)의 상부 표면 상에 산화물층(50)을 형성한다. 질화물 에칭이 다음으로 사용되어 질화물층(34)을 제거한다. 다음으로 질화물 퇴적 및 이방성 에칭 백을 거쳐 질화물 스페이서(52,54)가 산화물 블록(38)의 측벽을 따라 형성된다. 이하에서 명백해질 것처럼, 질화물 스페이저(52)의 폭은 부동 게이트와 워드 라 인(Word Line) 사이의 결합 비율을 결정한다(즉, 부동 게이트 및 제어 게이트의 최종 오버랩을 결정한다). 다음으로 이방성 폴리 에칭이 수행되어 폴리층(32)의 노출 부분을 제거하고, 그 결과 도 2h에 도시된 대로 분리된 폴리 블록(32b)이 만들어진다.
다음으로 질화물 에칭이 수행되어, 질화물 스페이서(52,54)를 제거한다. 그리고나서 산화물 에칭이 사용되어 도 2i에 도시된 대로, 산화물층(50) 및 산화물층(30)의 노출 부분을 제거한다(기판(10)을 노출시킨다). 다음으로 절연층(56)이 구조 위에 형성된다. 절연층(56)은 단일 절연층(예를 들어, 산화물) 또는 절연 물질의 서브(Sub)층을 연속적으로 퇴적시킴으로써 제작된 다물질층(예를 들어, 산화물-질화물-산화물, 또는 ONO 절연으로 공지됨)일 수 있다. 다음으로 절연층(56) 위에 폴리 스페이서(58)가 형성된다(일반적으로 기판(10)으로부터 절연되어 위에 형성되고, 일반적으로 폴리층(32) 및 산화물 블록(38)에 측면으로 인접한다). 이어서 산화물층(56)의 노출 부분을 제거하는 산화물 에칭으로 도 2j에 도시된 대로 구조를 남긴다.
질화물 스페이서(60)는 질화물 퇴적 및 에칭 공정에 의하여 폴리 스페이서에 측면으로 인접하여 형성된다. 적절한 이온 주입(및 가능한 어닐링)이 사용되어 스페이서(60)와 인접한 기판에 제 2 (드레인) 영역(62)을 형성한다. 그리고나서 BPSG 또는 산화물과 같은 절연 물질(64)이 전체 구조 위에 형성된다. 마스킹 단계가 수행되어 드레인 영역(62) 위에 에칭 구역을 정의한다. 절연 물질(64)은 마스킹된 영역에서 선택적으로 에칭되어 드레인 영역(62)까지 아래로 뻗은 컨택 개구 부(Contact Opening)를 생성한다. 그리고나서 컨택 개구부는 도체 금속(예를 들어, 텅스텐)으로 채워져서 드레인 영역(62)에 전기적으로 연결되는 금속 컨택(66)을 형성한다. 결과적인 메모리 셀 구조는 도 2k에 도시된다.
도 2k에 도시된 대로, 상기한 공정은 서로 거울 대칭 형태인 메모리 셀 쌍을 형성하고, 메모리 셀은 폴리 블록(48)의 각 측면 상에 형성된다. 각각의 메모리 셀에서, 제 1 및 제 2 영역(42,62) 각각은 소스 및 드레인 영역을 형성한다(당업자가 소스 및 드레인이 동작 중에 스위칭될 수 있음을 안다고 하더라도). 각각의 메모리 셀에서, 폴리 블록(32b)은 부동 게이트를 구성하고, 폴리 스페이서(58)는 제어 게이트를 구성하며, 및 폴리 스페이서(46)와 폴리 블록(48)은 함께 소스 블록을 구성한다. 각 메모리의 채널 영역(68)은 소스(42)와 드레인(62) 사이에 있는 기판의 표면 부분에서 정의된다. 메모리 셀의 쌍 각각은 공통 소스 영역(42) 및 소스 블록(46,48)을 공유한다. 마찬가지로, 드레인 영역(62) 각각은 메모리 셀의 다른 거울 대칭 세트(도시되지 않음)로부터 인접한 메모리 셀 사이에서 공유될 수 있다. 상기한 공정은 차단 영역(24)을 가로질러 뻗은 소스 영역(42)를 생산하지 못한다(이는 깊은 주입 또는 이온 주입 이전에 트렌치(40)의 차단 영역 부분으로부터 STI 절연 물질을 제거함으로써 쉽게 달성될 수 있다). 하지만, (소스 영역(42)과 전기적 접촉을 하고 있는)소스 블록(46,48)은 차단 영역을 넘어 인접한 활성 영역에까지 연속적으로 형성되고, 메모리 셀 쌍의 열(Row) 각각을 위한 모든 소스 영역(42)을 함께 전기적으로 연결하는 각각의 소스 라인들을 형성한다.
부동 게이트(32b) 각각은 부동 게이트(32b)의 측면과 예각 모서리(70)에서 종단(Terminate)되는 경사진 상부 표면(32a)을 포함한다. 예각 모서리는 90 도 이하의 각도로 두 표면이 교차되어 형성된다. 예각 모서리(70)는 제어 게이트(58)의 하나에 면하고 그로부터 절연되어 있으며, 그 결과 산화물층(44)을 통한 Fowler-Nordheim 터널링을 위한 경로를 제공한다. 각각의 부동 게이트(32b)는 소스 영역(42) 위로 뻗어 있고 그로부터 절연된 제 1 부분, 및 채널 영역(68)의 제 1 부분(68a) 위로 뻗어 있고 그로부터 절연된 제 2 부분을 포함한다. 각 제어 게이트(58)은 부동 게이트(32b)에 측면으로 인접하고(그리고 그로부터 절연됨) 채널 영역(68)의 제 2 부분(68b) 위로 뻗어 있고 그로부터 절연된 하부 부분, 및 부동 게이트(32b)의 부분 위로 뻗어 올라가는(그리고 그로부터 절연됨) 상부 부분을 구비한다. 도면에서 도시된 실시예에서, 부동 게이트 상부 표면은 일반적으로 제어 게이트 아래에 배치된 평면 부분(즉, 경사지지 않은)을 포함한다. 각각의 소스 블록(46,48)은 부동 게이트(32b)에 측면으로 인접하고 소스 영역(42)들 중 하나의 위로 뻗어서 바람직하게는 그 하나에 전기적으로 접촉하는 하부 부분, 및 예각 모서리(70)를 포함하는 부동 게이트(32b)의 부분 위로 뻗어서 올라가고(그리고 그로부터 절연된) 상부 부분을 포함한다.
메모리 셀 동작
이하 메모리 셀의 동작을 기술한다. 이러한 메모리 셀의 동작 이론 및 동작은 미국 특허 제 5,572,054 호에 기술되어 있고, 부동 게이트 및 제어 게이트를 구비한 비휘발성 메모리 셀, 터널링, 및 그에 의해 형성된 메모리 셀의 배열의 동작 이론 및 동작과 관련된 공개는 본 출원에 참조로서 포함되어 있다.
주어진 어떠한 활성 영역(22)에서 선택된 메모리 셀을 초기에 소거하기 위해서, 그라운드 포텐셜(Ground Potential)이 그 드레인(62)에 인가된다. 음(Negative)의 전압(예를 들어, -4.2에서 -7 볼트)이 제어 게이트(58)에 인가된다. 그리고 높은 양(Positive)의 전압(예를 들어, +7 볼트)이 소스 영역(42)에 인가된다(따라서 소스 블록(46,48)에도 인가된다). 부동 게이트(32b) 상의 전자들은 Fowler-Nordheim 터널링 메카니즘을 통해, 부동 게이트(32b)의 상부 끝으로부터(주로 예각 모서리(70)로부터), 산화물층(44)를 통해, 소스 블록(46,48)으로 터널링하도록 유도되어 부동 게이트(32b)가 양으로 대전된다. 터널링은 예각 모서리(70)를 날카롭게 함으로써 및 전자들을 예각 모서리(70)로 몰도록 돕는 제어 게이트(58) 상에 음의 전압을 위치시킴으로써 향상된다. 주목할 점은 제어 게이트(58) 및 소스 블록(46,48) 각각이 연속적인 제어 (워드) 및 소스 라인처럼 활성 영역 및 차단 영역을 가로질러 뻗어 있기 때문에 각각의 활성 영역에 있는 메모리 셀은 동시에 '소거'된다는 것이다.
선택된 메모리 셀을 프로그램하고자 할 때, 작은 전압(예를 들어, ~0.4 볼트)이 드레인 영역(62)에 인가된다. MOS 구조의 임계 전압 근처의 양의 전압(대략 +1.1 볼트와 비슷한 정도)이 제어 게이트(58)에 인가된다. 양의 고전압(예를 들어 6 볼트와 비슷한 정도)이 소스 영역(42)에 인가된다(따라서 소스 블록(46,48)에도 인가된다). 드레인 영역(62)에서 발생된 전자들은 드레인 영역(62)로부터 소스 영역(42)으로 깊게 공핍된(Depleted) 채널 영역(68)을 통하여 흐른다. 전자들이 채널 영역(68)을 가로질러 이동하기 때문에, 부동 게이트(32b)의 높은 포텐셜을 경험한 다(왜냐하면 부동 게이트(32b)는 양으로 대전된 소스 영역(42) 및 소스 블록(46,48)에 강하게 전압-결합되어 있기 때문이다). 전자들은 가속 및 가열되고, 대부분은 절연층(30)을 통해 부동 게이트(32b)로 주입(Inject)된다. 전자들은 선택된 메모리 셀을 포함하지 않는 메모리 셀 열/컬럼을 위해 낮은 또는 그라운드 포텐셜이 소스/드레인 영역(42,62) 및 제어 게이트(58)에 인가된다. 따라서, 선택된 열 및 컬럼에 있는 메모리 셀만이 프로그램된다.
부동 게이트(32b) 상으로의 전자 주입은, 부동 게이트(32b) 상의 전하가 감소하여 핫(Hot) 전자를 발생시키는 채널 영역(68)을 따른 높은 표면 포텐셜을 더 이상 유지할 수 없을 때까지 계속된다. 여기서, 부동 게이트(32b)의 전자들 또는 음의 전하들은 드레인 영역(62)으로부터 부동 게이트(32b)로 흐르는 전자를 감소시킨다.
마지막으로, 선택된 메모리 셀을 판독(Read)하기 위해, 그라운드 포텐셜이 소스 영역(42)에(및 소스 블록(46,48)에) 인가된다. 판독 전압(예를 들어, ~0.8 볼트)은 드레인 영역(62)에 인가되고 대략 1.8에서 2.5 볼트(이런 유형의 디바이스에 사용될 수 있는 전형적인 파워 서플라이의 예이다)가 제어 게이트(58)에 인가된다. 만약 부동 게이트(32b)가 양으로 대전되었다면(즉, 부동 게이트가 전자를 방전했다면), 부동 게이트(32b) 직접 아래의 채널 영역 부분(68a)이 켜진다(Turn on). 제어 게이트(58)가 판독 포텐셜까지 상승될 때, 제어 게이트 직접 아래의 채널 영역 부분(68a)도 켜진다. 따라서, 전체 채널 영역(68)이 켜지고, 전자들을 소스 영역(42)으로부터 드레인 영역(62)까지 흐르게 한다. 이러한 감지된(Sensed) 전기적 전류가 "1" 상태이다.
한편, 만약 부동 게이트(32b)가 음으로 대전되면, 부동 게이트(32b) 직접 아래의 채널 영역 부분(68a)은 약하게 켜지거나 또는 전체적으로 꺼진다(Shut Off). 제어 게이트(58) 및 드레인 영역(62)이 판독 포텐셜까지 상승될 때에도, 채널 영역(68)을 통해 거의 또는 전혀 전류가 흐르지 않는다. 이 경우에, 전류는 "1" 상태의 전류에 비하여 매우 작거나 또는 전혀 흐르지 않는 둘 중의 하나이다. 이런 방식으로, 메모리 셀은 "0" 상태에서 프로그램된 것이 감지된다. 선택되지 않은 컬럼 및 열을 위한 소스/드레인 영역(42,62) 및 제어 게이트(58)에 그라운드 포텐셜을 인가함으로써 선택된 메모리 셀만 판독된다.
메모리 셀 배열은 종래 기술에서 알려진 종래 열 어드레스(Address) 디코딩(Decoding) 회로 설계, 컬럼 어드레스 디코딩 회로 설계, 감지 증폭기 회로 설계, 출력 버퍼(Buffer) 회로 설계 및 입력 버퍼 회로 설계를 포함하는 주변 회로 설계를 포함한다.
상기한 방법 및 결과적인 구조는 줄어든 크기와 더 우수한 프로그램 효율을 가진 메모리 셀 배열을 제공한다. 소스 영역에 전기적으로 연결된 소스 블록을 제공함으로써 소스측 소거를 할 수 있다. 특히 예각 모서리는 소거 중에 부동 게이트(32b)와 소스 블록(46,48) 사이의 터널링 효율을 향상시킨다. 또한 각각의 부동 게이트(32b)와 그에 대응되는 소스 영역 사이의 전압 결합도, (전기적으로 소스 영역(42)에 연결된)소스 블록(46,48)을 통해 향상된다. 또한 부동 게이트(32b)와 제어 게이트(58) 사이의 전압 결합에 의하여 소거도 향상된다.
주목할 점은, 본 출원에서 사용된 용어인 "위에" 및 "상에"는 암묵적으로 "직접적으로 상에"(그 사이에 배치된 중간 물질, 요소 또는 공간이 없음) 및 "간접적으로 상에"(그 사이에 배치된 중간 물질, 요소 또는 공간이 있음)을 포함한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(그 사이에 배치된 중간 물질, 요소 또는 공간이 없음) 및 "간접적으로 인접한"(그 사이에 배치된 중간 물질, 요소 또는 공간이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성함은 기판과의 사이에 하나 이상의 중간 물질/요소가 있어서 기판 상에 간접적으로 요소를 형성하는 것뿐 아니라, 기판과의 사이에 중간 물질/요소 없이 기판 상에 직접적으로 요소를 형성하는 것을 포함할 수 있다.
본 발명은 이상에서 기술되고 명세서에 도시된 실시예에 한정되지 않음이 이해되지만, 첨부된 청구항의 범위 내에서 어떠한 및 모든 변경을 포함한다. 예를 들어, 이상의 방법은 메모리 셀을 형성하는데 사용되는 도전성 물질로 적절히 도핑된 폴리실리콘의 사용을 기술하지만, "폴리실리콘"은 비휘발성 메모리 셀의 요소를 형성하는데 사용될 수 있는 모든 도전성 물질을 나타냄은, 이 공개 및 첨부된 청구항의 내용에서 당업자에게 명확하다. 추가적으로, 어떠한 적절한 절연체라도 실리콘 이산화물 또는 실리콘 질화물을 대신하여 사용될 수 있다. 게다가, 에칭 특성이 실리콘 이산화물의 특성(또는 어떤 절연체) 및 폴리실리콘과 다른 어떤 적절한 물질은 실리콘 질화물을 대신하여 사용될 수 있다. 추가적으로, 청구항으로부터 명백하게, 모든 방법 단계가 정확히 도시되거나 또는 청구된 정확한 순서로 수행될 필요는 없으며, 본 발명의 메모리 셀이 적절히 형성될 수 있는 어떠한 순서이면 된다. 추가적으로, 상기된 발명은 균일하게 도핑된 것으로 도시된 기판에서 형성된 것으로 도시되지만, 메모리 셀 요소들은 기판의 다른 부분에 비하여 다른 도전형을 가지도록 도핑된 영역인 기판의 웰 영역에서 형성될 수 있음이 본 발명에 의해 공지되고 이해된다. 절연 또는 도전성 물질의 단일 층은 그러한 물질의 다중 층으로 형성될 수 있고, 역도 마찬가지이다. 마지막으로, 한 쌍의 스페이서(46)는 트렌치의 반대 측 상에 도면에서 도시되지만, 당업자는 그러한 스페이서가 홀(Hole) 또는 트렌치에서 형성될 때 같이 계속적으로 형성 및 연결될 수 있음을 이해한다.
도 1a는 차단 영역을 형성하기 위한 본 발명의 방법 제 1 단계에서 사용되는 반도체 기판의 평면도이다.
도 1b는 1B-1B 선을 따라 자른 구조의 횡단면도로 본 발명의 초기 공정 단계를 도시한다.
도 1c는 도 1b의 구조 공정에서 다음 단계를 도시한 구조의 평면도이고, 이 도면에 차단 영역이 정의되어 있다.
도 1d는 도 1c의 1D-1D 선을 따라 자른 구조의 횡단면도로 이 구조에 형성된 차단 트렌치를 도시한다.
도 1e는 차단 트렌치에서 물질의 차단 블록 형성을 도시한 도 1d 구조의 횡단면도이다.
도 1f는 차단 영역의 최종 구조를 도시한 도 1e 구조의 횡단면도이다.
도 2a-2k는 도 1f의 2A-2A 선을 따라 자른 반도체 구조의 횡단면도로 부동 게이트 메모리 셀의 비휘발성 메모리 배열 형성에서 반도체 구조 공정 단계를 순서대로 도시한다.
Claims (40)
- 전기적으로 프로그램 및 소거 가능한 메모리 장치로서,제 1 도전형을 가지는 반도체 물질의 기판;상기 기판에서 이격되어 형성되고 제 2 도전형을 가지는 제 1 및 제 2 영역들로서, 그 사이의 상기 기판에서 채널 영역이 형성되고, 상기 채널 영역은 상기 제 1 영역에 인접한 제 1 부분 및 상기 제 2 영역에 인접한 제 2 부분을 포함하는 상기 제 1 및 제 2 영역들;상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록;상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트로서, 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트; 및상기 채널 영역의 제 2 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 1에 있어서,상기 제어 게이트는 상기 부동 게이트의 제 2 부분과 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 2 부분 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 1에 있어서,상기 부동 게이트의 제 2 부분은 상기 제어 게이트 아래에 배치된 일반적으로 평면인 상부 표면 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 1에 있어서,상기 도전성 물질 블록은 상기 부동 게이트의 제 1 부분과 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 1 부분 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 4에 있어서,상기 예각 모서리는 상기 도전성 물질 블록과 직접적으로 대면하고 그로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 1에 있어서,상기 도전성 물질 블록은,상기 부동 게이트의 제 1 부분과 측면으로 인접하고 그로부터 절연된 제 1 부분 및 상기 부동 게이트의 제 1 부분 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 구비한 도전성 물질의 스페이서인 제 1 부분; 및상기 제 1 영역 위에 배치되고 전기적으로 접촉하며, 상기 스페이서와 인접하여 배치되고 전기적으로 접촉하는 도전성 물질의 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 6에 있어서,상기 예각 모서리는 상기 도전성 물질의 스페이서와 직접적으로 대면하고 그로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 청구항 1에 있어서,상기 도전성 물질 블록은 Fowler-Nordheim 터널링을 가능하게 하는 두께를 가진 절연 물질에 의해 상기 부동 게이트로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치.
- 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열로서,제 1 도전형을 가지는 반도체 물질의 기판;상기 기판 상에 이격되어 형성된 차단 영역들로서, 이들 영역들은 실질적으로 서로 평행하고 제 1 방향으로 뻗어있으며, 인접한 차단 영역들의 각 쌍 사이에 활성 영역이 있는 상기 차단 영역들을 포함하고,상기 활성 영역 각각은 다수의 메모리 셀들의 쌍을 포함하고, 상기 메모리 셀 쌍들 각각은,상기 기판에서 형성된 제 1 영역,상기 기판에서 형성된 제 2 영역들의 쌍으로서, 채널 영역들 쌍 각각이 상기 제 1 영역과 상기 제 2 영역들 중 하나 사이의 상기 기판에서 형성되고, 상기 제 1 영역 및 제 2 영역은 제 2 도전형을 가지고, 상기 채널 영역들 각각은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역들 중 하나와 인접한 제 2 부분을 포함하는 상기 제 2 영역들의 쌍,상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록,상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분들 중 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 각각 구비한 도전성 부동 게이트들의 쌍으로서, 상기 부동 게이트의 제 1 부분 각각은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트들,각각이 상기 채널 영역의 제 2 부분들 중 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트들의 쌍을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에 있어서,상기 제어 게이트들 각각은 상기 부동 게이트의 제 2 부분들 중의 하나와 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 2 부분들 중의 하나 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에서,상기 부동 게이트의 제 2 부분들 각각은 상기 제어 게이트들 중의 하나 아래에 배치된 일반적으로 평면인 상부 표면 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에서,상기 도전성 물질 블록은 상기 부동 게이트의 제 1 부분들과 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 1 부분들 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 12에 있어서,상기 예각 모서리들 각각은 상기 도전성 물질 블록과 직접적으로 대면하고 그로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에 있어서,상기 도전성 물질 블록들 각각은,상기 부동 게이트의 제 1 부분들 중의 하나와 측면으로 인접하고 그로부터 절연된 제 1 부분 및 상기 부동 게이트의 제 1 부분들 중의 하나 위로 뻗어 올라가고 그로부터 절연된 제 2 부분을 구비한 각각의 도전성 물질의 스페이서들의 쌍인 제 1 부분; 및상기 제 1 영역 위에 배치되고 전기적으로 접촉하며, 및 상기 스페이서들과 측면으로 배치되고 전기적으로 접촉하는 도전성 물질의 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 14에 있어서,상기 예각 모서리들 각각은 상기 도전성 물질의 상기 스페이서들 중의 하나와 직접적으로 대면하고 그로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에 있어서,상기 도전성 물질 블록은 Fowler-Nordheim 터널링을 가능하게 하는 두께를 가진 절연 물질에 의해 상기 부동 게이트들 각각으로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에 있어서,도전성 물질의 다수 도전성 제어 라인들을 더 포함하고, 상기 제어 라인들 각각은 상기 제 1 방향과 수직인 제 2 방향으로 상기 활성 및 절연 영역들을 가로질러 뻗어 있고, 상기 활성 영역들 각각으로부터의 상기 제어 게이트들 중 하나를 함께 전기적으로 연결하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 청구항 9에 있어서,도전성 물질의 다수 도전성 소스 라인들을 더 포함하고, 상기 소스 라인들 각각은 상기 제 1 방향과 수직인 제 2 방향으로 상기 활성 및 절연 영역들을 가로질러 뻗어 있고, 상기 활성 영역들 각각으로부터의 상기 도전성 블록들 중 하나를 함께 전기적으로 연결하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열.
- 반도체 메모리 셀을 형성하는 방법으로서,제 1 도전형의 기판에 제 2 도전형의 이격된 제 1 영역 및 제 2 영역을 형성하는 단계로서, 채널 영역이 상기 제 1 영역과 제 2 영역 사이의 상기 기판에 있고, 상기 채널 영역은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역과 인접한 제 2 부분을 포함하는 상기 제 1 및 제 2 영역 형성 단계;상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록을 형성 하는 단계;상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트를 형성하는 단계로서, 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트 형성 단계; 및상기 채널 영역의 제 2 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트를 형성하는 단계를 포함하는 반도체 메모리 셀을 형성하는 방법.
- 청구항 19에 있어서,상기 제어 게이트는 상기 부동 게이트의 제 2 부분과 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 2 부분 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 반도체 메모리 셀을 형성하는 방법.
- 청구항 19에 있어서,상기 부동 게이트의 제 2 부분은 상기 제어 게이트의 아래에 배치된 일반적으로 평면인 상부 표면 부분을 포함하는 반도체 메모리 셀을 형성하는 방법.
- 청구항 19에 있어서,상기 도전성 물질 블록은 상기 부동 게이트의 제 1 부분과 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 1 부분 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 반도체 메모리 셀을 형성하는 방법.
- 청구항 22에 있어서,상기 예각 모서리는 상기 도전성 물질 블록과 직접적으로 대면하고 그로부터 절연된 반도체 메모리 셀을 형성하는 방법.
- 청구항 19에 있어서,상기 도전성 물질 블록을 형성하는 단계는,상기 부동 게이트의 제 1 부분과 측면으로 인접하고 그로부터 절연된 제 1 부분 및 상기 부동 게이트의 제 1 부분 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 구비한 도전성 물질의 스페이서를 형성하는 단계; 및상기 제 1 영역 위에 배치되고 전기적으로 접촉하며, 상기 스페이서와 인접하여 배치되고 전기적으로 접촉하는 도전성 물질을 형성하는 단계를 포함하는 반도체 메모리 셀을 형성하는 방법.
- 청구항 24에 있어서,상기 예각 모서리는 상기 도전성 물질의 상기 스페이서와 직접적으로 대면하고 그로부터 절연된 반도체 메모리 셀을 형성하는 방법.
- 청구항 19에 있어서,상기 도전성 물질 블록을 형성하는 단계는,Fowler-Nordheim 터널링을 가능하게 하는 두께를 가진 절연 물질층을 상기 경사진 상부 표면 및 상기 측면을 따라 형성하는 단계를 포함하는 반도체 메모리 셀을 형성하는 방법.
- 청구항 19에 있어서,상기 부동 게이트의 형성 단계는,상기 경사진 상부 표면을 형성하기 위해 상기 도전성 물질층에 경사 에칭을 수행하는 단계; 및상기 예각 모서리에서 상기 경사진 상부 표면과 만나는 상기 측면을 형성하기 위해 상기 경사진 상부 표면과 인접한 상기 도전성 물질층의 부분을 제거하는 단계를 포함하는 반도체 메모리 셀을 형성하는 방법.
- 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법으로서,기판 상에 이격된 차단 영역들을 형성하는 단계로서, 이들 차단 영역들은 실질적으로 서로 평행하고 제 1 방향으로 뻗어있으며, 인접한 차단 영역들의 각 쌍 사이에 활성 영역이 있고, 상기 기판은 제 1 도전형인 상기 차단 영역들 형성 단 계; 및상기 활성 영역들 각각에서 메모리 셀들의 쌍을 형성하는 단계로서, 상기 메모리 셀 쌍들 각각의 형성 단계는,상기 기판에서 제 1 영역을 형성하는 단계,상기 기판에서 제 2 영역들의 쌍을 형성하는 단계로서, 채널 영역들 쌍 각각이 상기 제 1 영역과 상기 제 2 영역들 중 하나 사이의 상기 기판에서 형성되고, 상기 제 1 영역 및 제 2 영역들은 제 2 도전형을 가지고, 및 상기 채널 영역들 각각은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역들 중 하나와 인접한 제 2 부분을 포함하는 상기 제 2 영역들의 쌍 형성 단계,상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록을 형성하는 단계,각각이 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분들 중의 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트들의 쌍 형성 단계로서, 상기 부동 게이트의 제 1 부분들 각각은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트들의 쌍 형성 단계, 및각각이 상기 채널 영역의 제 2 부분들 중 하나의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트들의 쌍을 형성하는 단계를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,상기 제어 게이트들 각각은 상기 부동 게이트의 제 2 부분 중 하나와 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 2 부분 중의 하나 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,상기 부동 게이트의 제 2 부분들 각각은 상기 제어 게이트들 중의 하나 아래에 배치된 일반적으로 평면인 상부 표면 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,상기 도전성 물질 블록은 상기 부동 게이트의 제 1 부분들과 측면으로 인접하고 그로부터 절연된 제 1 부분, 및 상기 부동 게이트의 제 1 부분들 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 31에 있어서,상기 예각 모서리들 각각은 상기 도전성 물질 블록에 직접적으로 대면하고 그로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성 하는 방법.
- 청구항 28에 있어서,상기 도전성 물질 블록들 각각을 형성하는 단계는,각각이 상기 제 1 부동 게이트의 제 1 부분들 중의 하나와 측면으로 인접하고 그로부터 절연된 제 1 부분 및 상기 부동 게이트 제 1 부분들 중의 하나 위로 뻗어서 올라가고 그로부터 절연된 제 2 부분을 구비한 도전성 물질의 스페이서들을 형성하는 단계; 및상기 제 1 영역 위에 배치되고 전기적으로 접촉하며, 상기 스페이서들과 인접하여 배치되고 전기적으로 접촉하는 도전성 물질을 형성하는 단계를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 33에 있어서,상기 예각 모서리들 각각은 상기 도전성 물질의 상기 스페이서들 중의 하나와 직접적으로 대면하고 그로부터 절연된 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,상기 도전성 물질 블록 각각의 형성 단계는,Fowler-Nordheim 터널링을 가능하게 하는 두께를 가진 절연 물질층을 상기 부동 게이트들의 상기 경사진 상부 표면들 및 상기 측면들을 따라 형성하는 단계를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,상기 부동 게이트들 각각의 형성 단계는,도전성 물질층을 형성하는 단계;상기 경사진 상부 표면을 형성하기 위해 상기 도전성 물질층에 경사 에칭을 수행하는 단계; 및상기 예각 모서리에서 상기 경사진 상부 표면과 만나는 상기 측면을 형성하기 위해 상기 경사진 상부 표면과 인접한 상기 도전성 물질층의 부분을 제거하는 단계를 포함하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,도전성 물질의 다수 도전성 제어 라인들을 형성하는 단계를 더 포함하고, 상기 제어 라인들 각각은 상기 제 1 방향과 수직인 제 2 방향으로 상기 활성 및 절연 영역들을 가로질러 뻗어 있고, 상기 활성 영역들 각각으로부터 상기 제어 게이트들 중 하나를 함께 전기적으로 연결하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 청구항 28에 있어서,도전성 물질의 다수 도전성 소스 라인들을 형성하는 단계를 더 포함하고, 상기 소스 라인들 각각은 상기 제 1 방향과 수직인 제 2 방향으로 상기 활성 및 절연 영역들을 가로질러 뻗어 있고, 상기 활성 영역들 각각으로부터의 상기 도전성 블록들 중 하나를 함께 전기적으로 연결하는 전기적으로 프로그램 및 소거 가능한 메모리 장치의 배열을 형성하는 방법.
- 제 1 도전형의 반도체 물질인 기판; 상기 기판에서 이격되어 형성되고 제 2 도전형을 가지는 제 1 및 제 2 영역들로서, 그 사이의 상기 기판에서 채널 영역이 형성되고, 상기 채널 영역은 상기 제 1 영역과 인접한 제 1 부분 및 상기 제 2 영역과 인접한 제 2 부분을 포함하는 상기 제 1 및 제 2 영역들; 상기 제 1 영역 위에 배치되고 전기적으로 연결된 도전성 물질 블록; 상기 제 1 영역 위에 배치되고 그로부터 절연된 제 1 부분 및 상기 채널 영역의 제 1 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 제 2 부분을 구비한 도전성 부동 게이트로서, 상기 부동 게이트의 제 1 부분은 예각 모서리에서 만나는 경사진 상부 표면 및 측면을 포함하는 상기 부동 게이트; 및 상기 채널 영역의 제 2 부분의 도전성을 제어하기 위해 그 위에 배치되고 그로부터 절연된 도전성 제어 게이트를 포함하는 반도체 메모리 셀을 동작시키는 방법으로서,상기 제 2 영역으로부터 상기 채널 영역으로 전자들이 흐르도록 유도하고 전 자들을 상기 부동 게이트에 주입하기에 충분한 양의 전압을 상기 제 1 및 제 2 영역들 및 상기 제어 게이트 상에 인가함으로써 상기 메모리 셀을 전자들로 프로그래밍하는 단계; 및상기 부동 게이트 상에 전자들이 상기 예각 모서리로부터 상기 도전성 물질 블록으로 터널링하도록 유도하는데 충분한 양의 전압을 상기 제 1 영역 상에 인가함으로써 상기 메모리 셀을 소거하는 단계를 포함하는 반도체 메모리 셀을 동작시키는 방법.
- 청구항 39에 있어서,상기 메모리 셀을 소거하는 단계는,상기 제어 게이트 상에 음의 전압을 인가하는 단계를 더 포함하는 반도체 메모리 셀을 동작시키는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/592,104 US8138524B2 (en) | 2006-11-01 | 2006-11-01 | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| US11/592,104 | 2006-11-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080039786A true KR20080039786A (ko) | 2008-05-07 |
Family
ID=39329065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070100961A KR20080039786A (ko) | 2006-11-01 | 2007-10-08 | 소스 측이 소거된 부동 게이트 메모리 셀의 반도체 메모리배열을 형성하는 자기 정렬 방법 및 그에 의해 제작된메모리 배열 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8138524B2 (ko) |
| JP (1) | JP5035775B2 (ko) |
| KR (1) | KR20080039786A (ko) |
| CN (1) | CN101174652B (ko) |
| TW (1) | TWI383473B (ko) |
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| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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| KR102131812B1 (ko) | 2013-03-13 | 2020-08-05 | 삼성전자주식회사 | 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법 |
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-
2006
- 2006-11-01 US US11/592,104 patent/US8138524B2/en active Active
-
2007
- 2007-08-08 TW TW096129196A patent/TWI383473B/zh active
- 2007-10-08 KR KR1020070100961A patent/KR20080039786A/ko not_active Application Discontinuation
- 2007-10-31 CN CN2007101700237A patent/CN101174652B/zh active Active
- 2007-10-31 JP JP2007283108A patent/JP5035775B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP5035775B2 (ja) | 2012-09-26 |
| JP2008118136A (ja) | 2008-05-22 |
| US8138524B2 (en) | 2012-03-20 |
| TWI383473B (zh) | 2013-01-21 |
| TW200822296A (en) | 2008-05-16 |
| CN101174652A (zh) | 2008-05-07 |
| US20080099789A1 (en) | 2008-05-01 |
| CN101174652B (zh) | 2012-06-13 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |