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CN104126219B - SiC半导体器件及其制造方法 - Google Patents

SiC半导体器件及其制造方法 Download PDF

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Abstract

本发明的方法对SiC基板(1)上的包含镍和钛的层进行加热以形成包含碳化钛的硅化镍层(4)，包含镍和钛的层使用蒸镀或溅射来形成，通过1100℃以上1350℃以下的加热来生成硅化镍层(4)。此时，在升温速度10℃/分钟以上1350℃/分钟以下、加热保持时间0分钟以上120分钟以下的条件下进行。利用这些加热条件，能够得到背面接触电阻足够低、且均匀的SiC半导体器件用背面电极(8)。

Description

SiC半导体器件及其制造方法
技术领域
本发明涉及SiC半导体器件的制造方法及利用该制造方法制造的SiC半导体器件。特别是，涉及均匀的背面电极的形成方法。
背景技术
以往，作为功率器件使用的半导体器件主要使用硅作为半导体材料，但带隙比硅要宽的宽带隙的半导体即碳化硅(SiC)具有如下物性值：与硅相比热传导率是其3倍，最大电场强度是其10倍，电子的漂移速度是其2倍，因此作为绝缘破坏电压高且能够以低损耗进行高温动作的功率器件，近年来各机构对其应用进行了大量的研究。这种功率器件的结构主要为在背面侧具有背面电极的纵向型半导体器件，该背面电极具备低电阻的欧姆电极。对于背面电极可使用各种材料和结构，而作为其中之一，提出了钛层和镍层和银层的层叠体(例如，参照下述专利文献1)、钛层和镍层和金层的层叠体(例如，参照下述专利文献2)等。
在以肖特基势垒二极管为代表的使用SiC的纵向型半导体器件中，使用了如下方法：在SiC基板上形成镍层之后，通过加热形成硅化镍层，在SiC基板与硅化镍层之间形成欧姆接触(例如，参照下述专利文献1和下述专利文献2)。
另外，作为形成欧姆电极的方法，提出了在SiC基板上形成多个金属(Ni、Ti、Al)的层叠膜之后，在700℃到1100℃的温度下进行加热处理的方案，示出了最优选为在800℃的温度下可得到欧姆特性(例如，参照下述专利文献3)。另外，提出了通过向SiC基板的背面照射激光从而在低温处理中形成欧姆电极的方案(例如，参照下述专利文献4)。
现有技术文献
专利文献
专利文献1：日本专利特开2007－184571号公报
专利文献2：日本专利特开2010－86999号公报
专利文献3：日本专利特开2005－277240号公报
专利文献4：日本专利特开2008－135611号公报
发明内容
发明所要解决的技术问题
然而，由上述专利文献3、上述专利文献4那样的现有技术得到的欧姆电极存在如下问题：接触电阻的偏差较大，无法得到良好的正向电压降(Vf)特性。
在上述专利文献4所记载的SiC半导体器件用背面电极的制造方法中，在SiC基板上形成镍层之后，使用KrF准分子激光器(248nm)进行0.9J/cm2的强度的激光照射，从而形成硅化镍层，在SiC基板与硅化镍层之间形成有欧姆接触。
根据上述专利文献1可知，硅化镍通过由下述(1)式所示的反应式表示的固相反应生成。
Ni+2SiC→NiSi2+2C···(1)
例如，上述专利文献1中记载了：在SiC基板上形成镍层之后，通过加热形成硅化镍层以在SiC基板与硅化镍层之间形成有欧姆接触的制造方法中，对于上述加热，在Ar气体气氛中，以1000℃的温度，进行两分钟的急速加热。
然而，若上述(1)式所示的反应式的固相反应未均匀地进行，则欧姆接触电阻会发生偏差，存在如下问题：在所制造的SiC半导体器件中无法得到良好的Vf特性。
本发明用于解决上述问题，其目的在于，提供一种新的SiC半导体器件的制造方法：对包含镍和钛的层进行加热以形成包含碳化钛的均匀的硅化镍层，并且提供一种背面电极结构的背面接触电阻足够低、且均匀的SiC半导体器件。
解决技术问题所采用的技术方案
本发明为了达到上述目的，具有如下特征。
本发明是一种在SiC半导体上形成电极结构的半导体器件的制造方法，其特征在于，在所述SiC半导体上形成包含镍和钛的层之后，通过加热来生成具有碳化钛的硅化镍层，在具有所述碳化钛的硅化镍层上形成金属层，从而形成所述电极结构。优选为，所述加热在1100℃以上1350℃以下的条件下进行。优选为，所述加热在升温速度10℃/分钟以上1350℃/分钟以下、加热保持时间0分钟以上120分钟以下的条件下进行。
作为具体示例，本发明的半导体器件作为电极结构，具有由包含碳化钛的硅化镍层的欧姆电极和金属层的背面电极构成的背面电极结构，且具有由肖特基电极和表面电极构成的表面电极结构。另外，作为具体示例，所述电极结构为如下的电极结构：在SiC半导体上，从靠近所述SiC半导体的一侧开始依次层叠有包含碳化钛的硅化镍层、钛层、镍层、金层。另外，包含所述碳化钛的硅化镍层从靠近所述SiC半导体的一侧开始依次层叠有硅化镍层、碳化钛层。
本发明的半导体器件的特征在于，是具有利用所述制造方法形成的电极结构的半导体器件。
发明效果
根据本发明的制造方法，能够得到背面接触电阻足够低且均匀的SiC半导体器件用背面电极。具体而言，通过在SiC半导体上，层叠包含钛和镍的层之后，通过加热形成包含碳化钛的硅化镍层，从而能够得到背面接触电阻足够低、且偏差小的SiC半导体器件用背面电极。由于偏差小，因此成品率好。而且，通过使加热时的条件成为预定的条件，从而能够改善背面接触电阻及其偏差。
附图说明
图1是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出SiC基板的剖视图。
图2是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出保护环的剖视图。
图3是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成绝缘层和硅化镍层的工序的剖视图。
图4是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成接触孔的工序的剖视图。
图5是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成肖特基电极的工序的剖视图。
图6是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成表面电极的工序的剖视图。
图7是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成背面电极的工序的剖视图。
图8是具有浮动限环(FLR)结构的SBD的剖视图。
图9是表示本发明的欧姆电极和方块电阻与加热温度的关系的图。
图10是表示本发明的加热温度1100℃下的加热保持时间与欧姆电极的方块电阻的关系的图。
图11是具有结势垒肖特基(JBS)结构的SBD的剖视图。
具体实施方式
下面，对本发明的实施方式进行说明。
本发明中，在SiC半导体上形成电极时，取代了现有的形成镍(Ni)层的方法，进行如下步骤：形成包含钛(Ti)和镍的层，通过加热形成包含碳化钛(TiC)的硅化镍(NiSi)层。能够在SiC半导体上，例如以镍层、钛层的顺序层叠包含钛和镍的层之后，通过加热来形成包含碳化钛的硅化镍层，通过生成碳化钛，从而能够防止碳的析出。
本发明中，通过在特定的条件下进行形成硅化镍层的加热，从而能够得到背面接触电阻足够低且均匀的背面电极结构。
此外，通过在形成成为背面电极的金属膜之后，利用逆溅射等来除去经过各种处理工序(形成肖特基电极等)而在表面析出的碳层，从而能够防止成为背面电极的金属膜的剥离，所述各种处理工序在形成包含碳化钛的硅化镍层之后进行。
本发明中，在包含碳化钛的硅化镍层上形成有金属层。为方便起见，将包含碳化钛的硅化镍层称为欧姆电极，将其上的金属层称为背面电极，将由欧姆电极和背面电极构成的结构称为背面电极结构。另一方面，在与SiC基板的背面电极结构相反的表面，形成有由与SiC基板相接设置的肖特基电极、和设置在该肖特基电极上的金属层构成的表面电极。将由肖特基电极和表面电极构成的结构称为表面电极结构。
作为本发明所涉及的SiC半导体器件的优选实施方式，对于肖特基势垒二极管，参照图1～7进行说明。图1～7是用于说明肖特基势垒二极管的制造方法的图，示意性地表示制造工序的中途状态的肖特基势垒二极管的剖面。另外，图7表示通过本实施方式所制造的肖特基势垒二极管的结构。使用SiC半导体的肖特基势垒二极管包括SiC基板1、保护环2、绝缘层3、包含碳化钛的硅化镍层4、肖特基电极6、表面电极7、背面电极8。
图1是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出SiC基板的剖视图。SiC基板1由晶片层和外延层构成，该晶片层由SiC形成，该外延层由SiC形成。晶片层与外延层之间的边界线在图中省略，但SiC基板1的外延层侧的面是表面，晶片层侧的面是背面。
图2是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成保护环的工序的剖视图。如图2所示，通过对SiC基板1的外延层的一部分实施离子注入，从而在SiC基板1的表面的表面层有选择地形成保护环2。
图3是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成绝缘层和硅化镍层的工序的剖视图。在SiC基板1的表面上形成由氧化膜(例如SiO2)构成的绝缘层3以使得覆盖保护环2之后，在SiC基板1的背面形成包含镍和钛的层，通过继续进行的加热来形成由包含碳化钛的硅化镍层4构成的欧姆电极。
包含镍和钛的层优选以镍层、钛层的顺序形成在SiC基板1上。关于镍和钛的比例，在通过层叠来形成镍层和钛层的情况下，可通过将各个膜厚的比例设为1比1到10比1，优选地设为3比1到6比1来实施。此时，优选为，镍层的膜厚是20nm～100nm，钛层的膜厚是10nm～50nm。另外，也可形成为合金层以使得在镍中包含钛。在这种情况下，镍和钛的比例也可通过设为1比1到10比1，优选地设为3比1到6比1来实施。通过在1050℃以上1350℃以下的条件下对所述包含镍和钛的层进行加热，从而利用与SiC基板1的反应来生成碳化钛，可得到包含碳化钛的硅化镍层4。
镍层和钛层的形成方法可使用蒸镀、溅射等薄膜形成方法。在形成薄膜之后，在氩(Ar)等惰性气体气氛中，在压力0.1Pa以上1.013MPa以下、优选为0.1MPa以上0.2MPa以下、以及气体流量100cc/分钟以上10000cc/分钟以下、优选为500cc/分钟以上3000cc/分钟以下的条件下进行加热，得到包含碳化钛的硅化镍层4。该加热使用加热炉，升温速度为10℃/分钟以上1350℃/分钟以下、优选为10℃/分钟以上100℃/分钟以下，到达温度为1100℃以上1350℃以下、优选为1150℃以上(优选为1200℃以上)1350℃以下，加热保持时间为0分钟以上120分钟以下、优选为2分钟以上30分钟以下。
如实施方式所示，若测定欧姆电极的方块电阻，则可得到到达温度1100℃以上且电阻值较低、并且偏差也较小的结果。若升温速度、到达温度和加热保持时间处于上述范围内，则背面接触电阻成为方块电阻0.7Ω/□以下，足够低，并且背面接触电阻均匀且成品率好。在优选的情况下，可得到方块电阻为0.4Ω/□以下、且偏差较小的元件。另外，关于升温速度，若小于10℃/分钟，则生产性显著降低，因此不优选。另一方面，若超过1350℃/分钟，则加热装置中使用的构件会由于热冲击而发生损坏等不良情况。若升温速度为10℃/分钟以上100℃/分钟以下，则可在确保生产性的同时不会发生上述不良情况，因此其效果更加显著。若到达温度小于1050℃，则硅化镍层的生成不够。若到达温度超过1350℃，则会超过加热装置中使用的构件的耐热温度，因此有时会在装置中发生不良情况，加热温度的上限因装置的耐热温度而受到制约。若到达温度为1200℃以上1350℃以下，则其效果更加显著。加热保持时间也可为0分钟，但在加热保持时若超过120分钟，则生产性显著降低并且装置可能会发生过热。加热保持时间由于上述观点进一步优选为2分钟以上30分钟以下。
所形成的包含碳化钛的硅化镍层4的厚度为10～100nm，优选为20～30nm。
此外，由于碳化钛示出与形成在欧姆电极上的背面电极层叠体的钛具有良好的密接性，因此具有抑制背面电极剥离的功能。
图4是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成保护环的工序的剖视图。图5是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成肖特基电极的工序的剖视图。如图5所示，在通过蚀刻露出的部分例如形成钛层以作为肖特基电极6之后，通过继续进行的加热来形成肖特基接触。加热温度为400～600℃左右。加热气氛为氩或氦。
图6是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成表面电极的工序的剖视图。如图6所示，通过例如利用铝来覆盖肖特基电极6，从而形成表面电极7。
图7是在本发明的实施方式所涉及的肖特基势垒二极管的制造方法中示出形成背面电极的工序的剖视图。在去除了碳层的包含碳化钛的硅化镍层4上，如图7所示，例如形成由以钛、镍、金的顺序层叠的层叠体构成的背面电极8。
对所有成膜操作完成后的SiC基板1进行切割，从而得到SiC肖特基势垒二极管的芯片。以上，对肖特基势垒二极管进行了说明，但本发明所涉及的SiC半导体器件并不局限于肖特基势垒二极管，对于MOSFET等使用SiC的各种半导体器件都是相同的。
(实施例1)
对于本发明的实施例，下面参照图8进行说明。图8是具有浮动限环(FLR)结构的肖特基势垒二极管(SBD)的剖视图。
在形成有外延层(低浓度n型漂移层13)的SiC基板(高浓度n型基板12)的表面侧(低浓度n型漂移层13侧)的表面层，通过离子注入形成有沟道阻止层用的n型区域(未图示)、终端结构用的p型区域(p型杂质离子注入区域14)、和FLR结构16用的p型区域。之后，对于为了形成沟道阻止层用的n型区域而注入的磷(P)、和为了形成终端结构用的p型区域和FLR结构16用的p型区域而注入的铝(Al)，在氩气氛中1620℃的温度下进行180秒的活性化。之后，使用常压CVD装置在基板表面侧形成厚度500nm的SiO2膜(未图示)之后，在基板背面侧(高浓度n型基板12侧)使用溅射装置，形成厚度20nm的钛层和厚度60nm的镍层。此外，从基板背面侧开始，依次层叠厚度60nm的镍层、厚度20nm的钛层。对于形成有镍层和钛层的基板，使用具有红外线灯的高速退火装置(RTA)，在氩气氛中，进行升温速度20℃/分钟、到达温度1100℃、加热保持时间2分钟的加热处理。利用该加热处理，SiC基板的硅原子与镍发生反应，生成硅化镍，可得到欧姆接触。另外，SiC基板的碳原子与钛发生反应，生成碳化钛，在硅化镍的表面析出。由此，形成由包含碳化钛的硅化镍层构成的欧姆电极11。
接着，使用氟酸缓冲液在基板表面侧的氧化膜(SiO2膜)上形成接触孔(参照图4)，在利用溅射装置以200nm的厚度形成肖特基电极15用的钛之后，使用RTA在氩气氛中500℃下进行5分钟的处理。
接着，使用蒸镀装置在包含碳化钛的硅化镍层(欧姆电极11)上，连续蒸镀钛70nm、镍70nm、金200nm，形成背面电极(未图示)。这里使用的背面电极材料也可使用银(Ag)、铝、铜(Cu)等，背面电极的层结构也可为单层或2层。另外，背面电极的形成方法也可使用溅射法、镀覆法等。
对通过这种制造方法得到的基板进行切割，对电学特性进行评估的结果是，能够得到室温下的导通电压(Vf)为1.39±0.045V的SiC肖特基势垒二极管。±0.045V表示多个元件的偏差的程度。
(实施例2)
本实施例2中，对于在SiC半导体上，层叠包含钛和镍的层之后，通过加热来形成包含碳化钛的硅化镍层时的该加热的条件，设定多个条件来进行调查。对使用具有红外线灯的高速退火装置(RTA)，在氩气氛中、升温速度10℃/分钟下且使加热温度条件不同来制造的欧姆电极的方块电阻进行测定。加热保持时间设为30分钟。表1示出测定结果。
[表1]
加热温度(℃) 方块电阻(Ω/□) 偏差
1000 0.75 0.15
1050 0.57 0.14
1100 0.42 0.07
1150 0.39 0.06
1200 0.37 0.05
1250 0.36 0.04
1300 0.35 0.039
1350 0.35 0.038
1400 0.35 0.037
1450 0.35 0.036
1500 0.35 0.035
图9中示出表1的欧姆电极的方块电阻与加热温度的关系。图9是表示本发明的欧姆电极和方块电阻与加热温度的关系的图。图中，纵棒的长度表示方块电阻的偏差。可认为存在加热温度越高、电阻值越低，其偏差也越小的趋势。然而，在加热温度1100℃以上时，电阻值及其偏差都大致恒定。由表1可知，在加热温度1050℃以上时，方块电阻示出为0.57Ω/□以下，并且其偏差也示出为0.14以下，相比于1000℃的情况得到改善。在加热温度1100℃以上时，方块电阻示出为0.42Ω/□以下，并且其偏差也示出为0.14以下，可知是优异的。另外，若加热温度为1150℃以上，则方块电阻为0.39Ω/□以下，可进一步降低，并且其偏差也为0.06以下，进一步得到改善。而且，若加热温度为1200℃以上，则方块电阻示出为0.37Ω/□以下，并且其偏差也示出为0.05以下，进一步得到改善。若加热温度超过1350℃，则虽然方块电阻及其偏差也是优异的，但改善效果未特别提高。
而且，对于在升温速度50℃/分钟及100℃/分钟下制造的样本，若测定欧姆电极的方块电阻，则也可得到与图9所示的结果大致相同的结果。
接着，对升温速度10℃/分钟、加热温度1100℃下使加热保持时间不同来制造的多个欧姆电极的方块电阻进行测定。表2示出测定结果。
[表2]
图10中示出表2的欧姆电极的方块电阻与加热温度1100℃下的加热保持时间的关系。图10是表示本发明的加热温度1100℃下的加热保持时间与欧姆电极的方块电阻的关系的图。图中，横轴用分钟的单位示出保持时间。图中，纵棒的长度表示方块电阻的偏差。可认为存在加热保持时间越长、电阻值越低，其偏差也越小的趋势。然而，在加热保持时间为20分钟以上时，方块电阻的电阻值及其偏差都大致恒定。
由此，在加热保持时间为0分钟以上时，方块电阻示出为0.7Ω/□以下，并且其偏差也示出为0.15以下，可知特性是优异的。另外，若加热保持时间为1分钟以上，则方块电阻为0.66Ω/□以下，可进一步降低，并且其偏差也为0.14以下，进一步得到改善。而且，若加热保持时间为2分钟以上，则方块电阻示出为0.62Ω/□以下，并且其偏差也示出为0.13以下，进一步得到改善。而且，若将加热保持时间设为5分钟以上、10分钟以上、20分钟以上，则进一步得到改善。然而，即使使加热保持时间较长，改善的效果也未特别提高，因此加热保持时间的上限优选设为120分钟以下，也可为30分钟以下。
而且，若对于在加热温度1100℃、1150℃、1200℃、1250℃、1300℃、1350℃、1400℃、1450℃、1500℃、升温速度50℃/分钟、100℃/分钟的条件下制造的样本进行测定，则可得到与图10所示的结果相同的结果。
(实施例3)
对于本发明的实施例3，下面参照图11进行说明。图11是具有结势垒肖特基(JBS)结构的肖特基势垒二极管(SBD)的剖视图。取代实施例1的肖特基势垒二极管，对于图11所示的具有结势垒肖特基(JBS)结构17的肖特基势垒二极管(SBD)，也与实施例1相同地进行制造。在与实施例1相同的加热条件下，得到与实施例1相同的结果。
(比较例)
本比较例中，对于不使用本发明的背面电极的形成方法的SiC半导体器件的制造工序进行说明。首先，在形成有外延层的SiC基板上，通过离子注入形成有沟道阻止层用的n型区域、终端结构用的p型区域和浮动限环(FLR)结构用的p型区域。接着，对于为了形成沟道阻止层用的n型区域而注入的磷、和为了形成终端结构用的p型区域和FLR结构用的p型区域而注入的铝，在氩气氛中1620℃的温度下进行180秒的活性化。接着，使用常压CVD装置在基板表面侧形成有厚度500nm的SiO2膜。接着，在基板背面侧使用溅射装置形成厚度60nm的镍层，使用RTA，在氩气氛中，以升温速度1500℃/分钟升温成1000℃之后，进行2分钟的加热处理，生成硅化镍。之后，利用与实施例1相同的方法形成背面电极。对所得到的基板进行切割，对电学特性进行评估的结果是，室温下的导通电压(Vf)为1.41±0.242V。
由实施例1和比较例的结果可知，实施例1中，导通电压(Vf)为1.39，比比较例的1.41低。而且，可知导通电压的偏差在实施例1中为±0.045V，比比较例的±0.242小一个位数以上。因而，通过使用本发明的SiC半导体器件用背面电极结构和SiC半导体器件的制造方法，从而能够得到背面接触电阻足够低、且均匀的SiC半导体器件。
上述实施方式和实施例是为了容易理解发明而记载的，而并不局限于该方式。当然可以在不脱离本发明要旨的范围内进行各种变更。本发明所涉及的SiC半导体器件并不局限于肖特基势垒二极管，例如还包括MOSFET等使用SiC的各种半导体器件。另外，本发明即使使半导体层或半导体区域的导电型(n型、p型)反转也同样成立。
工业上的实用性
如上所述，本发明所涉及的SiC半导体器件及其制造方法对于在背面侧包括低电阻的欧姆电极的具有背面电极的纵向型功率半导体装置是有用的。
标号说明
1 SiC基板
2 保护环
3 绝缘层
4 包含碳化钛的硅化镍层
6 肖特基电极
7 表面电极
8 背面电极
11 欧姆电极
12 高浓度n型基板
13 低浓度n型漂移层
14 p型杂质离子注入区域
15 肖特基电极
16 FLR结构
17 JBS结构

Claims (5)

1.一种半导体器件制造方法，在SiC半导体上形成电极结构，其特征在于，
在所述SiC半导体上形成包含镍和钛的层之后，通过加热来生成具有碳化钛的硅化镍层，在具有所述碳化钛的硅化镍层上形成金属层，从而形成所述电极结构，所述加热在1150℃以上1350℃以下的条件下进行，
所述加热在升温速度为10℃/分钟以上100℃/分钟以下、加热保持时间为120分钟以下的条件下进行。
2.如权利要求1所述的半导体器件制造方法，其特征在于，
所述半导体器件具有背面电极结构和表面电极结构作为所述电极结构，所述背面电极结构由具有所述碳化钛的硅化镍层的欧姆电极和所述金属层的背面电极构成，所述表面电极结构由肖特基电极和表面电极构成。
3.如权利要求1所述的半导体器件制造方法，其特征在于，
所述电极结构为如下电极结构：在所述SiC半导体上，从靠近所述SiC半导体的一侧开始依次层叠有具有所述碳化钛的硅化镍层、钛层、镍层、金层。
4.如权利要求1所述的半导体器件制造方法，其特征在于，
具有所述碳化钛的硅化镍层从靠近所述SiC半导体的一侧开始依次层叠有硅化镍层、碳化钛层。
5.一种半导体器件，其特征在于，利用权利要求1至4中的任一项所述的半导体器件制造方法来制造。
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