[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6099298B2 - ＳｉＣ半導体デバイス及びその製造方法 - Google Patents

ＳｉＣ半導体デバイス及びその製造方法 Download PDF

Info

Publication number
JP6099298B2
JP6099298B2 JP2011120124A JP2011120124A JP6099298B2 JP 6099298 B2 JP6099298 B2 JP 6099298B2 JP 2011120124 A JP2011120124 A JP 2011120124A JP 2011120124 A JP2011120124 A JP 2011120124A JP 6099298 B2 JP6099298 B2 JP 6099298B2
Authority
JP
Japan
Prior art keywords
layer
nickel silicide
nickel
titanium
silicide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011120124A
Other languages
English (en)
Other versions
JP2012248729A (ja
Inventor
文一 今井
文一 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2011120124A priority Critical patent/JP6099298B2/ja
Priority to DE201211002275 priority patent/DE112012002275T5/de
Priority to CN201280024155.8A priority patent/CN103548119B/zh
Priority to PCT/JP2012/064003 priority patent/WO2012165513A1/ja
Publication of JP2012248729A publication Critical patent/JP2012248729A/ja
Priority to US14/078,833 priority patent/US9129939B2/en
Priority to US14/802,092 priority patent/US9401411B2/en
Application granted granted Critical
Publication of JP6099298B2 publication Critical patent/JP6099298B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H01L21/244—Alloying of electrode materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、電極の剥離を防止したＳｉＣ半導体デバイス及びＳｉＣ半導体デバイスの製造方法に関する。例えば縦型構造のショットキーバリアダイオードなどの裏面電極構造において裏面電極の剥離を十分抑制することができる半導体デバイスに関する。
従来からパワーデバイスとして用いられている半導体デバイスは、半導体材料としてシリコンを用いたものが主流であるが、ワイドギャップ半導体であるＳｉＣは、シリコンに比較して熱伝導度が３倍、最大電界強度が１０倍、電子のドリフト速度２倍という物性値を有していることから、絶縁破壊電圧が高く低損失で高温動作可能なパワーデバイスとして、近年その応用が研究されている。
パワーデバイスの構造は、裏面側に低抵抗なオーミック電極を備えた裏面電極を有する縦型の半導体デバイスが主流である。裏面電極には様々な材料および構造が用いられているが、その中の１つとして、チタン層とニッケル層と銀層との積層体（特許文献１参照）や、チタン層とニッケル層と金層との積層体（特許文献２参照）などが提案されている。
ショットキーバリアダイオードに代表されるＳｉＣを用いた縦型半導体デバイスにおいては、ＳｉＣ基板上にニッケル層を製膜後、加熱によりニッケルシリサイド層を形成して、ＳｉＣ基板とニッケルシリサイド層との間にオーミックコンタクトを形成する手法が用いられている（たとえば特許文献１および特許文献２参照）。しかしながら、該ニッケルシリサイド層の上に裏面電極を形成した際に、裏面電極がニッケルシリサイド層から剥がれやすいという問題があった。
そこで、特許文献３においては、ニッケルシリサイド層の形成時にニッケルシリサイド層の表面に残るニッケル層を除去した後に、チタン層、ニッケル層および銀層をこの順に積層してなるカソード電極を形成した構成の裏面電極とすることが提案されている。カソード電極のニッケルシリサイド層と接する部分はＮｉ以外の金属からなるようにすることで、剥がれ不良を抑制することが提案されている。また、ニッケルシリサイド等とカソード電極との間にＣが析出した層が形成されていても、Ｎｉ層と共にＣが析出した層を除去することができて、剥離を防止できることが示されている。
また、特許文献４においては、ニッケルシリサイド層の表面に形成された炭化物を除去することで、裏面電極の密着性を向上させることが提案されている。
特開２００７−１８４５７１号公報 特開２０１０−８６９９９号公報 特開２００８−５３２９１号公報 特開２００３−２４３３２３号公報
従来技術の特許文献３や特許文献４において、不良が抑制できるとされている構成の裏面電極においても、ニッケルシリサイド層とカソード電極層のチタン層との密着性が低いという問題がある。例えば、半導体デバイスのダイシング時に裏面電極がニッケルシリサイド層から剥がれてしまうという問題がある。
たとえば、特許文献３に記されたＳｉＣ半導体デバイス用裏面電極の製造方法では、ＳｉＣ基板上にニッケル層を形成し、引き続いて行う加熱によりニッケルシリサイド層を形成し、ＳｉＣとニッケルシリサイド層の間にオーミックコンタクトを形成している。
特許文献１の記載によれば、ニッケルシリサイドは、以下の反応式で示される固相反応により生成する。
Ｎｉ ＋ ２ＳｉＣ → ＮｉＳｉ２ ＋ ２Ｃ
上記の反応式で生成した炭素（Ｃ）は、不安定な過飽和状態あるいは微析出体として、ニッケルシリサイド層の内部全体に分散して存在するが、シリサイド形成後に加熱処理を行うとこれが一気に排出され、シリサイド層の表面や内部に、グラファイトとみられる析出物として層状に凝集（析出）する。析出物は、脆く、付着性の乏しい材料であるので、わずかな応力が作用すると容易に破断し、シリサイド層上に形成した裏面電極金属層の剥離が発生する。
以上のように、ＳｉＣ半導体デバイスを製造する工程においては、ＳｉＣ基板にオーミック電極の形成のためにＮｉを蒸着させた後に、加熱処理によりＳｉＣ基板と電極のＮｉが反応し、ニッケルシリサイドが形成される。さらに、半導体デバイスのショットキー電極形成過程等において、種々の加熱処理が行われるため、ＳｉＣ基板の炭素は拡散されてニッケルシリサイド中やニッケルシリサイド表面に析出してくるという問題がある。
本発明は、これらの問題を解決しようとするものであり、裏面電極の剥離を十分に抑制することができる半導体デバイスの製造方法と、裏面電極の剥離が防止された新規な裏面電極構造を有するＳｉＣ半導体デバイスを提供することを目的とする。
本発明では、ＳｉＣ半導体上への電極形成において、従来のＮｉ層を形成する方法に換えて、チタン及びニッケルを含む層を形成して、加熱によりチタンカーバイドを含むニッケルシリサイド層を形成させることを行った。ＳｉＣ半導体上に、チタン及びニッケルを含む層を、例えば、ニッケル層、チタン層の順で積層した後、加熱によりチタンカーバイドを含むニッケルシリサイド層を形成させることができ、チタンカーバイドが生成されることにより、炭素の析出を防ぐことができる。
さらに、チタンカーバイドを含むニッケルシリサイド層上に析出する炭素層を逆スパッタにより除去することにより、後工程でニッケルシリサイド上に形成される金属層が剥離することを抑制することができる。
本発明では、チタンカーバイドを含むニッケルシリサイド層を形成後に行う様々な処理工程（ショットキー電極の形成など）を経ることで表面に析出する炭素層を、裏面電極金属膜の形成前に、除去することにより、裏面電極の剥離を防止することができる。
炭素層を除去する前のニッケルシリサイド表面の、析出した炭素の量とチタンカーバイドの炭素量の関係が、所定の条件のときに、さらに剥離防止の効果を向上させることができる。
本発明では、チタンカーバイドを含むニッケルシリサイド層の上に形成する金属層として、チタンカーバイドを含むニッケルシリサイド層側にこれと接してチタン層を配置した。チタン層の上にニッケル層、金層の順で積層して、裏面電極を形成した。ニッケルシリサイド層をオーミック電極、チタン層、ニッケル層、金層の順で積層された金属層を裏面電極と呼び、オーミック電極と裏面電極とからなる構造を裏面電極構造と呼ぶ。一方、ＳｉＣ基板の裏面電極構造とは反対の面に、ＳｉＣ基板に接してショットキー電極と該ショットキー電極上に金属層からなる表面電極を形成して設ける。ショットキー電極と表面電極とからなる構造を表面電極構造と呼ぶ。
ニッケルおよびチタンを含む層を加熱して生成したチタンカーバイド層を含む層は、ニッケルシリサイド層との密着性、及び裏面電極で使用するチタン層との密着性に優れている。
本発明は、前記目的を達成するために、以下の特徴を有する。
本発明は、ＳｉＣ半導体に電極構造を形成する半導体デバイスの製造方法であって、前記ＳｉＣ半導体に、ニッケル及びチタンを含む層を形成した後、加熱によりチタンカーバイドを有するニッケルシリサイド層を生成し、ニッケルシリサイド層表面に生成した炭素層を逆スパッタにより取り除き、前記チタンカーバイドを有するニッケルシリサイド層上に、チタン層、ニッケル層、金層の順で積層することにより金属層を形成することを特徴とする。
前記チタンカーバイドを有するニッケルシリサイド層表面に生成した炭素層は、最表面におけるチタンカーバイドに含まれる炭素原子数が、最表面の全炭素原子数に対して１２％以上の割合であることが好ましい。ここで、最表面とは、オージェ電子分析（オージェ電子分光分析（ＡＥＳ、Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）やＸ線光電子分光分析（ＸＰＳ、Ｘｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等により表面を分析した際の、分析対象となる表面深さまでの部分をさす。最表面は深さ数ｎｍである。具体的には深さ２〜３ｎｍである。他の表面分析手法、例えばＥＰＭＡの場合は深さ数μｍまでを平均化した情報が得られるが、本願ではそれらとの違いを明確にするために、「最表面」、または「極表面」と表現する。「最表面の全炭素原子数」には、表面に析出した炭素層の炭素原子数と、最表面におけるチタンカーバイドに含まれる炭素原子数と、最表面におけるニッケルシリサイド層中に残存する未反応の炭素原子数が含まれる。最表面におけるチタンカーバイドに含まれる炭素原子数が、最表面の全炭素原子数に対して１２％以上の割合であることが好ましい。１２％以上であると電極の金属層と剥離をすることがなく、剥離抑制の効果が顕著である。上限は適宜選択できるが、３０％で剥離防止の効果があることを確認している。また２０％で剥離防止の効果が十分ある。よって、該割合は、１２％以上３０％以下、好ましくは１２％以上２０％以下である。
本発明において、前記ニッケル及びチタンを含む層は、ＳｉＣ半導体の表面に、ニッケル層、チタン層の順で積層して形成することが好ましい。
前記ニッケルシリサイド層表面に生成した炭素層は、前記ニッケルシリサイド層表面に炭素原子が数原子層あるいは局所的に析出したものである。炭素原子は、１層以上９層以下、好ましくは１層以上３層以下析出したものであり、また、ニッケルシリサイド層表面に局所的に析出する場合が多い。局所的に析出し、島状に析出する。例えば、１μｍ２以下の面積を有する島状またはドメイン構造で表面に析出する。
本発明の半導体デバイスは、電極構造の具体的構造として、前記チタンカーバイドを有するニッケルシリサイド層のオーミック電極と前記金属層の裏面電極とからなる裏面電極構造を有し、表面電極構造としてショットキー電極と表面電極を有する。
本発明における逆スパッタは、アルゴン逆スパッタを用いることが好ましい。その際、アルゴンガスの圧力の好ましい値は、０．１Ｐａ以上で１Ｐａ以下であり、ＲＦパワーが１００Ｗ以上で６００Ｗ以下である。圧力の上限／下限値、またパワーの下限値を超えると逆スパッタの安定的な放電が難しくなる。また，パワーの上限値を超えると、デバイスへのダメージが大きくなる。
本発明の半導体デバイスは、本発明の半導体デバイスの製造方法により製造されたことを特徴とする。また、本発明の半導体デバイスは、ＳｉＣ半導体上に、チタンカーバイドを有するニッケルシリサイド層、チタン層、ニッケル層、金層の順に積層された電極構造を備えることを特徴とする。また、前記チタンカーバイドを有するニッケルシリサイド層は、前記ＳｉＣ半導体に近い方から、ニッケルシリサイド層、チタンカーバイド層の順に積層されていることが好ましい。
本発明の製造方法によれば、電極の剥離を十分に抑制することができる。電極の剥離が抑制されることにより、ダイシング時の剥離が抑制されるため、歩留まりが向上し、生産効率が高まる。本発明の製造方法では、前記ＳｉＣ半導体に、ニッケル及びチタンを含む層を形成した後、加熱によりチタンカーバイドを有するニッケルシリサイド層を生成し、ニッケルシリサイド層表面に生成した炭素層を逆スパッタにより取り除いているので、後で形成される金属層の電極との剥離を抑制でき、ダイシング時の剥離の歩留まりを向上させることができる。また、前記チタンカーバイドを有するニッケルシリサイド層上に、チタン層、ニッケル層、金層の順で積層することにより、チタンカーバイドを有するニッケルシリサイド層と、チタン層との密着性が高まるために、より剥離を防止することができる。
本発明では、チタンカーバイドを有するニッケルシリサイド層表面に生成した炭素層を、最表面におけるチタンカーバイドに含まれる炭素原子数が、最表面の全炭素原子数に対して１２％以上となるようにすると、電極の金属層との剥離が全く生じることがない顕著な効果がある。
本発明の電極構造により、電極の剥離が抑制され、本発明のＳｉＣ半導体デバイスをショットキーバリアダイオードに適用した場合、１０００Ｖ以上の高耐圧ショットキーバリアダイオードのリークを抑えつつオン抵抗を下げることができる。その結果、チップ面積を小さくし製品単価を下げることができる。また、定格の大きいダイオードの製造が可能となり、大電流を必要とする産業用電動機や新幹線電車などのインバータへの適用が可能になり、装置の高効率・小型化に寄与できる。
本発明の実施の形態のショットキーバリアダイオードの製造におけるＳｉＣ基板を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、ガードリングを形成する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、絶縁層およびニッケルシリサイド層を形成する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、コンタクトホールを形成する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、ショットキー電極を形成する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、表面電極を形成する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、ニッケルシリサイド上に形成された炭素層を除去する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの製造において、裏面電極を形成する工程を示す断面図である。 本発明の実施の形態のショットキーバリアダイオードの一例を示す図である。 本発明のＴｉＣ由来の炭素原子濃度が１２％以上で裏面電極が剥離しないことを示す図である。 本発明の実施の形態のショットキーバリアダイオードの他の例を示す図である。
本発明の実施の形態について、以下説明する。
本発明に係るＳｉＣ半導体デバイスの好ましい実施の形態として、ショットキーバリアダイオードについて、図１〜８を参照して説明する。図１〜８は、ショットキーバリアダイオードの製造方法を説明するための図であり、製造工程のショットキーバリアダイオードの断面を模式的に表している。図８は、製造されたショットキーバリアダイオードの構造を表している。ＳｉＣ半導体を用いたショットキーバリアダイオードは、ＳｉＣ基板１、ガードリング２、絶縁層３、チタンカーバイドを包含したニッケルシリサイド層４、炭素層５、ショットキー電極６、表面電極７、裏面電極８を備えている。
図１は、ＳｉＣ基板を示す断面図である。ＳｉＣ基板１は、ＳｉＣからなるウェーハ層とＳｉＣからなるエピタキシャル層で構成される。
図２は、ガードリングを形成する工程を示す図である。エピタキシャル層の一部にイオン注入を施すことにより、ガードリング２を形成する。
図３は、絶縁層およびニッケルシリサイド層を形成する工程を示す断面図である。ガードリング２の上にＳｉＯ２からなる絶縁層３を形成した後、ＳｉＣ基板１の裏面にニッケルおよびチタンを含む層を製膜し、引き続いて行う加熱によりチタンカーバイドを包含したニッケルシリサイド層を形成する。ニッケルおよびチタンを含む層は、ニッケル層、チタン層の順で、ＳｉＣ基板に形成することが好ましい。ニッケルとチタンの割合は、ニッケルとチタンを積層で形成する場合は、それぞれの膜厚の比を１対１から１０対１、好ましくは３対１から６対１とすることで実施できる。その際、ニッケルの膜厚は２０〜１００ｎｍ、チタンの膜厚は１０〜５０ｎｍであることが好ましい。又、ニッケル中にチタンが含まれるように合金として形成してもよい。ニッケルとチタンの割合は、１対１から１０対１、好ましくは３対１から６対１とすることで実施できる。
ニッケル層とチタン層の形成方法は、蒸着、スパッタ等の薄膜の形成方法を用いることができる。薄膜形成後、アルゴン雰囲気中１０００〜１２００℃で加熱して、ニッケルシリサイド層を得る。
形成されたチタンカーバイドを包含したニッケルシリサイド層は、厚さ１０〜１００ｎｍ、好ましくは２０〜３０ｎｍである。
チタンカーバイドは、裏面電極を構成する積層体のうちのチタンと良好な密着性を示すため、裏面電極剥離を抑制する機能を有する。また、チタンカーバイドを包含したニッケルシリサイド層において、最表面におけるチタンカーバイドに含まれる炭素原子数が、最表面に析出した全炭素原子数の１２％以上であると、電極との剥離が生じないのでより好ましい。なお、１２％未満であっても、剥離を抑制でき歩留まりを向上させる効果がある。
図４は、コンタクトホールを形成する工程を示す断面図である。図４に示すように、絶縁層３の一部をエッチングにより取り除き、コンタクトホールを形成する。
図５は、ショットキー電極を形成する工程を示す断面図である。エッチングにより露出したＳｉＣ半導体部分に、ショットキー電極として、たとえばチタンを製膜後、引き続いて行う加熱によりショットキーコンタクトが形成される。加熱温度は４００〜６００℃程度である。加熱雰囲気はアルゴンまたはヘリウムである。この時、ニッケルシリサイド層の内部に含まれる炭素の一部が、チタンカーバイドを包含したニッケルシリサイド層の表面に析出し、図５に示すように炭素層５が形成される。炭素層５は、数原子層であり、局所的に析出する。
図６は、表面電極７を形成する工程を示す断面図である。図６に示すように、ショットキー電極６を、たとえばアルミニウムで覆い表面電極７とする。
図７は、チタンカーバイドを包含したニッケルシリサイド層４上に形成された炭素層５を除去した工程を示す断面図である。図７に示すように、逆スパッタを施してニッケルシリサイド層４の表面に形成された炭素層５を取り除く。逆スパッタは、アルゴン圧力０．１Ｐａ以上、１Ｐａ以下、およびＲＦパワーが１００Ｗ以上、３００Ｗ以下で行うことが好ましい。
図８は、金属層の積層体を形成して裏面電極８とする工程を示す断面図である。炭素層を取り除いた、チタンカーバイドを含むニッケルシリサイド層４上に、チタン、ニッケル、金の順で積層した積層体からなる裏面電極８を形成する。
全ての製膜操作が完了した基板をダイシングして、ＳｉＣショットキーバリアダイオードのチップを得ることができる。
ショットキーバリアダイオードについて以上説明したが、本発明に係るＳｉＣ半導体デバイスは、ショットキーバリアダイオードに限定されず、ＭＯＳＦＥＴなど、ＳｉＣを用いた種々の半導体デバイスにおいても同様である。
（実施例１）
本発明の実施例について、図１〜９を参照して以下説明する。図９は、本実施例で製造するフィールドリミッティングリング（ＦＬＲ）構造を持つショットキーバリアダイオード（ＳＢＤ）を説明する図である。エピタキシャル層（低濃度ｎ型ドリフト層１３）を形成したＳｉＣ基板（高濃度ｎ型基板１２）に、イオン注入によりチャンネルストッパー用のｎ型領域と、終端構造用のｐ型領域（ｐ型不純物イオン注入領域１４）とフローティングリミッティングリング（ＦＬＲ）構造１６用のｐ型領域を形成する。その後、チャンネルストッパー用のｎ型領域を形成するために注入されたリンと、終端構造用のｐ型領域とＦＬＲ構造用のｐ型領域を形成するために注入されたアルミニウムとを、活性化するために、アルゴン雰囲気中において１６２０℃で１８０秒間の活性化を行った。その後、常圧ＣＶＤ装置を用いて基板表面側に厚さ５００ｎｍのＳｉＯ２膜を形成した。一方、基板裏面側に、スパッタ装置を用いて、基板側から、厚さ６０ｎｍのニッケル層、厚さ２０ｎｍのチタン層の順で積層して製膜した。製膜した基板は、赤外線ランプを備えた高速アニール装置（ＲＴＡ）を用いて、アルゴン雰囲気中１０５０℃で２分間の加熱処理を行った。この加熱処理によりＳｉＣ基板のシリコン原子はニッケルと反応してニッケルシリサイドを生成し、オーミックコンタクトを得ることができた。また、ＳｉＣ基板の炭素原子はチタンと反応してチタンカーバイドを生成してニッケルシリサイドの表面に析出する。この時、未反応の炭素原子はニッケルシリサイド層中に残存するが、ニッケルシリサイド層の最表面におけるチタンカーバイドに含まれる炭素原子数は、表面に析出した全炭素原子数の１２％以上であった。ここで、炭素原子数は、ＸＰＳ分析により算出した。２８３ｅＶ付近に観察されるＣ１ｓピークにおいて、ケミカルシフトによって現れる複数のＣ１ｓピーク強度の合計値とＴｉＣ由来のピーク強度比より算出した。
フッ酸緩衝液を用いて表面側の酸化膜にコンタクトホールを形成し（図４参照）、スパッタ装置でショットキー電極用のチタンを２００ｎｍ製膜後、赤外線ランプを備えた高速アニール装置（ＲＴＡ）を用いてアルゴン雰囲気中５００℃で５分間の処理を行った（図５参照）。この時、ニッケルシリサイド層中のＣが析出して、薄い炭素層が形成された。その後速やかにスパッタ装置を用いて、表面電極用のアルミニウムを５０００ｎｍ製膜し（図６参照）、表面電極製膜後に基板を反転させてアルゴン逆スパッタを圧力０．５Ｐａ、ＲＦパワー３００Ｗで３分間行って、ニッケルシリサイド層の表面に形成された炭素層を除去した（図７参照）。次に、蒸着装置を用いてニッケルシリサイド層の上に、チタン７０ｎｍ、ニッケル７００ｎｍ、金２００ｎｍを連続蒸着して、金属積層体の裏面電極を形成した（図８参照）。
以上の電極構造が形成された基板をダイシングした結果、裏面電極の剥離は全く生じず、室温でのオン電圧（Ｖｆ）が１．７ＶのＳｉＣショットキーバリアダイオードを得ることができた。
（比較例１）
実施例１においては、裏面電極の形成時にＮｉ層の上にＴｉ層を形成して加熱することによりチタンカーバイドを含むニッケルシリサイドを得たのに対して、比較例１は、Ｎｉ層の上にＴｉ層を形成せずに加熱した例である。比較例２におけるＳｉＣ半導体デバイスの製造工程について説明する。エピタキシャル層を形成したＳｉＣ基板に、イオン注入によりチャンネルストッパー用のｎ型領域と、終端構造用のｐ型領域とフローティングリミッティングリング（ＦＬＲ）構造用のｐ型領域を形成後、チャンネルストッパー用のｎ型領域を形成するために注入されたリンと終端構造用のｐ型領域とＦＬＲ構造用のｐ型領域を形成するために注入されたアルミニウムを活性化するために、アルゴン雰囲気中において１６２０℃で１８０秒間の活性化を行った。常圧ＣＶＤ装置を用いて基板表面側に厚さ５００ｎｍのＳｉＯ２膜を形成した後、裏面側にスパッタ装置を用いて厚さ６０ｎｍのニッケル層を製膜した。その後、製膜した基板を、実施例１と同じ方法、即ち、赤外線ランプを備えた高速アニール装置（ＲＴＡ）を用いて、アルゴン雰囲気中１０５０℃で２分間の加熱処理を行った。この加熱処理によりＳｉＣ基板のシリコン原子はニッケルと反応してニッケルシリサイドが生成した。シリサイド層形成後、実施例１と同じ工程で、表面電極製膜後に基板を反転させてアルゴン逆スパッタを圧力０．５Ｐａ、ＲＦパワー３００Ｗで３分間行って、ニッケルシリサイド層の表面に形成された炭素層を除去した。その後、ニッケルシリサイド層の上に実施例１と同様に金属層を、基板側から見てＴｉ層、Ｎｉ層、Ａｕ層の順に積層して裏面電極を形成した。得られた基板をダイシングした結果、ニッケルシリサイド層と裏面電極におけるチタン層の界面で剥離した。
（比較例２）
比較例２では、実施例１と同じ方法で表面電極用のアルミニウムまで製膜した後、逆スパッタを行わずに、裏面電極を形成した。得られた基板をダイシングした結果、裏面電極はニッケルシリサイド層と裏面電極におけるチタン層の界面で剥離した。
（実施例２）
ニッケルシリサイド層の最表面におけるチタンカーバイドに含まれる炭素原子数の、最表面に析出した全炭素原子数に対する割合が異なる場合について調べた。チタンカーバイドを含むニッケルシリサイド層を生成させるためのチタン層の厚さを変えた以外は、実施例１と同様に、次のようにＳｉＣショットキーバリアダイオードを製造した。エピタキシャル層を形成したＳｉＣ基板に、イオン注入によりチャンネルストッパー用のｎ型領域と、終端構造用のｐ型領域とフローティングリミッティングリング（ＦＬＲ）構造用のｐ型領域を形成した後、チャンネルストッパー用のｎ型領域を形成するために注入されたリンと終端構造用のｐ型領域とＦＬＲ構造用のｐ型領域を形成するために注入されたアルミニウムを活性化するために、アルゴン雰囲気中において１６２０℃で１８０秒間の活性化を行った。常圧ＣＶＤ装置を用いて基板表面側に厚さ５００ｎｍのＳｉＯ２膜を形成した後、裏面側にスパッタ装置を用いて厚さＡｎｍのチタン層と厚さ６０ｎｍのニッケル層を製膜し、ＲＴＡ装置を用いて、アルゴン雰囲気中１０５０℃で２分間の加熱処理を行って、チタンカーバイドおよびニッケルシリサイドを生成した。
ＴｉとＮｉの層の膜厚を異ならせて複数形成し、加熱することにより、該割合の異なるチタンカーバイドを含むニッケルシリサイド層を形成することができる。具体的には、ニッケルシリサイド層を生成する際のチタン層のスパッタ厚さＡを０〜４０ｎｍとして、チタンカーバイドの生成量を変化させ、裏面電極の密着性を評価した。図１０に、ＴｉＣ由来の炭素原子濃度と剥離の有無の関係を示す。図１０において、縦軸は炭素Ｃの組成比（ａｔｏｍｉｃ％）であり、横軸は各サンプルＡ〜Ｏである。剥離なしを白丸で示し、剥離ありを黒丸で示した。図１０から、ＴｉＣ由来の炭素原子濃度が１２％以上３０％以下で裏面電極が剥離しないという相関関係があることがわかる。
例えば、チタン層の厚さＡを１０ｎｍ、ニッケル層の厚さを６０ｎｍとして製膜した場合、最表面におけるチタンカーバイドに含まれる炭素原子数は、表面に析出した全炭素原子数の６％であった。その後、実施例１と同じ方法で裏面電極を形成した。得られた基板をダイシングした結果、裏面電極においてニッケルシリサイド層とチタン層の界面で剥離した。
１２％未満であると剥離する場合があるが、比較例１や比較例２に比較して、剥離する割合が減少するので、歩留まりが向上した。
（実施例３）
実施例１で図示して説明したショットキーバリアダイオードの代わりに、図１１に示したジャンクションバリアショットキー（ＪＢＳ）構造を持つショットキーバリアダイオード（ＳＢＤ）についても、実施例１と同様に、基板側から、厚さ６０ｎｍのニッケル層、厚さ２０ｎｍのチタン層の順で積層して製膜し、加熱処理によりチタンカーバイドを包含するニッケルシリサイド層を作成し、その後の製造工程中に析出した炭素原子を逆スパッタにより除去した。裏面電極を形成後ダイシングした結果、裏面電極の剥離は全く生じなかった。
以上、実施例と比較例の結果から明らかであるように、本発明のＳｉＣ半導体デバイス用裏面電極は、裏面電極の剥離を十分に抑制することができ、かつ、信頼性に優れたＳｉＣ半導体デバイスを得ることができる。
上記実施の形態及び実施例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
本発明は、１０００Ｖ以上の高耐圧ショットキーバリアダイオードとして利用することができ、リークを抑えつつオン抵抗を下げられるため、チップ面積を小さくし製品単価を下げることができ有用である。また、定格の大きいダイオードの製造が可能となり、大電流を必要とする産業用電動機や新幹線電車などのインバータへの適用が可能になり、装置の高効率・小型化に寄与できる。
１ ＳｉＣ基板
２ ガードリング
３ 絶縁層
４ チタンカーバイドを包含したニッケルシリサイド層
５ 炭素層
６ ショットキー電極
７ 表面電極
８ 裏面電極
１１ オーミック電極
１２ 高濃度ｎ型基板
１３ 低濃度ｎ型ドリフト層
１４ ｐ型不純物イオン注入領域
１５ ショットキー電極
１６ ＦＬＲ構造
１７ ＪＢＳ構造

Claims (6)

  1. ＳｉＣ半導体に電極構造を形成する半導体デバイスの製造方法であって、
    前記ＳｉＣ半導体に、
    ニッケル及びチタンを含む層を形成した後、
    加熱によりチタンカーバイドを有するニッケルシリサイド層を生成し、
    ニッケルシリサイド層表面に生成した炭素層を逆スパッタにより取り除いた後に、
    前記チタンカーバイドを有するニッケルシリサイド層上に、チタン層、ニッケル層、金層の順で積層することにより金属層を形成し、前記ニッケルシリサイド層表面に生成した炭素層は、
    最表面の全炭素原子数が、表面に析出した炭素層の炭素原子数と、最表面におけるチタンカーバイドに含まれる炭素原子数と、最表面におけるニッケルシリサイド層中に残存する未反応の炭素原子数であって、前記チタンカーバイドを有するニッケルシリサイド層の最表面におけるチタンカーバイドに含まれる炭素原子数が、最表面の全炭素原子数に対して１２％以上３０％以下であることを特徴とする半導体デバイスの製造方法。
  2. 前記チタンカーバイドを有するニッケルシリサイド層の最表面は２〜３ｎｍであることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  3. 前記ニッケルシリサイド層表面に生成した炭素層は、前記ニッケルシリサイド層表面に炭素原子が原子層１層以上９層以下あるいは局所的に析出したものであることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  4. 前記逆スパッタは、アルゴン逆スパッタであり、アルゴンガスの圧力が０．１Ｐａ以上で１Ｐａ以下であり、ＲＦパワーが１００Ｗ以上で６００Ｗ以下であることを特徴とする請求項１乃至3のいずれか1項に記載の半導体デバイスの製造方法。
  5. 前記ニッケルの膜厚は２０〜１００ｎｍ、チタンの膜厚は１０〜５０ｎｍとすることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  6. 前記ニッケルとチタンの膜厚の比を１対１から１０対１とすることを特徴とする請求項5に記載の半導体デバイスの製造方法。
JP2011120124A 2011-05-30 2011-05-30 ＳｉＣ半導体デバイス及びその製造方法 Active JP6099298B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011120124A JP6099298B2 (ja) 2011-05-30 2011-05-30 ＳｉＣ半導体デバイス及びその製造方法
DE201211002275 DE112012002275T5 (de) 2011-05-30 2012-05-30 SIC-Halbleitervorrichtung und Verfahren zu deren Herstellung
CN201280024155.8A CN103548119B (zh) 2011-05-30 2012-05-30 SiC半导体器件及其制造方法
PCT/JP2012/064003 WO2012165513A1 (ja) 2011-05-30 2012-05-30 ＳｉＣ半導体デバイス及びその製造方法
US14/078,833 US9129939B2 (en) 2011-05-30 2013-11-13 SiC semiconductor device and method for manufacturing the same
US14/802,092 US9401411B2 (en) 2011-05-30 2015-07-17 SiC semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011120124A JP6099298B2 (ja) 2011-05-30 2011-05-30 ＳｉＣ半導体デバイス及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012248729A JP2012248729A (ja) 2012-12-13
JP6099298B2 true JP6099298B2 (ja) 2017-03-22

Family

ID=47259365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011120124A Active JP6099298B2 (ja) 2011-05-30 2011-05-30 ＳｉＣ半導体デバイス及びその製造方法

Country Status (5)

Country Link
US (2) US9129939B2 (ja)
JP (1) JP6099298B2 (ja)
CN (1) CN103548119B (ja)
DE (1) DE112012002275T5 (ja)
WO (1) WO2012165513A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183476B2 (en) 2018-11-09 2021-11-23 Fuji Electric Co., Ltd. Silicon carbide semiconductor device, silicon carbide semiconductor assembly, and method of manufacturing silicon carbide semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6099298B2 (ja) * 2011-05-30 2017-03-22 富士電機株式会社 ＳｉＣ半導体デバイス及びその製造方法
JP6261155B2 (ja) * 2012-02-20 2018-01-17 富士電機株式会社 ＳｉＣ半導体デバイスの製造方法
JP6112699B2 (ja) * 2012-03-30 2017-04-12 富士電機株式会社 炭化珪素半導体装置の製造方法及び該方法により製造された炭化珪素半導体装置
KR101984697B1 (ko) * 2012-12-21 2019-05-31 삼성전자주식회사 그래핀 구조체, 이를 포함한 그래핀 소자 및 그 제조 방법
CN105009295B (zh) * 2013-03-29 2017-10-10 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6160708B2 (ja) 2013-11-22 2017-07-12 富士電機株式会社 炭化珪素半導体装置
WO2015122065A1 (ja) * 2014-02-13 2015-08-20 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2016015424A (ja) * 2014-07-02 2016-01-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2016086131A (ja) * 2014-10-28 2016-05-19 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
WO2016080288A1 (ja) 2014-11-17 2016-05-26 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2016113004A1 (en) * 2015-01-15 2016-07-21 Abb Technology Ag Semiconductor device including an ohmic or rectifying contact to silicon carbide and method for forming such contact
US10403497B2 (en) 2015-08-12 2019-09-03 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
CN105244266B (zh) * 2015-10-26 2017-12-08 株洲南车时代电气股份有限公司 一种SiC晶圆的欧姆接触形成方法
JP6648574B2 (ja) * 2016-03-16 2020-02-14 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6719090B2 (ja) * 2016-12-19 2020-07-08 パナソニックＩｐマネジメント株式会社 半導体素子
US10813607B2 (en) * 2018-06-27 2020-10-27 Prismatic Sensors Ab X-ray sensor, method for constructing an x-ray sensor and an x-ray imaging system comprising such an x-ray sensor
JP7427886B2 (ja) * 2019-09-06 2024-02-06 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7434908B2 (ja) * 2020-01-09 2024-02-21 富士電機株式会社 炭化珪素半導体装置
IT202100027101A1 (it) * 2021-10-21 2023-04-21 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo elettronico di carburo di silicio e dispositivo elettronico di carburo di silicio
CN115799065B (zh) * 2022-11-17 2024-01-23 扬州国宇电子有限公司 一种TiSi势垒的制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3646548B2 (ja) * 1999-01-11 2005-05-11 富士電機ホールディングス株式会社 ＳｉＣ半導体デバイス
JP3871607B2 (ja) * 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
JP2007184571A (ja) 2005-12-08 2007-07-19 Nissan Motor Co Ltd 炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法
US20070138482A1 (en) 2005-12-08 2007-06-21 Nissan Motor Co., Ltd. Silicon carbide semiconductor device and method for producing the same
JP2008053291A (ja) 2006-08-22 2008-03-06 Rohm Co Ltd ＳｉＣ半導体素子およびその製造方法
JP4690485B2 (ja) * 2007-10-24 2011-06-01 パナソニック株式会社 半導体素子の製造方法
JP5458652B2 (ja) * 2008-06-02 2014-04-02 富士電機株式会社 炭化珪素半導体装置の製造方法
JP5369581B2 (ja) 2008-09-29 2013-12-18 住友電気工業株式会社 半導体デバイス用裏面電極、半導体デバイスおよび半導体デバイス用裏面電極の製造方法
JP6099298B2 (ja) * 2011-05-30 2017-03-22 富士電機株式会社 ＳｉＣ半導体デバイス及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183476B2 (en) 2018-11-09 2021-11-23 Fuji Electric Co., Ltd. Silicon carbide semiconductor device, silicon carbide semiconductor assembly, and method of manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
US9401411B2 (en) 2016-07-26
US20140061674A1 (en) 2014-03-06
CN103548119A (zh) 2014-01-29
DE112012002275T5 (de) 2014-03-20
WO2012165513A1 (ja) 2012-12-06
US20150325666A1 (en) 2015-11-12
US9129939B2 (en) 2015-09-08
CN103548119B (zh) 2017-02-15
JP2012248729A (ja) 2012-12-13

Similar Documents

Publication Publication Date Title
JP6099298B2 (ja) ＳｉＣ半導体デバイス及びその製造方法
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
US9263543B2 (en) Method for manufacturing a semiconductor device
JP5728339B2 (ja) 半導体装置および半導体装置の製造方法
JP6390745B2 (ja) 炭化珪素半導体装置の製造方法
US9159792B2 (en) SiC semiconductor device and method for manufacturing the same
JP5427980B2 (ja) 炭化珪素半導体装置の製造方法
JP6222771B2 (ja) 炭化珪素半導体装置の製造方法
JP6112699B2 (ja) 炭化珪素半導体装置の製造方法及び該方法により製造された炭化珪素半導体装置
JP6164062B2 (ja) 炭化珪素半導体装置の製造方法
JP6160541B2 (ja) 炭化珪素半導体装置の製造方法
JP6051573B2 (ja) 半導体装置の製造方法
JP6648574B2 (ja) 炭化珪素半導体装置の製造方法
JP5561343B2 (ja) 炭化珪素半導体装置の製造方法
US9793121B2 (en) Method of manufacturing silicon carbide semiconductor device
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
CN117438296A (zh) 碳化硅半导体衬底上制造接触的方法和碳化硅半导体器件
JP2016086131A (ja) 炭化珪素半導体装置の製造方法
JP2016149412A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20121026

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150319

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150908

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20151005

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20151005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151208

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20151215

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20160129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170221

R150 Certificate of patent or registration of utility model

Ref document number: 6099298

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250