NL8020243A - Tijdscharingsinrichting voor de toegang tot een hoofd- geheugen verbonden met een enkele hoofdlijn tussen een centrale rekeninrichting en een aantal randrekeninrich- tingen. - Google Patents
Tijdscharingsinrichting voor de toegang tot een hoofd- geheugen verbonden met een enkele hoofdlijn tussen een centrale rekeninrichting en een aantal randrekeninrich- tingen. Download PDFInfo
- Publication number
- NL8020243A NL8020243A NL8020243A NL8020243A NL8020243A NL 8020243 A NL8020243 A NL 8020243A NL 8020243 A NL8020243 A NL 8020243A NL 8020243 A NL8020243 A NL 8020243A NL 8020243 A NL8020243 A NL 8020243A
- Authority
- NL
- Netherlands
- Prior art keywords
- main line
- calculators
- access
- peripheral
- edge
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/366—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
- Computer And Data Communications (AREA)
Description
V
- > - 8 0 2 0 2 4 3
Tijdscharingsinrichting voor de toegang tot een hoofdgeheugen verbonden met een enkele hoofdlijn tussen een centrale rekeninrichting en een aantal randrekeninrichtingen.
De uitvinding heeft betrekking op een tijdscha- ' ringsinrichting voor de toegang tot een hoofdgeheugen verbonden met ! een enkele hoofdlijn tussen een centrale rekeninrichting en een i aantal randrekeninrichtingen.
I 5 Een dergelijke inrichting is bijzonder nuttig bij de installaties die verscheidene snelle randrekeninrichtingen bevatten met name bij de transmissie van gegevens waarbij, met het | doel de centrale besturingsrekeninrichting met geregistreerd pro- j gramma te ontladen, een aantal randuitwisselingseenheden in werking' 10 gesteld wordt welke ieder een geprogrammeerde rekeninrichting bevatten met kleine capaciteit waarbij alle elementaire functies op een j plaatselijk niveau worden bewerkstelligd.
Deze randrekeninrichtingen moeten echter van j tijd tot tijd toegang hebben tot een hoofdgeheugen om bijvoorbeeld i ! 15 een uitwisseling van informaties te hebben met de centrale reken- I j
inrichting. I
Dit hoofdgeheugen is dus verbonden met een enkele i hoofdlijn waarbij een tijdscharingsinrichting voor de toegang tot | dit geheugen vereist is. j 20 Dergelijke inrichtingen zijn evenwel in het al- j gemeen ingewikkeld, kostbaar en langzaam. Het doel van de uitvin- j ding is om tegemoet te komen aan deze nadelen.
De inrichting volgens de uitvinding wordt geken-I merkt doordat hij een onderzoekingsketen bevat die het mogelijk | 25 maakt om aan de randrekeninrichting kenbaar te maken wie gevraagd heeft om verbonden te worden met de enkele hoofdlijn om toegang te ; | verkrijgen tot het hoofdgeheugen en waarbij een beslissingsketen toestemming verleent aan de randrekeninrichting die de toegang tot het hoofdgeheugen gevraagd heeft om verbonden te worden met de : 30 enkele hoofdleiding wanneer de toegang tot de hoofdleiding vrij is | 8020243 - 2 - en die het bevel geeft aan alle andere rekeninrichtingen om zich los te maken van de hoofdlijn.
De onderzoekingsketen is tweezijdig gericht ver-i bonden met de verschillende randrekeninrichtingen evenals met de 5 beslissingsketen waarbij deze laatste eveneens tweezijdig gericht is verbonden met de verschillende randrekeninrichtingen en met de centrale rekeninrichting.
De uitvinding zal beter begrepen worden en andere doeleinden, kenmerken en voordelen zullen duidelijker blijken bij 10 het lezen van de beschrijving die volgt van een uitvoeringsvorm van de uitvinding waarbij een tekening is toegevoegd.
Fig. 1 stelt schematisch de inrichting volgens j de uitvinding voor en zijn verbindingen met de verschillende reken- ; inrichtingen vein de installatie.
15 Fig. 2 stelt schematisch en gedeeltelijk de : | preferente uitvoeringsvorm voor van een dergelijke inrichting.
Met betrekking nu tot fig. 1 is een centrale rekeninrichting 1 verbonden met een hoofdgeheugen 2 door middel van | een hoofdtransmissielijn 3. Randrekeninrichtingen 41, 42, 43 ...
I 20 kunnen eveneens verbonden zijn met de hoofdlijn 3.
In die figuur zijn slechts drie randrekeninrich- j | tingen voorgesteld maar het is natuurlijk duidelijk dat het aantal i van deze randrekeninrichtingen verschillend van drie kan zijn. In ! de telefonietechniek bijvoorbeeld is tengevolge van toegestane ]25 nonnen het aantal van deze randrekeninrichtingen kleiner of gelijk i ; ί i aan zestien. j | De verschillende rekeninrichtingen werken asyn chroon maar het is evenwel mogelijk om hen te synchroniseren door dé ! toevoeging van een gemeenschappelijke klok.
|30 Normaal heeft alleen de centrale rekeninrichting 1 voortdurend toegang tot het geheugen 2 door middel van de trans- j i j missiehoofdlijn 3 waarbij de randrekeninrichtingen 41, 42, 43 ...
losgemaakt zijn van de hoofdlijn 3.
Wanneer één van hen de behoefte heeft aan toegang !35 tot een belangrijk geheugen zoals bijvoorbeeld voor een uitwisseling i 8020243 - 3 - van informaties met een andere rekeninrichting moet evenwel de toestemming gevraagd worden aan de tijdscharingsinrichting 5 van de hoofdlijn 3 zodat deze randrekeninrichting verbonden kan worden met de hoofdlijn waarbij iedere storing wordt vermeden van de in-5 formatie die over de hoofdlijn rondloopt.
Hiertoe bevat de inrichting 5 een onderzoekings- ; keten 6 die tweezijdig gericht verbonden is met de verschillende ! randrekeninrichtingen 41, 42, 43 ... om enerzijds een eventuele ! toegangsaanvrage kenbaar te maken die door één van hen uitgezonden j
; I
j10 wordt en om anderzijds het adres te bepalen van de randrekeninrich-j | ting die hem uitgezonden heeft. | j Het adres wordt dus overgedragen aan de ver- | schillende randrekeninrichtingen 41, 42, 43 ... en de informatie I van de toegangsaanvrage aan de hoofdlijn 3 aan de beslissingsketen i 15 7 die eveneens een informatie ontvangt over de bezettingstoestand of de niet-bezettingstoestand van de hoofdlijn 3 door middel van j zijn tweezijdig gerichte verbinding met de randrekeninrichtingen en de toestemming om de hoofdlijn 3 te verbinden met een randrekeninrichting van de zijde van de centrale rekeninrichting 1 wanneer 20 deze laatste losgemaakt kan worden van de hoofdlijn 3 zonder een aan de gang zijnde transmissievolgorde met het geheugen 2 te onderbreken .
| Wanneer de onderzoekingsketen 6 de aanvrage heeft kenbaar gemaakt die bijvoorbeeld uitgezonden wordt door de j 25 rekeninrichting 42 om verbonden te worden met de hoofdlijn 3 verifieert de beslissingsketen 7 bij de verschillende randrekeninrich- j | tingen of de hoofdlijn vrij is en wanneer de centrale rekeninrich- ! ting 1 het geheugen 2 niet nodig heeft verleent hij de toestemming aan de rekeninrichting 42 om verbonden te worden met de hoofdlijn 3 : 30 en geeft het bevel aan alle andere rekeninrichtingen zich los te maken van de hoofdlijn wanneer zij dit niet al reeds zijn.
De onderzoekingsketen 6 gaat dan door met zijn functies en wanneer het einde van de bezetting van de hoofdlijn 3 door de randrekeninrichting 42 gedetecteerd zal zijn zal de cen-35 trale rekeninrichting 1 opnieuw toegang hebben tot het geheugen 2 8020243 - 4 - door middel van de hoofdlijn 3.
Zoals men kan waarnemen is de toegangscyclus tot het geheugen 2 asynchroon en slechts zekere dienstsignalen moeten gesynchroniseerd zijn om redenen van verenigbaarheid tussen ! ; 5 de verschillende rekeninrichtingen.
De transmissie van een bericht van één rekeninrichting na een andere wordt verkregen met behulp van een schrijf-cyclus in het geheugen 2 bewerkstelligd door de zendende rekeninrichting, gevolgd door een afleescyclus van het geheugen 2 bewerk-10 stelligd door de ontvangende rekeninrichting; de vereiste verbindingen van de ontvangende rekeninrichting te informeren dat hij ; i een afleescyclus moet bewerkstelligen van het geheugen 2 zijn niet voorgesteld in de figuur daar deze geen deel uitmaken van de uitvinding .
15 Een preferente uitvoeringsvorm van de inrichting 5 is gedeeltelijk voorgesteld in fig. 2 waarin de gemeenschappelijke | 1 elementen met het schema uit fig, 1 aangegeven zijn met dezelfde verwijzingscijfers.
De onderzoekingsketen 6 bevat in wezen een cycli-| 20 sche telinrichting 61, een multiplexinrichting 62 en een kipscha-keling 63.
j
De ingangen van de multiplexinrichting 62 zijn j verbonden met verschillende randrekeninrichtingen 41, 42, 43 ...; hij wordt bestuurd met behulp van de cyclische telinrichting 61 25 waarvan de cyclus afhangt van het aantal randrekeninrichtingen die I verbonden kunnen worden met de hoofdlijn 3. In een uitvoeringsvoor-' ] beeld is de verbindingstijd van de multiplexinrichting met iedere | ingangslijn gelijk aan 200 nanosecondes. ! J Wanneer de aanvrage die uitgezonden wordt door ï | ‘ 30 één van de randrekeninrichtingen 41, 42, 43 ... om verbonden te worden met de hoofdlijn kenbaar gemaakt is verandert de kipschake- ling 63 van toestand en blokkeert de cyclische telinrichting 61 op het adres van de randrekeninrichting die de aanvrage uitgezonden heeft.
35 De beslissingsketen 7 ontvangt dan de informatie 8020243 4 - 5 - ψ door middel van de kipschakeling 63. De toestemming om verbonden te : worden met de hoofdlijn wordt dan, zodra de hoofdlijn vrij is, in
; I
! i de vorm van een eenvoudig signaal aan de aangegeven rekeninrichting gegeven door de cyclische telinrichting 61 van de onderzoekingsketen |5 6. !
Zodra de toestemming is gegeven wordt de kipscha- ! ί i keling 63 in de begintoestand teruggezet en wordt de cyclische Ι teller 61 weer in dienst gesteld.
Hoewel slechts één uitvoeringsvorm is beschreven ί 10 is het duidelijk dat iedere wijziging die door de vakman aangebracht wordt in de geest van de uitvinding niet het gebied van de uitvinding zal verlaten.
Zo zou bijvoorbeeld aan zekere rekeninrichtingen | een toegangsprioriteit tot de hoofdlijn 3 toegekend kunnen worden I15 door een eenvoudige wijziging aangebracht in de onderzoekingsketen 6. Op dezelfde wijze kan een controleketen toegevoegd worden om de toegangstijd tot het hoofdgeheugen behorende bij iedere randreken-inrichting te beperken, j i 20 ; i ' | j I i : _ | 8020243
Claims (2)
1. Tijdscharingsinrichting voor de toegang tot ! i een hoofdgeheugen verbonden met een enkele hoofdlijn tussen een : I centrale rekeninrichting en een aantal randrekeninrichtingen, met 5 het kenmerk, dat hij een onderzoekingsketen (6) bevat die het mogelijk maakt om kenbaar te maken dat de randrekeninrichting (41, 42, 43 ...) gevraagd heeft om verbonden te worden met de enkele hoofdlijn (3) om toegang te verkrijgen tot het hoofdgeheugen (2) en ’ i een beslissingsketen (7) die toestemming verleent aan de randreken- I10 inrichting die hem heeft gevraagd om zich te verbinden met de hoofdlijn wanneer de toegang vrij is en die het bevel geeft aan alle ' andere rekeninrichtingen om zich los te maken van de hoofdlijn, j | waarbij de onderzoekingsketen (6) tweezijdig gericht verbonden is met de verschillende randrekeninrichtingen (41, 42, 43 ...) en met j i15 de beslissingsketen (7) die eveneens tweezijdig gericht verbonden j is met de verschillende randrekeninrichtingen (41, 42, 43 ...) en i met de centrale rekeninrichting (1),
2. Inrichting volgens conclusie 1, met het ken- j merk, dat de onderzoekingsketen (6) een cyclische telinrichting (61) ; i 20 bevat, een multiplexinrichting (62) en een kipschakeling (63), | waarbij de ingangen van de multiplexinrichting (62), die bestuurd wordt door de cyclische telinrichting (61) waarvan de cyclus afhangt van het aantal rekeninrichtingen (41, 42, 43 ...) die verbon- ; den kunnen zijn met de hoofdlijn (3), verbonden zijn met de rand-25 rekeninrichtingen (41, 42, 43 ...), en zijn uitgang verbonden is met de ingang van de kipschakeling (63) om de cyclische telinrichting | (61) vast te houden op het adres van de randrekeninrichting die j gevraagd heeft om verbonden te worden met de hoofdlijn (3), waarbij ! de uitgang van de kipschakeling (63) verbonden is met de ingang van 1 30 de beslissingsketen (7) waarvan één uitgang verbonden is enerzijds met een ingang van de kipschakeling (63) om deze laatste terug te brengen in zijn begintoestand en anderzijds met de besturingsklem van de cyclische telinrichting (61) om deze laatste weer in bedrijf te stellen zodra de bevoegdheid om zich met de hoofdlijn (3) te 35 verbinden door de beslissingsketen (7) gegeven is. 8020243
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7919505A FR2462745B1 (fr) | 1979-07-30 | 1979-07-30 | Dispositif de partage temporel de l'acces a une memoire connectee a un bus unique entre un calculateur central et une pluralite de calculateurs peripheriques |
FR7919505 | 1979-07-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8020243A true NL8020243A (nl) | 1981-06-16 |
Family
ID=9228411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8020243A NL8020243A (nl) | 1979-07-30 | 1980-07-10 | Tijdscharingsinrichting voor de toegang tot een hoofd- geheugen verbonden met een enkele hoofdlijn tussen een centrale rekeninrichting en een aantal randrekeninrich- tingen. |
Country Status (25)
Country | Link |
---|---|
US (1) | US4611275A (nl) |
JP (1) | JPS56500946A (nl) |
AR (1) | AR228432A1 (nl) |
AT (1) | AT385605B (nl) |
AU (1) | AU544135B2 (nl) |
BE (1) | BE884502A (nl) |
BR (1) | BR8008770A (nl) |
CA (1) | CA1172769A (nl) |
CH (1) | CH640646A5 (nl) |
DD (1) | DD152436A5 (nl) |
DE (1) | DE3049774T1 (nl) |
ES (1) | ES493412A0 (nl) |
FR (1) | FR2462745B1 (nl) |
GB (1) | GB2070826B (nl) |
HK (1) | HK2685A (nl) |
IT (1) | IT1129026B (nl) |
LU (1) | LU82660A1 (nl) |
MA (1) | MA18914A1 (nl) |
MX (1) | MX147199A (nl) |
NL (1) | NL8020243A (nl) |
OA (1) | OA06591A (nl) |
SE (1) | SE442352B (nl) |
SG (1) | SG55084G (nl) |
WO (1) | WO1981000468A1 (nl) |
ZA (1) | ZA804217B (nl) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4574350A (en) * | 1982-05-19 | 1986-03-04 | At&T Bell Laboratories | Shared resource locking apparatus |
GB2170624B (en) * | 1982-06-05 | 1987-06-10 | British Aerospace | Communication between computers |
GB2123189B (en) * | 1982-06-05 | 1987-06-10 | British Aerospace | Communication between computers |
US4484273A (en) * | 1982-09-03 | 1984-11-20 | Sequoia Systems, Inc. | Modular computer system |
US4831358A (en) * | 1982-12-21 | 1989-05-16 | Texas Instruments Incorporated | Communications system employing control line minimization |
US4868742A (en) * | 1984-06-20 | 1989-09-19 | Convex Computer Corporation | Input/output bus for system which generates a new header parcel when an interrupted data block transfer between a computer and peripherals is resumed |
JPS61166668A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | 多重プロセツサ制御方式 |
US4912627A (en) * | 1985-08-14 | 1990-03-27 | Apple Computer, Inc. | Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device |
US4875158A (en) * | 1985-08-14 | 1989-10-17 | Apple Computer, Inc. | Method for requesting service by a device which generates a service request signal successively until it is serviced |
US4918598A (en) * | 1985-08-14 | 1990-04-17 | Apple Computer, Inc. | Method for selectively activating and deactivating devices having same first address and different extended addresses |
US4910655A (en) * | 1985-08-14 | 1990-03-20 | Apple Computer, Inc. | Apparatus for transferring signals and data under the control of a host computer |
JP2749819B2 (ja) * | 1987-10-26 | 1998-05-13 | 松下電工株式会社 | 共有メモリ制御方式 |
US5293493A (en) * | 1989-10-27 | 1994-03-08 | International Business Machines Corporation | Preemption control for central processor with cache |
FR2654531A1 (fr) * | 1989-11-13 | 1991-05-17 | Diatech France Sarl | Dispositif d'interconnection sur le meme bus de plusieurs microprocesseurs 16 bits. |
FR2664772A1 (fr) * | 1990-07-13 | 1992-01-17 | Thomson Csf | Reseau local d'intercommunication de modules de traitement de donnees. |
SE9203016L (sv) * | 1992-10-14 | 1994-04-15 | Ericsson Telefon Ab L M | Signalbehandlingssystem med delat dataminne |
JP3615409B2 (ja) * | 1999-01-29 | 2005-02-02 | 沖電気工業株式会社 | パケット通信装置 |
US6374319B1 (en) | 1999-06-22 | 2002-04-16 | Philips Electronics North America Corporation | Flag-controlled arbitration of requesting agents |
US6675268B1 (en) * | 2000-12-11 | 2004-01-06 | Lsi Logic Corporation | Method and apparatus for handling transfers of data volumes between controllers in a storage environment having multiple paths to the data volumes |
CN100354849C (zh) * | 2004-05-14 | 2007-12-12 | 凌阳科技股份有限公司 | 加强型可扩充分时总线架构 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB904334A (en) * | 1959-02-04 | 1962-08-29 | Int Computers & Tabulators Ltd | Improvements in or relating to data handling equipment |
US3289168A (en) * | 1962-07-31 | 1966-11-29 | Ibm | Interrupt control system |
US3629854A (en) * | 1969-07-22 | 1971-12-21 | Burroughs Corp | Modular multiprocessor system with recirculating priority |
FR2273317B1 (nl) * | 1974-05-28 | 1976-10-15 | Philips Electrologica | |
US3959775A (en) * | 1974-08-05 | 1976-05-25 | Gte Automatic Electric Laboratories Incorporated | Multiprocessing system implemented with microprocessors |
NL7411989A (nl) * | 1974-09-10 | 1976-03-12 | Philips Nv | Computersysteem met busstruktuur. |
US4034347A (en) * | 1975-08-08 | 1977-07-05 | Bell Telephone Laboratories, Incorporated | Method and apparatus for controlling a multiprocessor system |
JPS5837585B2 (ja) * | 1975-09-30 | 1983-08-17 | 株式会社東芝 | ケイサンキソウチ |
JPS5812611B2 (ja) * | 1975-10-15 | 1983-03-09 | 株式会社東芝 | デ−タテンソウセイギヨホウシキ |
DE2546202A1 (de) * | 1975-10-15 | 1977-04-28 | Siemens Ag | Rechnersystem aus mehreren miteinander verbundenen und zusammenwirkenden einzelrechnern und verfahren zum betrieb des rechnersystems |
JPS5296836A (en) * | 1976-02-10 | 1977-08-15 | Toshiba Corp | Multiplex data processing system |
US4104720A (en) * | 1976-11-29 | 1978-08-01 | Data General Corporation | CPU/Parallel processor interface with microcode extension |
US4128876A (en) * | 1977-04-28 | 1978-12-05 | International Business Machines Corporation | Synchronous microcode generated interface for system of microcoded data processors |
-
1979
- 1979-07-30 FR FR7919505A patent/FR2462745B1/fr not_active Expired
-
1980
- 1980-07-10 DE DE803049774T patent/DE3049774T1/de active Granted
- 1980-07-10 AT AT0907980A patent/AT385605B/de not_active IP Right Cessation
- 1980-07-10 GB GB8109659A patent/GB2070826B/en not_active Expired
- 1980-07-10 BR BR8008770A patent/BR8008770A/pt unknown
- 1980-07-10 CH CH199781A patent/CH640646A5/fr not_active IP Right Cessation
- 1980-07-10 AU AU60575/80A patent/AU544135B2/en not_active Ceased
- 1980-07-10 NL NL8020243A patent/NL8020243A/nl not_active Application Discontinuation
- 1980-07-10 JP JP50147580A patent/JPS56500946A/ja active Pending
- 1980-07-10 WO PCT/FR1980/000117 patent/WO1981000468A1/fr active Application Filing
- 1980-07-14 ZA ZA00804217A patent/ZA804217B/xx unknown
- 1980-07-15 IT IT49247/80A patent/IT1129026B/it active
- 1980-07-16 CA CA000356294A patent/CA1172769A/fr not_active Expired
- 1980-07-16 ES ES493412A patent/ES493412A0/es active Granted
- 1980-07-21 MA MA19114A patent/MA18914A1/fr unknown
- 1980-07-24 MX MX183287A patent/MX147199A/es unknown
- 1980-07-27 DD DD80222944A patent/DD152436A5/de unknown
- 1980-07-28 LU LU82660A patent/LU82660A1/fr unknown
- 1980-07-28 BE BE1/9907A patent/BE884502A/fr not_active IP Right Cessation
- 1980-07-29 OA OA57186A patent/OA06591A/xx unknown
- 1980-07-30 AR AR281985A patent/AR228432A1/es active
-
1981
- 1981-03-27 SE SE8101979A patent/SE442352B/sv not_active Application Discontinuation
-
1984
- 1984-02-21 US US06/581,813 patent/US4611275A/en not_active Expired - Fee Related
- 1984-08-06 SG SG55084A patent/SG55084G/en unknown
-
1985
- 1985-01-10 HK HK26/85A patent/HK2685A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
GB2070826B (en) | 1984-05-16 |
ES8104879A1 (es) | 1981-05-16 |
ES493412A0 (es) | 1981-05-16 |
JPS56500946A (nl) | 1981-07-09 |
AU6057580A (en) | 1981-03-03 |
SG55084G (en) | 1985-03-08 |
ZA804217B (en) | 1981-07-29 |
BR8008770A (pt) | 1981-05-26 |
FR2462745A1 (fr) | 1981-02-13 |
HK2685A (en) | 1985-01-18 |
GB2070826A (en) | 1981-09-09 |
DD152436A5 (de) | 1981-11-25 |
DE3049774C2 (nl) | 1988-09-01 |
DE3049774T1 (de) | 1982-02-25 |
CA1172769A (fr) | 1984-08-14 |
ATA907980A (de) | 1987-09-15 |
SE442352B (sv) | 1985-12-16 |
CH640646A5 (fr) | 1984-01-13 |
MA18914A1 (fr) | 1981-04-01 |
AU544135B2 (en) | 1985-05-16 |
FR2462745B1 (fr) | 1986-01-03 |
LU82660A1 (fr) | 1980-10-24 |
IT8049247A0 (it) | 1980-07-15 |
MX147199A (es) | 1982-10-20 |
BE884502A (fr) | 1980-11-17 |
AT385605B (de) | 1988-04-25 |
OA06591A (fr) | 1981-08-31 |
US4611275A (en) | 1986-09-09 |
IT1129026B (it) | 1986-06-04 |
AR228432A1 (es) | 1983-03-15 |
SE8101979L (sv) | 1981-03-27 |
WO1981000468A1 (fr) | 1981-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8020243A (nl) | Tijdscharingsinrichting voor de toegang tot een hoofd- geheugen verbonden met een enkele hoofdlijn tussen een centrale rekeninrichting en een aantal randrekeninrich- tingen. | |
US4282572A (en) | Multiprocessor memory access system | |
US3761879A (en) | Bus transport system for selection information and data | |
US4780812A (en) | Common memory system for a plurality of computers | |
GB1445219A (en) | Bus controller for digital computer system | |
US3919483A (en) | Parallel multiplexed loop interface for data transfer and control between data processing systems and subsystems | |
GB1148262A (en) | Digital computing system | |
JPS648383B2 (nl) | ||
GB1269301A (en) | Numerical data processing systems | |
US5179688A (en) | Queue system with uninterrupted transfer of data through intermediate locations to selected queue location | |
ES457007A1 (es) | Un sistema de elaboracion de datos. | |
US3430208A (en) | Arrangement for determining bit position of least significant bit having a predetermined value | |
EP0520836A2 (en) | Apparatus for simultaneous write access to a single bit memory | |
SU760076A1 (ru) | Устройство для сопряжения1 | |
US3728687A (en) | Vector compare computing system | |
SU1714612A1 (ru) | Устройство дл обмена информацией | |
SU869034A1 (ru) | Распределитель импульсов | |
RU1807494C (ru) | Устройство дл обмена информацией | |
KR950011061B1 (ko) | 메모리공유를 위한 입출력데이터 제어회로 | |
SU1591066A1 (ru) | Устройство для управления вызовом информации | |
SU1660014A1 (ru) | Информационно-справочная .система | |
JPH0424741B2 (nl) | ||
SU1564640A1 (ru) | Устройство сопр жени процессоров с раздел емыми ресурсами | |
SU630645A1 (ru) | Буферное запомнающее устройство | |
RU1789975C (ru) | Устройство дл ввода в микроЭВМ дискретных сигналов |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A85 | Still pending on 85-01-01 | ||
BA | A request for search or an international-type search has been filed | ||
BB | A search report has been drawn up | ||
BC | A request for examination has been filed | ||
CNR | Transfer of rights (patent application after its laying open for public inspection) |
Free format text: JS TELECOM |
|
BV | The patent application has lapsed |