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WO2024162221A1 - 固体撮像装置および撮像装置 - Google Patents

固体撮像装置および撮像装置 Download PDF

Info

Publication number
WO2024162221A1
WO2024162221A1 PCT/JP2024/002494 JP2024002494W WO2024162221A1 WO 2024162221 A1 WO2024162221 A1 WO 2024162221A1 JP 2024002494 W JP2024002494 W JP 2024002494W WO 2024162221 A1 WO2024162221 A1 WO 2024162221A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
signal
imaging device
solid
state imaging
Prior art date
Application number
PCT/JP2024/002494
Other languages
English (en)
French (fr)
Inventor
顕一 芳賀
崇泰 鬼頭
誠 生熊
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Publication of WO2024162221A1 publication Critical patent/WO2024162221A1/ja

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/581—Control of the dynamic range involving two or more exposures acquired simultaneously
    • H04N25/585—Control of the dynamic range involving two or more exposures acquired simultaneously with pixels having different sensitivities within the sensor, e.g. fast or slow pixels or pixels having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors

Definitions

  • This disclosure relates to a solid-state imaging device.
  • Solid-state imaging devices that expand the dynamic range by using a pixel array in which multiple pixels that output multiple pixel signals with different gains are arranged in a matrix are known (see, for example, Patent Documents 1 and 2).
  • a readout time of 2 frames times the number of pixel signals is required.
  • the present disclosure therefore aims to provide a solid-state imaging device or the like that can achieve a faster frame rate than conventional devices, in a solid-state imaging device having a pixel array in which multiple pixels that output M (M is an integer equal to or greater than 3) pixel signals with different gains are arranged in a matrix.
  • a solid-state imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, the plurality of pixels each including a photoelectric conversion unit that converts received light into a signal charge and a capacitance storage unit, and configured to be capable of outputting M pixel signals each having a different gain, and the plurality of pixels are controlled to output N (N is an integer equal to or greater than 2 and less than M) pixel signals out of the M pixel signals.
  • a solid-state imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, and an AD converter arranged for each column of the pixel array, the plurality of pixels being configured to be capable of outputting M pixel signals having mutually different gains, and the AD converter converts at least one of the M pixel signals into a digital signal having a smaller number of bits than the other pixel signals.
  • a solid-state imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, and an AD converter arranged for each column of the pixel array, the plurality of pixels each including a photoelectric conversion unit that converts received light into a signal charge, and a capacitance storage unit, and configured to be capable of outputting M pixel signals having different gains, the plurality of pixels being controlled to output N (N is an integer greater than or equal to 2 and less than M) pixel signals out of the M pixel signals, and the AD converter converts at least one pixel signal out of the N pixel signals into a digital signal having a smaller number of bits than the other pixel signals.
  • An imaging device is an imaging device including the above-described solid-state imaging device, which sequentially outputs image data based on the N pixel signals output by the plurality of pixels, and further includes a system control unit that sequentially outputs gain designation signals that designate which of the N pixel signals are to be output from each of the plurality of pixels in the control of the plurality of pixels performed by the solid-state imaging device based on the image data sequentially output from the solid-state imaging device, and the solid-state imaging device sequentially controls the plurality of pixels based on the gain designation signals sequentially output from the system control unit.
  • An imaging device is an imaging device including the above-mentioned solid-state imaging device, which sequentially outputs image data based on the N pixel signals output by the plurality of pixels, and further includes a system control unit that sequentially outputs a gain designation signal for each of the plurality of pixel blocks that designates which N pixel signals are to be output from the first pixel included in each of the plurality of pixel blocks in the control of each of the plurality of pixel blocks performed by the solid-state imaging device based on the image data sequentially output from the solid-state imaging device, and the solid-state imaging device sequentially controls the first pixel included in each of the plurality of pixel blocks based on the gain designation signal for each of the plurality of pixel blocks sequentially output from the system control unit.
  • a solid-state imaging device or the like is provided that is capable of achieving both a high frame rate and optimal dynamic range control in a solid-state imaging device having a pixel array in which a plurality of pixels are arranged in a matrix and output M pixel signals with different gains.
  • FIG. 1 is a block diagram showing an example of a configuration of a solid-state imaging device according to a first embodiment.
  • FIG. 2 is a circuit diagram showing an example of a configuration of a pixel according to the first embodiment.
  • FIG. 3 is a correspondence table showing the correspondence between M gains, the on/off states of M ⁇ 1 connection transistors, and the FD in which the signal charge corresponding to the pixel signal is held, in accordance with the first embodiment.
  • FIG. 4 is a table showing an example of the time required for outputting pixel signals and the time required for AD conversion according to the first embodiment.
  • FIG. 5 is a table showing an example of the time required for outputting pixel signals and the time required for AD conversion according to the first embodiment.
  • FIG. 1 is a block diagram showing an example of a configuration of a solid-state imaging device according to a first embodiment.
  • FIG. 2 is a circuit diagram showing an example of a configuration of a pixel according to the first embodiment.
  • FIG. 3 is a correspondence
  • FIG. 6 is a graph showing an example of the relationship between the SNR and dynamic range of pixel signals corresponding to each of N gains according to the first embodiment.
  • FIG. 7 is a graph showing an example of the relationship between the SNR and dynamic range of pixel signals corresponding to each of N gains according to the first embodiment.
  • FIG. 8 is a table showing another example of the time required for outputting pixel signals and the time required for AD conversion according to the first embodiment.
  • FIG. 9 is a table showing another example of the time required for outputting pixel signals and the time required for AD conversion according to the first embodiment.
  • FIG. 10 is a block diagram showing an example of a configuration for shortening the time required for AD conversion in the solid-state imaging device according to the first embodiment. In FIG. FIG. FIG.
  • FIG. 11 is a circuit diagram showing an example of a circuit configuration for shortening the time required for AD conversion according to the first embodiment.
  • FIG. 12 is a diagram illustrating the relationship between illuminance and exposure time and the value of a digital signal obtained after AD conversion of a pixel signal according to the first embodiment.
  • FIG. 13 is a diagram illustrating an example of a method for improving the SNR of a pixel signal according to the first embodiment.
  • FIG. 18 is a block diagram illustrating an example of a configuration of an imaging device according to the first embodiment.
  • FIG. 19 is a timing chart showing an example of the timing of exposure control performed by the system control unit according to the first embodiment.
  • FIG. 19 is a timing chart showing an example of the timing of exposure control performed by the system control unit according to the first embodiment.
  • FIG. 20 is a timing chart showing how the pixel according to the first embodiment outputs a pixel signal.
  • FIG. 21 is a block diagram illustrating an example of a configuration of a solid-state imaging device according to the second embodiment.
  • FIG. 22 is a circuit diagram showing a configuration example of a pixel according to the second embodiment.
  • FIG. 26 is a block diagram illustrating an example of a configuration of a solid-state imaging device according to the third embodiment.
  • FIG. 27 is a block diagram illustrating an example of a configuration of an imaging device according to the third embodiment.
  • the inventors conducted repeated experiments and studies to achieve both optimal dynamic range control and faster frame rates for a solid-state imaging device having a pixel array in which multiple pixels are arranged in a matrix and output M pixel signals with different gains.
  • N is an integer greater than or equal to 2 and less than M
  • the inventors then conducted further experiments and studies based on this knowledge, and came up with the solid-state imaging device and the like according to the present disclosure described below.
  • a solid-state imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, the plurality of pixels each including a photoelectric conversion unit that converts received light into a signal charge and a capacitance storage unit, and configured to be capable of outputting M pixel signals each having a different gain, and the plurality of pixels are controlled to output N (N is an integer equal to or greater than 2 and less than M) pixel signals out of the M pixel signals.
  • the pixel signals output by each pixel are N pixel signals out of the M pixel signals, which is less than M. Therefore, the pixel signal readout time is shorter than in a conventional solid-state imaging device with a configuration in which each pixel outputs all M pixel signals.
  • the capacitance storage unit may also include an overflow capacitance storage unit for storing signal charge overflowing from the photoelectric conversion unit, and a floating diffusion for converting the signal charge converted by the photoelectric conversion unit into a voltage.
  • the signal charge that overflows from the photoelectric conversion section is stored in one or more overflow capacitance storage sections.
  • a solid-state imaging device having the above configuration can capture an image of a subject with higher illumination than a solid-state imaging device having no one or more overflow capacitance storage sections.
  • the plurality of pixels may further include a transfer transistor having one of its source and drain connected to the photoelectric conversion section and the other connected to one of the floating diffusions, and a first connection transistor having one of its source and drain connected to the overflow capacitance storage section and the other connected to one of the floating diffusions.
  • the control performed on the plurality of pixels may include shutter control for performing a shutter operation on the plurality of pixels, and the shutter control may be performed on the plurality of pixels so that the period during which the overflow capacitance storage unit stores charge is substantially equal to the period during which the photoelectric conversion unit stores charge, regardless of the control for outputting N pixel signals out of the M pixel signals from the plurality of pixels.
  • the plurality of pixels may further include an overflow transistor, one of whose source and drain is connected to the photoelectric conversion section and the other of whose source and drain is connected to the overflow capacitance storage section.
  • each of the plurality of pixels may further include one or more second connection transistors that connect the plurality of floating diffusions.
  • the pixels may further include a first reset transistor, one of whose source and drain is connected to the other of the source and drain of the first connection transistor, and the other of whose source and drain is connected to a first pixel power supply.
  • the plurality of pixels may further include a second reset transistor, one of whose source and drain is connected to the other of the source and drain of the first connection transistor, and the other of whose source and drain is connected to a second pixel power supply having a different voltage from the first pixel power supply.
  • the plurality of pixels may be controlled so as to output N pixel signals consisting of gains adjacent to each other among the M pixel signals.
  • a solid-state imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, and an AD converter arranged for each column of the pixel array, the plurality of pixels being configured to be capable of outputting M pixel signals having mutually different gains, and the AD converter converts at least one of the M pixel signals into a digital signal having a smaller number of bits than the other pixel signals.
  • the AD converter converts at least one of the M pixel signals into a digital signal with fewer bits than the other pixel signals. This shortens the AD conversion time compared to a conventional solid-state imaging device that does not convert at least one pixel signal into a digital signal with fewer bits than the other pixel signals.
  • the pixel array may further include a selection detection circuit arranged for each column of the pixel array, the selection detection circuit receiving M pixel signals from the pixel array, detecting at least one pixel signal and at least one correction pixel signal from among the M pixel signals, and outputting the detected signals to the AD converter, and the AD converter converting the pixel signals into digital signals and converting the correction pixel signal into a first correction digital signal having a smaller number of bits than the digital signal.
  • the present invention may further include an HDR (High Dynamic Range) synthesis circuit, in which the AD converter outputs the digital signal and the first correction digital signal to the HDR synthesis circuit, and the HDR synthesis circuit multiplies the value of the first correction digital signal by a coefficient to generate a second correction digital signal, and adds a value obtained by multiplying the value of the digital signal by a first mixing ratio to a value obtained by multiplying the value of the second correction digital signal by a second mixing ratio, and the sum of the first mixing ratio and the second mixing ratio may be 1.
  • HDR High Dynamic Range
  • a solid-state imaging device includes a pixel array in which a plurality of pixels are arranged in a matrix, and an AD converter arranged for each column of the pixel array, the plurality of pixels each including a photoelectric conversion unit that converts received light into a signal charge, and a capacitance storage unit, and configured to be capable of outputting M pixel signals having different gains, the plurality of pixels being controlled to output N (N is an integer greater than or equal to 2 and less than M) pixel signals out of the M pixel signals, and the AD converter converts at least one pixel signal out of the N pixel signals into a digital signal having a smaller number of bits than the other pixel signals.
  • the pixel signals output by each pixel are N pixel signals out of the M pixel signals, which is less than M. Therefore, the pixel signal readout time is shorter than in a conventional solid-state imaging device with a configuration in which each pixel outputs all M pixel signals.
  • the AD converter converts at least one of the N pixel signals into a digital signal having a smaller number of bits than the other pixel signals.
  • the AD conversion time is shorter than in a conventional solid-state imaging device having a configuration in which at least one pixel signal is not converted into a digital signal having a smaller number of bits than the other pixel signals.
  • the pixel array may also include a plurality of pixel blocks and a control circuit for selecting and outputting N pixel signals from the M pixel signals independently for each of the plurality of pixel blocks, the plurality of pixel blocks being composed of a plurality of first pixels arranged in a matrix, and the plurality of first pixels being a portion of the plurality of pixels.
  • An imaging device is an imaging device including the above-described solid-state imaging device, which sequentially outputs image data based on the N pixel signals output by the plurality of pixels, and further includes a system control unit that sequentially outputs gain designation signals that designate which of the N pixel signals are to be output from each of the plurality of pixels in the control of the plurality of pixels performed by the solid-state imaging device based on the image data sequentially output from the solid-state imaging device, and the solid-state imaging device sequentially controls the plurality of pixels based on the gain designation signals sequentially output from the system control unit.
  • the imaging device configured as described above can achieve both a faster frame rate and optimal dynamic range control, similar to the solid-state imaging device according to one aspect of the present disclosure.
  • An imaging device is an imaging device including the above-mentioned solid-state imaging device, which sequentially outputs image data based on the N pixel signals output by the plurality of pixels, and further includes a system control unit that sequentially outputs a gain designation signal for each of the plurality of pixel blocks that designates which N pixel signals are to be output from the first pixel included in each of the plurality of pixel blocks in the control of each of the plurality of pixel blocks performed by the solid-state imaging device based on the image data sequentially output from the solid-state imaging device, and the solid-state imaging device sequentially controls the first pixel included in each of the plurality of pixel blocks based on the gain designation signal for each of the plurality of pixel blocks sequentially output from the system control unit.
  • the imaging device configured as described above can achieve both a faster frame rate and optimal dynamic range control, similar to the solid-state imaging device according to one aspect of the present disclosure.
  • FIG. 1 is a block diagram showing an example of a configuration of a solid-state imaging device 100 according to the first embodiment.
  • the solid-state imaging device 100 includes a pixel array 110, a vertical scanning circuit 120, a control circuit 130, a HDR (High Dynamic Range) synthesis circuit 140, a number of vertical signal lines 150, and a number of AD converters 160.
  • a HDR High Dynamic Range
  • the pixel array 110 is composed of a plurality of pixels 111 arranged in a matrix of L rows (L is an integer equal to or greater than 2) and K columns (K is an integer equal to or greater than 2).
  • the pixel 111 includes a photoelectric conversion unit 10 (not shown in FIG. 1, see FIG. 2 described later) that converts received light into a signal charge, i.e., a photoelectric conversion unit 10 that generates and accumulates a signal charge in response to received light, and M (M is an integer of 3 or more) capacitance accumulation units (not shown in FIG. 1, see FIG. 2 described later, corresponding to capacitance accumulation units 21 to 25 in FIG. 2) for accumulating the signal charge generated by the photoelectric conversion unit 10, and is configured to be able to output M pixel signals with different gains. Details of the pixel 111 will be described later.
  • Each of the multiple vertical signal lines 150 is a wiring that extends in the column direction of the pixel array 110.
  • Each of the multiple vertical signal lines 150 corresponds one-to-one to each of the columns of the pixel array 110. In other words, there are K multiple vertical signal lines 150.
  • Each of the multiple vertical signal lines 150 is connected to L pixels 111 arranged in the column direction in the corresponding column, and transmits a pixel signal output from any one of the L pixels 111 to each of the multiple AD converters 160.
  • the control circuit 130 controls the vertical scanning circuit 120, the HDR synthesis circuit 140, and the multiple AD converters 160.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to output N (N is an integer greater than or equal to 2 and less than M) pixel signals out of the M pixel signals from each of the multiple pixels 111.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to convert the signal charge corresponding to the reset state of each of the multiple pixels 111 into a reference voltage corresponding to each gain and output a pixel signal indicating the converted reference voltage, and also converts the signal charge generated by the photoelectric conversion unit 10 during the exposure period into a voltage corresponding to each gain and output a pixel signal indicating the converted voltage.
  • the pixel signal corresponding to each gain has a reset component and a signal component.
  • the pixel signal indicating the reference voltage is the reset component
  • the pixel signal indicating the voltage converted from the signal component generated by the photoelectric conversion unit 10 during the exposure period is the signal component.
  • the vertical scanning circuit 120 may have some or all of the functions of the control circuit 130.
  • the multiple AD converters 160 correspond one-to-one to each of the K vertical signal lines 150. That is, there are K multiple AD converters 160.
  • Each of the K AD converters 160 is connected to a corresponding vertical signal line 150.
  • the K AD converters 160 convert the K analog pixel signals output from the K pixels 111 on a row-by-row basis into K digital pixel signals via the K vertical signal lines 150.
  • the K digital pixel signals after AD conversion are then output to the HDR synthesis circuit 140.
  • a correlated double sampling process is also performed to remove reset noise and other issues during pixel signal readout by calculating the difference between the AD conversion result of the pixel signal of the reset component and the AD conversion result of the pixel signal of the signal component.
  • the HDR synthesis circuit 140 generates an image by performing HDR synthesis on the pixel signals output from the multiple AD converters 160.
  • K pixel signals output from the K pixels 111 in one row are AD converted in parallel by K AD converters 160 via the K vertical signal lines 150, and the K digital pixel signals after AD conversion for one row are output from the K AD converters 160 to the HDR synthesis circuit 140.
  • the solid-state imaging device 100 repeats the above operations within one horizontal scanning period until it completes the readout of N pixel signals corresponding to gain x through gain x+N-1 (x is an integer between 1 and M-N+1) and the AD conversion of the N pixel signals.
  • the solid-state imaging device 100 further repeats the above operation for each row in the pixel array 110, from row 1 to row L, in units of one horizontal scanning period.
  • the solid-state imaging device 100 configured as described above sequentially outputs image data based on the N pixel signals output by each of the multiple pixels 111.
  • the solid-state imaging device 100 has been described as repeating the above operation for each row in the pixel array 110 from row 1 to row L in one horizontal scanning period, but the solid-state imaging device 100 may also repeat the above operation for two or more rows in a row from row 1 to row L in the pixel array 110, or the solid-state imaging device 100 may operate using a global shutter method in which pixel signals are read out from all rows at the same time period.
  • the number of vertical signal lines and the number of AD converters 160 are both K, and that there is a one-to-one correspondence between the vertical signal lines 150 and the AD converters 160, but the number of vertical signal lines 150, or the AD converters 160, or both, may exceed K, and the correspondence between the vertical signal lines 150 and the AD converters 160 may not be one-to-one.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the pixel 111.
  • pixel 111 includes a photoelectric conversion unit 10 and M capacitance storage units (corresponding to capacitance storage units 21 to 25 in FIG. 2).
  • the photoelectric conversion unit 10 is realized, for example, by a photodiode having a PN junction.
  • the M capacitance storage units, capacitance storage unit 21 to capacitance storage unit 25, are realized, for example, by floating diffusion layers.
  • the M capacitance storage units, capacitance storage unit 21 to capacitance storage unit 25, consist of one or more overflow capacitance storage units for storing signal charges overflowing from photoelectric conversion unit 10, and one or more floating diffusions other than the one or more overflow capacitance storage units, for converting the signal charges converted by photoelectric conversion unit 10 into voltage.
  • the one or more overflow capacitance storage units are capacitance storage unit 25, and the one or more floating diffusions other than the one or more overflow capacitance storage units are M-1 capacitance storage units 21 to 24.
  • the capacitance storage unit 25 will also be referred to as the overflow capacitance storage unit 25 or FD(M), and the capacitance storage units 21 to 24 will also be referred to as the floating diffusions 21 to 24, or FD(1) to FD(M-1).
  • FD(1) through FD(M) have capacitances C(1) through C(M), respectively.
  • the pixel 111 further includes a transfer transistor 30 and a first connection transistor 44.
  • One of the source and drain of the transfer transistor 30 is connected to the photoelectric conversion unit 10, and the other is connected to one of one or more floating diffusions (here, floating diffusion 21).
  • the transfer transistor 30 is an NMOS transistor, and its gate is driven by a control signal TG output from the vertical scanning circuit 120.
  • the gate of the transfer transistor 30 When the gate of the transfer transistor 30 is at a logic low level, it is non-conductive, and when the gate is at a logic high level, it is conductive.
  • transistor when a transistor is in a conductive state, it is also referred to as the transistor being on, and when a transistor is in a non-conductive state, it is also referred to as the transistor being off.
  • the transfer transistor 30 When the transfer transistor 30 becomes conductive, the signal charge stored in the photoelectric conversion unit 10 is transferred to the floating diffusion 21 via the transfer transistor 30. If there are one or more other floating diffusions electrically connected to the floating diffusion 21, the signal charge stored in the photoelectric conversion unit 10 is also transferred to the other one or more floating diffusions.
  • the first connection transistor 44 has one of its source and drain connected to one of one or more overflow capacitance storage units (here, overflow capacitance storage unit 25), and the other connected to one of one or more floating diffusions (here, floating diffusion 24).
  • the first connection transistor 44 is an NMOS transistor, and its gate is driven by a control signal GC(M-1) output from the vertical scanning circuit 120.
  • the first connection transistor 44 is non-conductive when its gate is at a logic low level, and is conductive when its gate is at a logic high level.
  • the overflow capacitance storage section 25 and the floating diffusion 24 are electrically connected.
  • pixel 111 further includes an overflow transistor 50.
  • One of the source and drain of the overflow transistor 50 is connected to the photoelectric conversion unit 10, and the other is connected to the overflow capacitance storage unit 25.
  • the overflow transistor 50 is an NMOS transistor, and its gate is driven by a control signal OF output from the vertical scanning circuit 120.
  • pixel 111 further includes M-2 second connection transistors (here, second connection transistor 41 to second connection transistor 43).
  • M-2 second connection transistors (here, second connection transistor 41 to second connection transistor 43) connect M-1 floating diffusions (here, floating diffusion 21 to floating diffusion 24) in series.
  • the floating diffusion 24 located at one end of the M-1 floating diffusions connected in series is connected to the other of the source and drain of the first connection transistor 44, and the floating diffusion 21 located at the other end is connected to the other of the source and drain of the transfer transistor 30.
  • the second connection transistor 41 to the second connection transistor 43 are NMOS transistors, and their gates are driven by the control signals GC(1) to GC(M-2) output from the vertical scanning circuit 120.
  • Each of the second connection transistors 41 to 43 is in a non-conductive state when its gate is at a logic low level, and in a conductive state when its gate is at a logic high level.
  • the first connection transistor 44 and the second connection transistors 41 to 43 are examples of transistors that switch gain.
  • connection transistor 41 to the second connection transistor 43 and the first connection transistor 44 will also be referred to simply as connection transistors.
  • the second connection transistor 41 to the second connection transistor 43 and the first connection transistor 44 will also be referred to as connection transistor GC(1) to connection transistor GC(M-2) and connection transistor GC(M-1).
  • the pixel 111 further includes a first reset transistor 61, an amplification transistor 81, and a selection transistor 82.
  • the first reset transistor 61 has one of its source and drain connected to the other of the source and drain of the first connection transistor 44, and the other connected to the first pixel power supply 71.
  • the first reset transistor 61 is an NMOS transistor, and its gate is driven by a control signal RS(1) output from the vertical scanning circuit 120.
  • the first reset transistor 61 is non-conductive when its gate is at a logic low level, and is conductive when its gate is at a logic high level.
  • the floating diffusion 24, and the floating diffusions 21 to 23, the overflow capacitance storage unit 25, or the photoelectric conversion unit 10 electrically connected to the floating diffusion 24 are reset by the voltage of the first pixel power supply 71.
  • the amplification transistor 81 has a gate connected to the floating diffusion 21, a drain connected to the first pixel power supply 71, and a source connected to the drain of the selection transistor 82.
  • the amplification transistor 81 is an NMOS transistor, and forms a source follower circuit together with a constant current source (not shown) arranged on the vertical signal line 150 connected via the selection transistor 82 (described later). As a result, when the selection transistor 82 is in a conductive state, the amplification transistor 81 outputs a pixel signal corresponding to the voltage of the floating diffusion 24 to the vertical signal line 150.
  • the selection transistor 82 has a drain connected to the source of the amplification transistor 81 and a source connected to the vertical signal line 150.
  • the selection transistor 82 is an NMOS transistor, and its gate is driven by the vertical scanning circuit 120.
  • the gate of the selection transistor 82 When the gate of the selection transistor 82 is at a logic low level, it is non-conductive, and when the gate is at a logic high level, it is conductive.
  • the selection transistor 82 When the selection transistor 82 becomes conductive, the pixel signal output from the amplification transistor 81 is output to the vertical signal line 150 via the selection transistor 82. In other words, when the selection transistor 82 becomes conductive, the pixel 111 becomes selected.
  • FIG. 3 is a correspondence table showing the correspondence between (1) M gains, (2) the on/off states of the connection transistors GC(1) through GC(M-1) when the pixel 111 outputs a pixel signal corresponding to each gain, and (3) FD(1) through FD(M) in which the signal charge corresponding to the pixel signal is held.
  • connection transistor GC(1) to connection transistor GC(M-1) are in an off state. Then, before the signal charge generated by photoelectric conversion unit 10 is transferred to FD(1), a pixel signal of a reset component is output from pixel 111, and after the signal charge generated by photoelectric conversion unit 10 is transferred to FD(1) by transfer transistor 30, a pixel signal of a signal component is output from pixel 111.
  • connection transistor GC(1) is in an ON state
  • connection transistors GC(2) to GC(M-1) are in an OFF state. Then, before the signal charge generated by photoelectric conversion unit 10 is transferred to FD(1) and FD(2), a pixel signal of the reset component is output from pixel 111, and after the signal charge generated by photoelectric conversion unit 10 is transferred to FD(1) and FD(2) by transfer transistor 30, a pixel signal of the signal component is output from pixel 111.
  • connection transistor GC(1) to connection transistor GC(M-2) are in the on state, and connection transistor GC(M-1) is in the off state. Then, before the signal charge generated by photoelectric conversion unit 10 is transferred to FD(1) to FD(M-1), a pixel signal of the reset component is output from pixel 111, and after the signal charge generated by photoelectric conversion unit 10 is transferred to FD(1) to FD(M-1) by transfer transistor 30, a pixel signal of the signal component is output from pixel 111.
  • the connection transistors GC(1) to GC(M-1) are in an on state. Then, the pixel 111 outputs a pixel signal of a signal component corresponding to the total signal charge of the signal charge generated by the photoelectric conversion unit 10, the signal charge previously transferred by the transfer transistor 30 to FD(1) to FD(M-1), and the signal charge overflowing from the photoelectric conversion unit 10 and accumulated in FD(M), and after the signal charge accumulated in FD(1) to FD(M) is discharged to the first pixel power supply 71 via the first reset transistor 61, the pixel 111 outputs a pixel signal of a reset component.
  • ⁇ Read operation time and dynamic range> 4 and 5 are tables showing an example of the time required for pixel signal output and the time required for AD conversion in a series of operations from when the solid-state imaging device 100 images a subject, in which the pixel 111 outputs pixel signals corresponding to N gains to the vertical signal line 150, until the AD converter 160 AD converts the output pixel signals.
  • FIG. 4 is a table showing when pixel 111 outputs pixel signals corresponding to gains 1 to N when solid-state imaging device 100 captures an image of a relatively low-luminance subject
  • FIG. 5 is a table showing when pixel 111 outputs pixel signals corresponding to gains M-N+1 to M when solid-state imaging device 100 captures an image of a relatively high-luminance subject.
  • Figures 6 and 7 are graphs showing an example of the relationship between the SNR and dynamic range of pixel signals corresponding to each of the N gains in a series of operations from when the solid-state imaging device 100 captures an image of a subject, in which the pixel 111 outputs pixel signals corresponding to the N gains to the vertical signal line 150, until the AD converter 160 AD converts the output pixel signal.
  • FIG. 6 is a graph showing when pixel 111 outputs pixel signals corresponding to gains 1 to N when solid-state imaging device 100 captures an image of a relatively low-luminance subject
  • FIG. 7 is a graph showing when pixel 111 outputs pixel signals corresponding to gains M-N+1 to M when solid-state imaging device 100 captures an image of a relatively high-luminance subject.
  • the vertical scanning circuit 120 controls the pixel 111 so that the pixel 111 outputs N pixel signals consisting of adjacent gains among the M pixel signals.
  • solid-state imaging device 100 can capture a subject with higher brightness than a solid-state imaging device that does not have an FD(M) that can accumulate signal charge that has overflowed from photoelectric conversion unit 10.
  • each pixel 111 outputs N pixel signals corresponding to N gains out of M
  • the AD converter 160 AD converts the N pixel signals output from each pixel 111
  • the HDR synthesis circuit 140 HDR synthesizes the pixel signals AD converted by the AD converter 160 to generate an image.
  • the solid-state imaging device 100 which has a pixel array in which multiple pixels are arranged in a matrix to output M pixel signals with different gains, can achieve a faster frame rate than a conventional solid-state imaging device that reads out all M pixel signals.
  • ⁇ Reducing the bit width of AD conversion> 8 and 9 are tables showing other examples of the time required for pixel signal output and the time required for AD conversion in a series of operations from when pixel 111 outputs pixel signals corresponding to N gains to vertical signal line 150 until AD converter 160 AD converts the N output pixel signals when solid-state imaging device 100 images a subject.
  • FIGS. 4 and 5 are examples of cases where the time required for AD conversion does not exceed the time required for outputting a pixel signal
  • FIG. 8 and FIG. 9 are examples of cases where the time required for AD conversion exceeds the time required for outputting a pixel signal.
  • FIG. 8 is a table showing when pixel 111 outputs pixel signals corresponding to gains 1 to N when solid-state imaging device 100 captures an image of a low-luminance subject
  • FIG. 9 is a table showing when pixel 111 outputs pixel signals corresponding to gains M-N+1 to M when solid-state imaging device 100 captures an image of a high-luminance subject.
  • the AD converter 160 when the time required for AD conversion exceeds the time required for outputting a pixel signal, the AD converter 160 performs AD conversion of a pixel signal corresponding to gain N with a smaller number of bits than the number of bits used for AD conversion of pixel signals corresponding to the other N-1 gains, thereby making the time required for AD conversion of the pixel signal corresponding to gain N shorter than the time required for AD conversion of pixel signals corresponding to the other N-1 gains.
  • the AD converter 160 when the time required for AD conversion exceeds the time required for outputting a pixel signal, the AD converter 160 performs AD conversion of a pixel signal corresponding to gain M with a smaller number of bits than the number of bits used for AD conversion of pixel signals corresponding to the other N-1 gains, thereby making the time required for AD conversion of the pixel signal corresponding to gain M shorter than the time required for AD conversion of pixel signals corresponding to the other N-1 gains.
  • the AD converter 160 makes the time required for AD conversion of a pixel signal corresponding to one gain shorter than the time required for AD conversion of pixel signals corresponding to the other N-1 gains, thereby achieving a faster frame rate than when the time required for AD conversion of a pixel signal corresponding to one gain is not shorter than the time required for AD conversion of pixel signals corresponding to the other N-1 gains.
  • FIG. 10 is a block diagram showing a specific example configuration of a solid-state imaging device 100A that converts at least one pixel signal out of N pixel signals into a digital signal with fewer bits than the other pixel signals.
  • the solid-state imaging device 100A includes multiple selection detection circuits 170 and multiple signal lines 180 in addition to the solid-state imaging device 100 shown in FIG. 1.
  • Each of the multiple vertical signal lines 150 transmits a pixel signal output from one of the L pixels 111 arranged in the column direction in the corresponding column to each of the selection detection circuits 170.
  • the multiple selection detection circuits 170 determine an optimal pixel signal and a correction pixel signal for correcting the optimal pixel signal from the N pixel signals, transmit the optimal pixel signal to the multiple AD converters 160 via the multiple signal lines 180, and then transmit the correction pixel signals to the multiple AD converters 160 via the multiple signal lines 180.
  • the multiple AD converters 160 convert the correction pixel signals into digital signals with fewer bits than the optimal pixel signal. The reason why the correction pixel signals may be converted into digital signals with fewer bits than the optimal pixel signal will be explained later.
  • the multiple selection detection circuits 170 correspond one-to-one to each of the K vertical signal lines 150 and one-to-one to each of the K AD converters 160. That is, there are K multiple selection detection circuits 170.
  • the multiple signal lines 180 correspond one-to-one to each of the K selection detection circuits 170, and correspond one-to-one to each of the K AD converters 160. That is, there are K multiple signal lines 180.
  • the solid-state imaging device 100A has been described as having K AD converters 160, selection detection circuits 170, and signal lines 180, each of which corresponds one-to-one with the K vertical signal lines 150.
  • the number of AD converters 160, selection detection circuits 170, signal lines 180, or two or more of them may exceed K, and the correspondence between the vertical signal lines 150 and selection detection circuits 170 may not be one-to-one, and the correspondence between the selection detection circuits 170 and AD converters 160 may not be one-to-one.
  • the detection selection circuit 170 includes a selection circuit 171 that selects a signal from a plurality of pixel signals and has a sample-and-hold circuit SH173 that holds the plurality of pixel signals, and a detection circuit 172 that detects at least one pixel signal from the plurality of pixel signals.
  • the pixel signal is input to the vertical signal line 150 and the sample and hold switch elements (SH1, SH2, SH3, SH4, SH5, SH6) via the sample and hold capacitance elements (C30, C31, C32, C33, C34, C35), and then input to the gate of the amplification transistor SF174 via the read selection switch element (SE7, SE8, SE9, SE10, SE11, SE12).
  • the output of the amplification transistor SF174 is connected to the signal line 180 via the selection transistor SEL_DET.
  • the sample and hold switch elements (SH1, SH2, SH3, SH4, SH5, SH6) are switch transistors that are turned on and off according to the sample and hold switch control signal ⁇ SH.
  • the sample and hold switch elements When the sample and hold switch elements are off, the pixel signals are held in the sample and hold capacitive elements (C30, C31, C32, C33, C34, C35).
  • the address selection when holding the pixel signals in the sample and hold capacitive elements is performed by the sample and hold switch control signal ⁇ SH.
  • the read selection switch elements (SE7, SE8, SE9, SE10, SE11, SE12) are switch transistors that are turned on and off in response to a signal selection signal 175 ( ⁇ SE).
  • the pixel signals held in the sample and hold capacitance elements (C30, C31, C32, C33, C34, C35) are input to the gate of the amplification transistor SF174 when the read selection switch element is on.
  • the address selection when reading out pixel signals from the sample and hold capacitance elements (C30, C31, C32, C33, C34, C35) is performed by the signal selection signal 175 ( ⁇ SE).
  • the selection transistor SEL_DET is a switch transistor that turns on and off in response to the selection control signal ⁇ SEL_DET.
  • the selection transistor SEL_DET electrically connects the source of the amplification transistor SF174 to the signal line 180.
  • sample and hold capacitance element (C30) holds the reset component of the first pixel signal that corresponds to the highest gain of the three pixel signals.
  • sample and hold capacitance element (C31) holds the signal component of the first pixel signal.
  • the sample and hold capacitor (C32) holds the reset component of the second pixel signal that corresponds to the second highest gain among the three pixel signals.
  • the sample and hold capacitor (C33) holds the signal component of the second pixel signal.
  • the sample and hold capacitor (C34) holds the reset component of the third pixel signal, which corresponds to the lowest gain of the three pixel signals.
  • the sample and hold capacitor (C35) holds the signal component of the third pixel signal.
  • the detection circuit 172 compares the value obtained by subtracting the reset component (held in C32) from the signal component (held in C33) of the second pixel signal held in the sample and hold circuit SH173 with the first reference value REF1 at the boundary between the first pixel signal and the second pixel signal and the second reference value REF2 at the boundary between the second pixel signal and the third pixel signal. This allows the optimum pixel signal and correction pixel signal to be detected from the three pixel signals, and the signal selection signal 175 ( ⁇ SE) is input to the selection circuit 171.
  • the second pixel signal is detected as the correction pixel signal
  • the third pixel signal is detected as the correction pixel signal. If the third pixel signal is detected as the optimal pixel signal, no correction pixel signal is detected.
  • the read selection switch element is controlled based on this signal selection signal 175 ( ⁇ SE).
  • the read selection switch element SE7 is turned on to output the reset component to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, the read selection switch element SE8 is turned on to output the signal component to the signal line 180.
  • the read selection switch element SE9 is turned on to output the reset component to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, the read selection switch element SE10 is turned on to output the signal component to the signal line 180.
  • the read selection switch element SE9 is turned on to output the reset component to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, the read selection switch element SE10 is turned on to output the signal component to the signal line 180.
  • the read selection switch element SE11 is turned on to output the reset component to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, the read selection switch element SE12 is turned on to output the signal component to the signal line 180.
  • the read selection switch element SE11 is turned on to output the reset component to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, the read selection switch element SE12 is turned on to output the signal component to the signal line 180.
  • the CDS of the AD conversion circuit subtracts the reset component from the signal component, so that circuit variations in the amplifier transistors SF81 and SF174 are cancelled out.
  • the detection circuit 172 includes a comparator 181, an inverter circuit 182, a latch circuit 183, an inverter circuit 184, an AND circuit 185, a latch circuit 186, a latch circuit 187, a selection control circuit 188, SW13, SW14, SW15, SW16, and SW17.
  • the detection circuit 172 controls SW15 and SW16 with a reference value selection signal 176 to input a first reference value (REF1) and a second reference value (REF2) continuously in time to one input of the comparator 181.
  • REF1 first reference value
  • REF2 second reference value
  • the reset component of the second pixel signal is input and auto-zero is performed (SW13 and SW17 are turned on), then the signal component of the second pixel signal is input (SW14 is turned on), analog CDS is performed, and the difference obtained by subtracting the signal component of the second pixel signal from the reset component of the second pixel signal is compared with the first reference value (REF1) or the second reference value (REF2).
  • the optimal pixel signal is the first pixel signal
  • the output of the comparator 181 is a logic level low (L)
  • the output of the inverter circuit 182 is a logic level high (H)
  • the output of the latch circuit 183 is a logic level high (H)
  • the output of the inverter circuit 184 is a logic level low (L).
  • the latch circuits 186 and 187 are reset, the output of the comparator 181 is a logic level low (L), the output of the inverter circuit 182 is a logic level high (H), the output of the latch circuit 183 holds a logic level high (H), and the output of the AND circuit 185 is a logic level low (L). Therefore, the output of the latch circuit 186 is a logic level low (L), the output of the latch circuit 183 is a logic level high (H), and the output of the latch circuit 187 is a logic level low (L).
  • the selection control circuit 188 Based on the outputs of latch circuits 186, 183, and 187, the selection control circuit 188 outputs logical level high (H) signals of SE7 and SE8, which are the output signals of latch circuit 183, as signal selection signal 175 ( ⁇ SE) to the selection circuit 171, causing the reset component of the first pixel signal to be output to signal line 180 via amplifying transistor SF174 and selection transistor SEL_DET, and similarly, causing the signal component of the first pixel signal to be output to signal line 180.
  • H logical level high
  • the selection control circuit 188 outputs the logic level high (H) signals of SE9 and SE10, which are the output signals of the latch circuit 183, as the signal selection signal 175 ( ⁇ SE) to the selection circuit 171, causing the reset component of the second pixel signal to be output to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, causing the signal component of the second pixel signal to be output to the signal line 180.
  • H logic level high
  • the optimal pixel signal is the second pixel signal
  • the output of the comparator 181 is a logic level high (H)
  • the output of the inverter circuit 182 is a logic level low (L)
  • the output of the latch circuit 183 is a logic level low (L)
  • the output of the inverter circuit 184 is a logic level high (H).
  • the latch circuits 186 and 187 are reset, the output of the comparator 181 is a logic level low (L), the output of the inverter circuit 182 is a logic level high (H), the output of the latch circuit 183 holds a logic level low (L), and the output of the AND circuit 185 is a logic level high (H). Therefore, the output of the latch circuit 186 is a logic level low (L), the output of the latch circuit 183 is a logic level low (L), and the output of the latch circuit 187 is a logic level high (H).
  • the selection control circuit 188 Based on the outputs of latch circuits 186, 183, and 187, the selection control circuit 188 outputs the logical level high (H) signals of SE9 and SE10, which are the output signals of latch circuit 187, as signal selection signal 175 ( ⁇ SE) to the selection circuit 171, causing the reset component of the second pixel signal to be output to signal line 180 via amplifying transistor SF174 and selection transistor SEL_DET, and similarly, causing the signal component of the second pixel signal to be output to signal line 180.
  • H logical level high
  • SE9 and SE10 which are the output signals of latch circuit 187
  • the selection control circuit 188 outputs the logic level high (H) signals of SE11 and SE12, which are the output signals of the latch circuit 187, as the signal selection signal 175 ( ⁇ SE) to the selection circuit 171, causing the reset component of the third pixel signal to be output to the signal line 180 via the amplification transistor SF174 and the selection transistor SEL_DET, and similarly, causing the signal component of the third pixel signal to be output to the signal line 180.
  • H logic level high
  • the optimal pixel signal is the third pixel signal
  • the output of the comparator 181 is a logic level high (H)
  • the output of the inverter circuit 182 is a logic level low (L)
  • the output of the latch circuit 183 is a logic level low (L)
  • the output of the inverter circuit 184 is a logic level high (H).
  • the latch circuits 186 and 187 are reset, the output of the comparator 181 is a logic level high (H), the output of the inverter circuit 182 is a logic level low (L), the output of the latch circuit 183 holds a logic level low (L), and the output of the AND circuit 185 is a logic level low (L). Therefore, the output of the latch circuit 186 is a logic level high (H), the output of the latch circuit 183 is a logic level low (L), and the output of the latch circuit 187 is a logic level low (L).
  • the selection control circuit 188 Based on the outputs of latch circuits 186, 183, and 187, the selection control circuit 188 outputs the logic level high (H) signals of SE11 and SE12, which are the output signals of latch circuit 186, as signal selection signal 175 ( ⁇ SE) to the selection circuit 171, causing the reset component of the third pixel signal to be output to signal line 180 via amplification transistor SF174 and selection transistor SEL_DET, and similarly, causing the signal component of the third pixel signal to be output to signal line 180.
  • H logic level high
  • AD converter 160 adds information identifying a gain corresponding to the optimal pixel signal to the digital signal obtained after AD conversion of the optimal pixel signal (hereinafter also referred to as the optimal digital signal), and adds information identifying a gain corresponding to the correction pixel signal to the pixel signal converted into a digital signal obtained after AD conversion of the correction pixel signal (hereinafter also referred to as the correction digital signal).
  • the selection detection circuit 170 has been described as outputting the optimal pixel signal to the signal line 180 and then outputting the correction pixel signal to the signal line 180, but the selection detection circuit 170 may output the correction pixel signal to the signal line 180 before outputting the optimal pixel signal to the signal line 180.
  • the HDR synthesis circuit 140 blends the optimal digital signal with the correction digital signal from just before the boundary between the optimal digital signal and the correction digital signal, thereby reducing the signal-to-noise difference at the boundary.
  • FIG. 12 is a graph showing the relationship between the product of illuminance and exposure time and the value of the digital signal (in LSB units) obtained after AD conversion of the first pixel signal, the second pixel signal, and the third pixel signal (hereinafter also referred to as the first digital signal, the second digital signal, and the third digital signal), with the horizontal axis representing the product of illuminance and exposure time and the vertical axis representing the value of the digital signal obtained after AD conversion of the pixel signal. As shown in FIG.
  • the gain corresponding to the correction pixel signal is lower than the gain corresponding to the optimal pixel signal, so that in the range of light amounts where the optimal pixel signal is not saturated, the value of the digital signal obtained after AD conversion of the correction pixel signal is smaller than the value of the digital signal obtained after AD conversion of the optimal pixel signal.
  • the selection detection circuit 170 determines that the first pixel signal is the optimal pixel signal and the second pixel signal is the correction pixel signal, then when the value of the optimal digital signal is A+ (LSB), the maximum value that can be expressed with the number of bits of the optimal digital signal, the value of the correction digital signal, i.e., the maximum value of the correction digital signal, will be C (LSB), which is smaller than A+ (LSB).
  • the selection detection circuit 170 determines that the second pixel signal is the optimal pixel signal and the third pixel signal is the correction pixel signal, then when the value of the optimal digital signal is A+ (LSB), the maximum value that can be expressed with the number of bits of the optimal digital signal, the value of the correction digital signal, i.e., the maximum value of the correction digital signal, will be D (LSB), which is smaller than A+ (LSB).
  • the number of bits of the correction digital signal can be made smaller than the number of bits of the optimal digital signal, enabling higher speeds and lower power consumption in subsequent stages, including the AD converter.
  • the HDR synthesis circuit 140 determines whether the digital signal is the first digital signal, the second digital signal, or the third digital signal based on the information identifying the gain added to the digital signal, and if the digital signal is the second digital signal, it multiplies the digital signal by coefficient 1 to generate a fourth digital signal, and if the digital signal is the third digital signal, it multiplies the digital signal by coefficient 2 to generate a fifth digital signal, thereby enabling the optimal mixing of the digital signal and the correction digital signal.
  • coefficient 1 is equal to the value obtained by dividing the slope of the line segment representing the relationship between the value of the first digital signal and the product of the illuminance and exposure time in FIG.
  • coefficient 2 is equal to the value obtained by dividing the slope of the line segment representing the relationship between the value of the first digital signal and the product of the illuminance and exposure time in FIG. 12 by the slope of the line segment representing the relationship between the value of the third digital signal and the product of the illuminance and exposure time.
  • A0 shown on the vertical axis of FIG. 12 is the value at the boundary between the first digital signal and the fourth digital signal
  • A- is a digital signal value lower than A0
  • A+ is a digital signal value higher than A0 and the same as the saturation of the first digital signal
  • B0 is the value at the boundary between the fourth digital signal and the fifth digital signal
  • B- is a digital signal value lower than B0
  • B+ is a digital signal value higher than B0 and the same as the saturation of the fourth digital signal.
  • the HDR synthesis circuit 140 mixes the optimal digital signal and the correction digital signal by calculating the sum of the product of the first mixing ratio (the mixing ratio represented by the thin dashed line in FIG. 13) and the value of the optimal digital signal and the product of the second mixing ratio (the mixing ratio represented by the thin solid line in FIG. 13) and the value of the correction digital signal.
  • the HDR synthesis circuit 140 mixes the optimal digital signal and the correction digital signal by calculating the sum of the product of the first mixing ratio (the mixing ratio represented by the thick solid line in FIG. 13) and the value of the optimal digital signal and the product of the second mixing ratio (the mixing ratio represented by the thick dashed line in FIG. 13) and the value of the correction digital signal.
  • the sum of the first mixing ratio and the second mixing ratio is 1, and if the value of the first digital signal is less than A-, the value of the first mixing ratio is 1 and the value of the second mixing ratio is 0. If the value of the first digital signal is A- or greater and less than A+, the value of the first mixing ratio monotonically decreases as the first digital signal increases, with a maximum value of 1 and a minimum value of 0, and the value of the second mixing ratio monotonically increases as the first digital signal increases, with a minimum value of 0 and a maximum value of 1. If the value of the first digital signal is A+ or greater, the value of the first mixing ratio is 0 and the value of the second mixing ratio is 1.
  • the first mixing ratio value is 1 and the second mixing ratio value is 0. If the value of the fourth digital signal is equal to or greater than B- and less than B+, the first mixing ratio value has a maximum value of 1 and a minimum value of 0, monotonically decreasing as the fourth digital signal increases, and the second mixing ratio value has a minimum value of 0 and a maximum value of 1, monotonically increasing as the fourth digital signal increases. If the value of the fourth digital signal is equal to or greater than B+, the first mixing ratio value is 0 and the second mixing ratio value is 1.
  • the HDR synthesis circuit 140 can gently mix (blend) the optimal digital signal and the correction digital signal at the boundary between them, thereby reducing the signal-to-noise difference at the boundary, and the aforementioned effect is not lost even if the number of bits of the correction digital signal is fewer than the number of bits of the optimal digital signal.
  • the control signal GC(2) is always at a logic low level. Therefore, in the read row, the first connection transistor 44 is always off.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal RS(1) and the control signal GC(1) in the readout row from a low logic level to a high logic level.
  • the first reset transistor 61 and the second connection transistor 41 transition from off to on, and the voltages of FD(1) and FD(2) become equal to the voltage of the first pixel power supply 71.
  • reset components of the pixel signal corresponding to gain 1 and gain 2 are generated.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal RS(1) from a high logic level to a low logic level in the readout row. This causes the first reset transistor 61 in the pixel 111 to transition from on to off.
  • pixel 111 From time t3 to time t4, in the readout row, pixel 111 outputs the reset component of the pixel signal corresponding to gain 2 using FD(1) and FD(2).
  • the vertical signal line 150 converges by time t4.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal GC(1) from a high logic level to a low logic level in the readout row. This causes the second connection transistor 41 in the pixel 111 to transition from on to off.
  • pixel 111 From time t4 to time t5, in the readout row, pixel 111 outputs the reset component of the pixel signal corresponding to a gain of 1 by FD(1).
  • the vertical signal line 150 converges by time t5.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG from a low logic level to a high logic level in the readout row.
  • the transfer transistor 30 transitions from off to on, and the signal charge accumulated in the photoelectric conversion unit 10 is transferred to FD(1).
  • a signal component of a pixel signal corresponding to a gain of 1 is generated in the pixel 111.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG, the control signal GC(1), and the control signal RS(1) from a low logic level to a high logic level in the shutter row.
  • the transfer transistor 30, the second connection transistor 41, and the first reset transistor 61 transition from off to on, and the signal charge accumulated in the photoelectric conversion unit 10, the signal charge accumulated in FD(1), and the signal charge accumulated in FD(2) are discharged to the first pixel power supply 71.
  • the control that the vertical scanning circuit 120 performs on the pixels 111 in the shutter row is also referred to as shutter control.
  • the operation of the vertical scanning circuit 120 to drain the signal charge of the pixels 111 in the shutter row to the first pixel power supply 71 (or the second pixel power supply 72 described later) is also referred to as a shutter operation.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG from a high logic level to a low logic level in the readout row. This causes the transfer transistor 30 in the pixel 111 to transition from on to off.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG, the control signal GC(1), and the control signal RS(1) from a high logic level to a low logic level in the shutter row.
  • the transfer transistor 30, the second connection transistor 41, and the first reset transistor 61 transition from on to off.
  • pixel 111 From time t6 to time t7, in the readout row, pixel 111 outputs a signal component of a pixel signal corresponding to a gain of 1 by FD(1).
  • the vertical signal line 150 converges by time t7.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG and the control signal GC(1) from a low logic level to a high logic level in the readout row.
  • the transfer transistor 30 and the second connection transistor 41 transition from off to on.
  • a signal component of the pixel signal corresponding to a gain of 2 is generated in the pixel 111.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG from a high logic level to a low logic level in the readout row. This causes the transfer transistor 30 in the pixel 111 to transition from on to off.
  • pixel 111 From time t8 to time t9, in the readout row, pixel 111 outputs the signal components of the pixel signal corresponding to gain 2 through FD(1) and FD(2).
  • the vertical signal line 150 converges by time t9.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal GC(1) from a high logic level to a low logic level in the readout row. This causes the second connection transistor 41 in the pixel 111 to transition from on to off.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(1) from a low logic level to a high logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the first reset transistor 61 transition from off to on, and the signal charge accumulated in FD(3), FD(1), and FD(2) are discharged to the first pixel power supply 71.
  • the solid-state imaging device 100 even if the pixel 111 in the readout row outputs signal charges corresponding to gain 1 and gain 2 that are not based on the signal charge accumulated in FD(3), in the shutter row, the signal charge accumulated in both the photoelectric conversion unit 10 and FD(3) is discharged to the first pixel power supply 71. Therefore, the charge accumulation times of the photoelectric conversion unit 10 and FD(3) are substantially equal.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(1) from a high logic level to a low logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the first reset transistor 61 in the pixel 111 transition from on to off.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal RS(1) and the control signal GC(1) in the readout row from a low logic level to a high logic level.
  • the first reset transistor 61 and the second connection transistor 41 transition from off to on, and the voltages of FD(1) and FD(2) become equal to the voltage of the first pixel power supply 71.
  • reset components of the pixel signal corresponding to gain 1 and gain 2 are generated.
  • pixel 111 can output the reset component of the pixel signal corresponding to gain 2 by FD(1) and FD(2).
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal RS(1) from a high logic level to a low logic level in the readout row. This causes the first reset transistor 61 in the pixel 111 to transition from on to off.
  • pixel 111 From time t4 to time t5, in the readout row, pixel 111 outputs the reset component of the pixel signal corresponding to gain 2 using FD(1) and FD(2).
  • the vertical signal line 150 converges by time t5.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG from a low logic level to a high logic level in the readout row.
  • the transfer transistor 30 transitions from off to on, and the signal charge accumulated in the photoelectric conversion unit 10 is transferred to FD(1) and FD(2).
  • a signal component of a pixel signal corresponding to a gain of 2 is generated in the pixel 111.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG, the control signal GC(1), and the control signal RS(1) from a low logic level to a high logic level in the shutter row.
  • the transfer transistor 30, the second connection transistor 41, and the first reset transistor 61 transition from off to on, and the signal charge accumulated in the photoelectric conversion unit 10, the signal charge accumulated in FD(1), and the signal charge accumulated in FD(2) are discharged to the first pixel power supply 71.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG from a high logic level to a low logic level in the readout row. This causes the transfer transistor 30 in the pixel 111 to transition from on to off.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal TG, the control signal GC(1), and the control signal RS(1) from a high logic level to a low logic level in the shutter row.
  • the transfer transistor 30, the second connection transistor 41, and the first reset transistor 61 transition from on to off.
  • pixel 111 From time t6 to time t7, in the readout row, pixel 111 outputs the signal component of the pixel signal corresponding to gain 2 by FD(1) and FD(2).
  • the vertical signal line 150 converges by time t7.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal GC(2) from a high logic level to a low logic level in the readout row. This causes the first connection transistor 44 in the pixel 111 to transition from off to on.
  • FD(3) which accumulates the signal charge overflowing from the photoelectric conversion unit 10
  • FD(2) which accumulates the signal charge overflowing from the photoelectric conversion unit 10
  • FD(2) which accumulates the signal charge overflowing from the photoelectric conversion unit 10
  • FD(2) which accumulates the signal charge overflowing from the photoelectric conversion unit 10
  • FD(2) which accumulates the signal charge overflowing from the photoelectric conversion unit 10
  • FD(2) is electrically connected to FD(1) and FD(2) to which the signal charge has been transferred from the photoelectric conversion unit 10 at time t8.
  • a signal component of a pixel signal corresponding to a gain of 3 is generated in the pixel 111.
  • pixel 111 From time t8 to time t9, in the readout row, pixel 111 outputs the signal components of the pixel signal corresponding to gain 3 through FD(1), FD(2), and FD(3).
  • the vertical signal line 150 converges by time t9.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal RS(1) from a low logic level to a high logic level in the readout row.
  • the first reset transistor 61 transitions from off to on, and the signal charge accumulated in FD(1), the signal charge accumulated in FD(2), and the signal charge accumulated in FD(3) are discharged to the first pixel power supply 71.
  • a reset component of the pixel signal corresponding to a gain of 3 is generated in the pixel 111.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(1) from a low logic level to a high logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the first reset transistor 61 transition from off to on, and the signal charge accumulated in FD(3), FD(1), and FD(2) are discharged to the first pixel power supply 71.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal RS(1) from a high logic level to a low logic level in the readout row. This causes the first reset transistor 61 in the pixel 111 to transition from on to off.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(1) from a high logic level to a low logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the first reset transistor 61 in the pixel 111 transition from on to off.
  • pixel 111 From time t10 to time t11, in the readout row, pixel 111 outputs the reset component of the pixel signal corresponding to gain 3 through FD(1), FD(2), and FD(3).
  • the vertical signal line 150 converges by time t11.
  • the pixel signals output by each pixel 111 are N pixel signals out of the M pixel signals, which is less than M. Therefore, the readout time of the pixel signals is shorter than that of a conventional solid-state imaging device configured such that each pixel outputs all M pixel signals.
  • the solid-state imaging device 100 configured as described above can achieve a faster frame rate than ever before in a solid-state imaging device having a pixel array in which multiple pixels that output M pixel signals with different gains are arranged in a matrix.
  • FIG. 18 is a block diagram showing an example of a configuration of an imaging device 200 according to the first embodiment.
  • the imaging device 200 is a camera system equipped with the solid-state imaging device 100.
  • the imaging device 200 includes a solid-state imaging device 100, an imaging optical system 202, a signal processing unit 203, a driving circuit 204, and a system control unit 205.
  • the imaging optical system 202 includes a lens and focuses light from the subject onto the surface of the pixel array 110 of the solid-state imaging device 100.
  • the solid-state imaging device 100 sequentially outputs image data based on the N pixel signals output by each of the multiple pixels 111.
  • the system control unit 205 sequentially outputs a gain designation signal that designates which N pixel signals are to be output from the pixel 111 in the control of the pixel 111 performed by the vertical scanning circuit 120 of the solid-state imaging device 100, based on the image data sequentially output from the solid-state imaging device 100.
  • the system control unit 205 also performs exposure control for the solid-state imaging device 100.
  • the drive circuit 204 drives the solid-state imaging device 100 based on the gain designation signal sequentially output from the system control unit 205. As a result, the solid-state imaging device 100 sequentially outputs image data based on the N pixel signals specified by the gain designation signal.
  • the signal processing unit 203 performs various signal processing on the pixels output from the solid-state imaging device 100.
  • FIG. 19 is a timing chart showing an example of the timing of exposure control performed by the system control unit 205 on the solid-state imaging device 100.
  • the system control unit 205 performs exposure control at the same period as the vertical scanning period.
  • the system control unit 205 also performs vertical retrace control for the solid-state imaging device 100 at the same cycle as the vertical scanning period.
  • Vertical retrace control is a control that causes the solid-state imaging device 100 to change the N pixel signals that are selected in the next vertical scanning period.
  • the imaging device 200 configured as described above can achieve both a high frame rate and the selection of an appropriate dynamic range.
  • FIG. 20 is a timing chart showing how, in the imaging device 200, the system control unit 205 controls the solid-state imaging device 100 so that each pixel 111 outputs two pixel signals corresponding to gain 1 and gain 2 for lower illuminance from time T1 to time T2, and then outputs two pixel signals corresponding to gain 2 and gain 3 for higher illuminance from time T3 onwards.
  • pixel 111 does not output a pixel signal corresponding to gain 3 by scanning the readout row, while discharging the signal charge accumulated in FD(3) for generating a pixel signal corresponding to gain 3 to the first pixel power supply 71 by scanning the shutter row.
  • the exposure time of the pixel signal corresponding to gain 3 that pixel 111 outputs from time T3 to time T4 is equal to the exposure time of the pixel signal corresponding to gain 2 that pixel 111 outputs from time T3 to time T4.
  • a solid-state imaging device configured not to discharge signal charges from the capacitance storage section corresponding to pixel signals other than the selected N by a shutter operation prior to a read operation (hereinafter also referred to as a "comparative solid-state imaging device") discharges those signal charges by a shutter operation after a read operation. For this reason, the frame rate of the solid-state imaging device according to the comparative example is delayed by one frame compared to the solid-state imaging device 100 configured as above.
  • the solid-state imaging device 100 configured as described above can solve the problem of a one-frame delay at the frame rate of the solid-state imaging device according to the comparative example, and can achieve a faster frame rate than the solid-state imaging device according to the comparative example.
  • the solid-state imaging device 100 has been described as repeatedly scanning the readout rows and the shutter rows one row at a time in units of one horizontal scanning period, but the solid-state imaging device 100 does not necessarily need to be limited to a configuration in which the readout rows and the shutter rows are repeatedly scanned one row at a time in units of one horizontal scanning period.
  • the solid-state imaging device 100 may, for example, scan multiple readout rows and multiple shutter rows in the same time period, or may scan using a global shutter method in which exposure is started by discharging signal charge to the first pixel power supply 71 in the same time period for all rows, and pixel signals are read out in the same time period for all rows after exposure is completed.
  • solid-state imaging device according to embodiment 2, components similar to those of solid-state imaging device 100 have already been explained, so the same reference numerals are used and detailed explanations are omitted, and the explanation focuses on the differences from solid-state imaging device 100.
  • FIG. 21 is a block diagram showing an example configuration of a solid-state imaging device 100B according to embodiment 2.
  • the solid-state imaging device 100B is configured by changing the pixel array 110 of the solid-state imaging device 100 according to embodiment 1 to a pixel array 110B, and changing the vertical scanning circuit 120 to a vertical scanning circuit 120B.
  • Pixel array 110B is constructed by changing pixel 111 from pixel array 110 to pixel 111B.
  • Vertical scanning circuit 120B is configured by changing the pixel to be controlled from pixel 111 to pixel 111B in vertical scanning circuit 120.
  • FIG. 22 is a circuit diagram showing an example configuration of pixel 111B.
  • pixel 111B is configured by adding a second reset transistor 62 to pixel 111.
  • the second reset transistor 62 has one of its source and drain connected to the other of the source and drain of the first connection transistor 44, and the other connected to a second pixel power supply 72.
  • the voltage of the second pixel power supply 72 is different from the voltage of the first pixel power supply 71.
  • the second reset transistor 62 is an NMOS transistor, and its gate is driven by a control signal RS(2) output from the vertical scanning circuit 120B.
  • the second reset transistor 62 is non-conductive when its gate is at a logic low level, and is conductive when its gate is at a logic high level.
  • first pixel power supply 71 i.e., reset by the voltage of first pixel power supply 71
  • second pixel power supply 72 i.e., reset by the voltage of second pixel power supply 72.
  • the voltage applied to the gate of the first connection transistor 44 needs to be equal to or higher than the voltage of the second pixel power supply 72, but by making it lower than the voltage of the first pixel power supply 71, the signal charge accumulated in the overflow capacitance storage section 25 can be discharged to the second pixel power supply 72.
  • pixel 111B makes it easier to discharge signal charge from overflow capacitance storage section 25 during shutter operation, compared to pixel 111, which is configured to discharge charge stored in floating diffusion 21 to floating diffusion 23, photoelectric conversion section 10, and overflow capacitance storage section 25 to first pixel power supply 71.
  • the reliability of the vertical scanning circuit 120B that drives the gate voltage of the first connection transistor 44 can be improved.
  • the control signal GC(2) and the control signal RS(2) are always at a low logic level. Therefore, in the read row, the first connection transistor 44 and the second reset transistor 62 are always off.
  • control timing of pixel 111B in the timing chart shown in FIG. 24 is the same as the control timing of pixel 111 in the timing chart shown in FIG. 16, except for the period from time t9 to time t10, with pixel 111 replaced by pixel 111B, vertical scanning circuit 120 replaced by vertical scanning circuit 120B, and solid-state imaging device 100 replaced by solid-state imaging device 100B.
  • the vertical scanning circuit 120 is controlled by the control circuit 130 to transition the control signal GC(1) from a high logic level to a low logic level in the readout row. This causes the second connection transistor 41 in the pixel 111 to transition from on to off.
  • the vertical scanning circuit 120B is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(2) from a low logic level to a high logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the second reset transistor 62 transition from off to on, and the signal charge accumulated in FD(3), FD(1), and FD(2) are discharged to the second pixel power supply 72.
  • the solid-state imaging device 100B even if the pixel 111B outputs signal charges corresponding to gain 1 and gain 2 that are not based on the signal charge accumulated in FD(3) in the readout row, the signal charges accumulated in both the photoelectric conversion unit 10 and FD(3) are discharged to the second pixel power supply 72 in the shutter row. Therefore, the charge accumulation times of the photoelectric conversion unit 10 and FD(3) are substantially equal.
  • the vertical scanning circuit 120B is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(2) from a high logic level to a low logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the second reset transistor 62 in the pixel 111B transition from on to off.
  • control timing of pixel 111B in the timing chart shown in FIG. 25 is the same as the control timing of pixel 111 in the timing chart shown in FIG. 17, except for the period from time t9 to time t10, with pixel 111 replaced by pixel 111B, vertical scanning circuit 120 replaced by vertical scanning circuit 120B, and solid-state imaging device 100 replaced by solid-state imaging device 100B.
  • the vertical scanning circuit 120B is controlled by the control circuit 130 to transition the control signal RS(2) from a low logic level to a high logic level in the readout row.
  • the second reset transistor 62 transitions from off to on, and the signal charge accumulated in FD(1), the signal charge accumulated in FD(2), and the signal charge accumulated in FD(3) are discharged to the second pixel power supply 72.
  • a reset component of the pixel signal corresponding to a gain of 3 is generated.
  • the vertical scanning circuit 120B is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(2) from a low logic level to a high logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the second reset transistor 62 transition from off to on, and the signal charge accumulated in FD(3), FD(1), and FD(2) are discharged to the second pixel power supply 72.
  • the vertical scanning circuit 120B is controlled by the control circuit 130 to transition the control signal RS(2) from a high logic level to a low logic level in the readout row. This causes the second reset transistor 62 in the pixel 111 to transition from on to off.
  • the vertical scanning circuit 120B is controlled by the control circuit 130 to transition the control signals GC(1), GC(2), and RS(2) from a high logic level to a low logic level in the shutter row.
  • the first connection transistor 44, the second connection transistor 41, and the second reset transistor 62 in the pixel 111 transition from on to off.
  • solid-state imaging device according to embodiment 3, components similar to those of solid-state imaging device 100 have already been explained, so the same reference numerals are used and detailed explanations are omitted, and the explanation focuses on the differences from solid-state imaging device 100.
  • FIG. 26 is a block diagram showing an example configuration of a solid-state imaging device 100C according to embodiment 3.
  • the solid-state imaging device 100C is configured by changing the pixel array 110 of the solid-state imaging device 100 according to embodiment 1 to a pixel array 110B, and changing the vertical scanning circuit 120 to a first vertical scanning circuit 121, a second vertical scanning circuit 122, a third vertical scanning circuit 123, and a fourth vertical scanning circuit 124.
  • Pixel array 110B is configured by modifying pixel array 110 so that a first pixel block 131, in which a plurality of pixels 111 are arranged in a matrix of L/2 rows and K/2 columns, where L and K are even numbers, a second pixel block 132 in which a plurality of pixels 111 are arranged in a matrix of L/2 rows and K/2 columns, a third pixel block 133 in which a plurality of pixels 111 are arranged in a matrix of L/2 rows and K/2 columns, and a fourth pixel block 134 in which a plurality of pixels 111 are arranged in a matrix of L/2 rows and K/2 columns are arranged in a matrix.
  • the first pixel block 131 is composed of a plurality of pixels 111 arranged in a matrix from row L/2+1 to row L and columns 1 to K/2
  • the second pixel block 132 is composed of a plurality of pixels 111 arranged in a matrix from row L/2+1 to row L and columns K/2+1 to column K
  • the third pixel block 133 is composed of a plurality of pixels 111 arranged in a matrix from row 1 to row L/2 and columns 1 to column K/2
  • the fourth pixel block 134 is composed of a plurality of pixels 111 arranged in a matrix from row 1 to row L/2 and columns K/2+1 to column K.
  • the first pixel block 131 may be referred to as the first pixel array 131.
  • the second pixel block 132 may be referred to as the second pixel array 132.
  • the third pixel block 133 may be referred to as the third pixel array 133.
  • the fourth pixel block 134 may be referred to as the fourth pixel array 134.
  • the first vertical scanning circuit 121 is configured by changing the pixels to be controlled by the vertical scanning circuit 120 from the multiple pixels 111 that make up the pixel array 110 to the multiple pixels 111 that make up the first pixel block 131.
  • the second vertical scanning circuit 122 is configured by changing the pixels to be controlled by the vertical scanning circuit 120 from the multiple pixels 111 that make up the pixel array 110 to the multiple pixels 111 that make up the second pixel block 132.
  • the third vertical scanning circuit 123 is configured by changing the pixels to be controlled by the vertical scanning circuit 120 from the multiple pixels 111 that make up the pixel array 110 to the multiple pixels 111 that make up the third pixel block 133.
  • the fourth vertical scanning circuit 124 is configured by changing the pixels to be controlled by the vertical scanning circuit 120 from the multiple pixels 111 that make up the pixel array 110 to the multiple pixels 111 that make up the fourth pixel block 134.
  • the solid-state imaging device 100C having the above configuration can independently control which N pixel signals are to be output from the multiple pixels 111 belonging to the first pixel block 131, which N pixel signals are to be output from the multiple pixels 111 belonging to the second pixel block 132, which N pixel signals are to be output from the multiple pixels 111 belonging to the third pixel block 133, and which N pixel signals are to be output from the multiple pixels 111 belonging to the fourth pixel block 134.
  • the solid-state imaging device 100C configured as described above can achieve more appropriate dynamic range selection.
  • FIG. 27 is a block diagram showing an example configuration of an imaging device 200C according to embodiment 3.
  • imaging device 200C is configured by changing solid-state imaging device 100 from imaging device 200 according to embodiment 1 to solid-state imaging device 100C, changing system control unit 205 to system control unit 205C, and changing drive circuit 204 to drive circuit 204C.
  • the system control unit 205C sequentially outputs a first gain designation signal that designates which N pixel signals are to be output from the pixel 111 in the control of the pixel 111 performed by the first vertical scanning circuit 121 of the solid-state imaging device 100C, sequentially outputs a second gain designation signal that designates which N pixel signals are to be output from the pixel 111 in the control of the pixel 111 performed by the second vertical scanning circuit 122, sequentially outputs a third gain designation signal that designates which N pixel signals are to be output from the pixel 111 in the control of the pixel 111 performed by the third vertical scanning circuit 123, and sequentially outputs a fourth gain designation signal that designates which N pixel signals are to be output from the pixel 111 in the control of the pixel 111 performed by the fourth vertical scanning circuit 124.
  • the drive circuit 204C drives the solid-state imaging device 100C based on the first gain designation signal, the second gain designation signal, the third gain designation signal, and the fourth gain designation signal that are sequentially output from the system control unit 205C.
  • the imaging device 200C configured as described above, it is possible to achieve both a high frame rate and the selection of an appropriate dynamic range at an even higher level.
  • the multiple pixels constituting pixel array 110C are described as pixels 111, but the multiple pixels constituting pixel array 110C may also be pixels 111B.
  • the pixel array 110C has been described as having four pixel blocks, the first pixel block 131, the second pixel block 132, the third pixel block 133, and the fourth pixel block 144.
  • the number of pixel blocks included in the pixel array 110C may be more than one, and is not necessarily limited to four.
  • the pixel array 110C may be configured to have two pixel blocks, the first pixel block 131 and the second pixel block 132, for example, or may be configured to have more than four pixel blocks.
  • the pixels 111 controlled by the first vertical scanning circuit 121 are arranged in a matrix in the first pixel block 131
  • the pixels 111 controlled by the second vertical scanning circuit 122 are arranged in a matrix in the second pixel block 132
  • the pixels 111 controlled by the third vertical scanning circuit 123 are arranged in a matrix in the third pixel block 133
  • the pixels 111 controlled by the fourth vertical scanning circuit 124 are arranged in a matrix in the fourth pixel block 134.
  • the pixels 111 controlled by the first vertical scanning circuit 121 may be located anywhere within the pixel array 110C as long as they are located within the pixel array 110C, and do not necessarily have to be limited to a configuration in which they are arranged in a matrix within the first pixel block 131
  • the pixels 111 controlled by the second vertical scanning circuit 122 may be located anywhere within the pixel array 110C as long as they are located within the pixel array 110C, and do not necessarily have to be limited to a configuration in which they are arranged in a matrix within the second pixel block 132.
  • the pixels 111 controlled by the third vertical scanning circuit 123 may be located anywhere in the pixel array 110C as long as they are located within the pixel array 110C, and do not necessarily have to be limited to a configuration in which they are arranged in a matrix within the third pixel block 133, and the pixels 111 controlled by the fourth vertical scanning circuit 124 may be located anywhere in the pixel array 110C as long as they are located within the pixel array 110C, and do not necessarily have to be limited to a configuration in which they are arranged in a matrix within the fourth pixel block 134.
  • This disclosure can be widely used in solid-state imaging devices that capture images.

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Abstract

固体撮像装置（１００）は、複数の画素（１１１）が行列状に配置された画素アレイ（１１０）を備え、複数の画素（１１１）は、受光した光を信号電荷に変換する光電変換部（１０）と、容量蓄積部（２１、２２、２３、２４、２５）と、を備え、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、複数の画素（１１１）は、Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御される。

Description

固体撮像装置および撮像装置
　本開示は、固体撮像装置に関する。
　従来、互いにゲインが異なる複数の画素信号を出力する複数の画素が行列状に配置された画素アレイを備えることでダイナミックレンジを拡大する固体撮像装置が知られている（例えば、特許文献１、２参照）。
国際公開第２０２３／０６２９４７号 特開２０２２－１８０７９１号公報
　従来、上記構成の固体撮像装置において、各画素から出力される複数の画素信号に対して相関二重サンプリング処理（ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）処理とも呼ばれる）を行って１フレーム分の画像を生成するためには、画素信号の数×２フレーム分の読み出し時間が必要となる。
　一方で、固体撮像装置に対して、フレームレートの高速化と最適なダイナミックレンジ制御の両立が望まれている。
　そこで、本開示は、互いにゲインが異なるＭ（Ｍは３以上の整数）個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、従来よりもフレームレートの高速化を実現することができる固体撮像装置等を提供することを目的とする。
　本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイを備え、前記複数の画素は、受光した光を信号電荷に変換する光電変換部と、容量蓄積部と、を備え、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、前記複数の画素は、前記Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御される。
　本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイと、前記画素アレイの列ごとに配置されたＡＤ変換器と、を備え、前記複数の画素は、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、前記ＡＤ変換器は、前記Ｍ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する。
　本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイと、前記画素アレイの列ごとに配置されたＡＤ変換器と、を備え、前記複数の画素は、受光した光を信号電荷に変換する光電変換部と、容量蓄積部と、を備え、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、前記複数の画素は、前記Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御され、前記ＡＤ変換器は、前記Ｎ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する。
　本開示の一態様に係る撮像装置は、上記の固体撮像装置を備える撮像装置であって、前記固体撮像装置は、前記複数の画素が出力する前記Ｎ個の画素信号に基づく画像データを逐次出力し、前記撮像装置は、さらに、前記固体撮像装置から逐次出力される前記画像データに基づいて、前記固体撮像装置が行う前記複数の画素の制御において、前記複数の画素のそれぞれから、いずれのＮ個の画素信号を出力させるかを指定するゲイン指定信号を逐次出力するシステム制御部、を備え、前記固体撮像装置は、前記システム制御部から逐次出力される前記ゲイン指定信号に基づいて、前記複数の画素の制御を逐次行う。
　本開示の一態様に係る撮像装置は、上記の固体撮像装置を備える撮像装置であって、前記固体撮像装置は、前記複数の画素が出力する前記Ｎ個の画素信号に基づく画像データを逐次出力し、前記撮像装置は、さらに、前記固体撮像装置から逐次出力される前記画像データに基づいて、前記固体撮像装置が行う前記複数の画素ブロックのそれぞれの制御において、前記複数の画素ブロックのそれぞれに含まれる前記第１の画素から、いずれのＮ個の画素信号を出力させるかを指定する、前記複数の画素ブロックのそれぞれごとのゲイン指定信号を逐次出力するシステム制御部、を備え、前記固体撮像装置は、前記システム制御部から逐次出力される、前記複数の画素ブロックのそれぞれごとの前記ゲイン指定信号に基づいて、前記複数の画素ブロックのそれぞれに含まれる前記第１の画素の制御を逐次行う。
　本開示の一態様に係る固体撮像装置等によると、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、フレームレートの高速化と最適なダイナミックレンジ制御との両立を実現することができる固体撮像装置等が提供される。
図１は、実施の形態１に係る固体撮像装置の構成例を示すブロック図である。 図２は、実施の形態１に係る画素の構成例を示す回路図である。 図３は、実施の形態１に係る、Ｍ個のゲインと、Ｍ－１個の接続トランジスタのオンオフの状態と、画素信号に対応する信号電荷が保持されているＦＤとの対応関係を示す対応表である。 図４は、実施の形態１に係る、画素信号の出力の所要時間およびＡＤ変換の所要時間の一例を示す表である。 図５は、実施の形態１に係る、画素信号の出力の所要時間およびＡＤ変換の所要時間の一例を示す表である。 図６は、実施の形態１に係る、各Ｎ個のゲインに対応する画素信号のＳＮとダイナミックレンジとの関係の一例を示すグラフである。 図７は、実施の形態１に係る、各Ｎ個のゲインに対応する画素信号のＳＮとダイナミックレンジとの関係の一例を示すグラフである。 図８は、実施の形態１に係る、画素信号の出力の所要時間およびＡＤ変換の所要時間の他の一例を示す表である。 図９は、実施の形態１に係る、画素信号の出力の所要時間およびＡＤ変換の所要時間の他の一例を示す表である。 図１０は、実施の形態１に係る固体撮像装置において、ＡＤ変換の所要時間を短縮するための構成例を示すブロック図である。 図１１は、実施の形態１に係る、ＡＤ変換の所要時間を短縮するための回路構成例を示す回路図である。 図１２は、実施の形態１に係る、照度および露光時間と、画素信号をＡＤ変換した後に得られるデジタル信号の値との関係を表す図である。 図１３は、実施の形態１に係る、画素信号のＳＮを改善する方法の一例を説明する図である。 図１４は、Ｍ＝３、Ｎ＝２である場合における、実施の形態１に係る画素の構成例を示す回路図である。 図１５は、Ｍ＝３、Ｎ＝２である場合における、実施の形態１に係る、３個のゲインと、２個の接続トランジスタのオンオフの状態と、画素信号に対応する信号電荷が保持されているＦＤとの対応関係を示す対応表である。 図１６は、Ｍ＝３、Ｎ＝２である場合における、実施の形態１に係る画素の制御タイミングの一例を示すタイミングチャートである。 図１７は、Ｍ＝３、Ｎ＝２である場合における、実施の形態１に係る画素の制御タイミングの一例を示すタイミングチャートである。 図１８は、実施の形態１に係る撮像装置の構成例を示すブロック図である。 図１９は、実施の形態１に係るシステム制御部が行う露光制御のタイミングの一例を示すタイミングチャートである。 図２０は、実施の形態１に係る画素が画素信号を出力する様子を示すタイミングチャートである。 図２１は、実施の形態２に係る固体撮像装置の構成例を示すブロック図である。 図２２は、実施の形態２に係る画素の構成例を示す回路図である。 図２３は、Ｍ＝３、Ｎ＝２である場合における、実施の形態２に係る画素の構成例を示す回路図である。 図２４は、Ｍ＝３、Ｎ＝２である場合における、実施の形態２に係る画素の制御タイミングの一例を示すタイミングチャートである。 図２５は、Ｍ＝３、Ｎ＝２である場合における、実施の形態２に係る画素の制御タイミングの一例を示すタイミングチャートである。 図２６は、実施の形態３に係る固体撮像装置の構成例を示すブロック図である。 図２７は、実施の形態３に係る撮像装置の構成例を示すブロック図である。
　（本開示の一態様を得るに至った経緯）
　上述した通り、固体撮像装置に対して、フレームレートの高速化と最適なダイナミックレンジ制御との両立が望まれている。
　このため、発明者らは、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置について、最適なダイナミックレンジの制御と、フレームレートの高速化との両立を実現すべく、鋭意、実験、検討を繰り返し行った。
　その結果、発明者らは、Ｍ個の画素信号のうちのＭより少ないＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を選択して各画素から出力させることにより、最適なダイナミックレンジの制御と、フレームレートの高速化との両立を実現できるとの知見を得た。
　そして、発明者らは、この知見に基づいてさらに実験、検討を行い、下記本開示に係る固体撮像装置等に想到した。
　本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイを備え、前記複数の画素は、受光した光を信号電荷に変換する光電変換部と、容量蓄積部と、を備え、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、前記複数の画素は、前記Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御される。
　上記構成の固体撮像装置によると、各画素が出力する画素信号は、Ｍ個の画素信号のうちのＭより少ないＮ個の画素信号となる。このため、各画素がＭ個の画素信号全てを出力する構成の従来の固体撮像装置に比べて、画素信号の読み出し時間が短くなる。
　したがって、上記構成の固体撮像装置によると、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、従来よりもフレームレートの高速化と最適なダイナミックレンジ制御との両立を実現することができる。
　また、前記容量蓄積部は、前記光電変換部からあふれた信号電荷を蓄積するためのオーバーフロー容量蓄積部と、前記光電変換部が変換した信号電荷を電圧に変換するためのフローティングディフュージョンを含むとしてもよい。
　上記構成の固体撮像装置によると、光電変換部からあふれ出た信号電荷は、１個以上のオーバーフロー容量蓄積部に蓄積される。
　したがって、上記構成の固体撮像装置によると、１個以上のオーバーフロー容量蓄積部を備えない構成の固体撮像装置に比べて、より高照度の被写体を撮像することができる。
　また、前記複数の画素は、さらに、ソースおよびドレインの一方が前記光電変換部に接続され、他方が、前記フローティングディフュージョンの１個に接続される転送トランジスタと、ソースおよびドレインの一方が、前記オーバーフロー容量蓄積部に接続され、他方が、前記フローティングディフュージョンのうちの１個に接続される第１の接続トランジスタと、を備えるとしてもよい。
　また、前記複数の画素に対してなされる前記制御は、前記複数の画素に対してシャッター動作をさせるシャッター制御を含み、前記複数の画素に対して、前記Ｍ個の画素信号のうちのＮ個の画素信号を出力させる制御によらず、前記オーバーフロー容量蓄積部が電荷を蓄積する期間と、前記光電変換部が電荷を蓄積する期間とが実質的に同等となるように、前記複数の画素に対して前記シャッター制御を行うとしてもよい。
　また、前記複数の画素は、さらに、ソースおよびドレインの一方が前記光電変換部に接続され、他方が前記オーバーフロー容量蓄積部に接続されたオーバーフロートランジスタを備えるとしてもよい。
　また、前記フローティングディフュージョンは複数であり、前記複数の画素のそれぞれは、さらに、前記複数のフローティングディフュージョンを接続する１個以上の第２の接続トランジスタを備えるとしてもよい。
　また、前記複数の画素は、さらに、ソースおよびドレインの一方が前記第１の接続トランジスタのソースおよびドレインの前記他方に接続され、他方が第１の画素電源に接続された第１のリセットトランジスタを備えるとしてもよい。
　また、前記複数の画素は、さらに、ソースおよびドレインの一方が前記第１の接続トランジスタのソースおよびドレインの前記他方に接続され、他方が前記第１の画素電源と電圧が異なる第２の画素電源に接続された第２のリセットトランジスタを備えるとしてもよい。
　また、前記複数の画素に対して、前記Ｍ個の画素信号のうちの互いに隣接するゲインからなるＮ個の画素信号を出力させるように、前記複数の画素の制御を行うとしてもよい。
　本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイと、前記画素アレイの列ごとに配置されたＡＤ変換器と、を備え、前記複数の画素は、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、前記ＡＤ変換器は、前記Ｍ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する。
　上記構成の固体撮像装置によると、ＡＤ変換器は、Ｍ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する。このため、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換しない構成の従来の固体撮像装置に比べて、ＡＤ変換の時間が短くなる。
　したがって、上記構成の固体撮像装置によると、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、従来よりもフレームレートの高速化と最適なダイナミックレンジ制御との両立を実現することができる。
　また、前記画素アレイの列ごとに配置された選択検出回路をさらに備え、前記選択検出回路は、前記画素アレイからＭ個の画素信号を入力され、前記Ｍ個の画素信号の中から少なくとも１個の画素信号と、少なくとも１個の補正用画素信号とを検出して前記ＡＤ変換器に出力し、前記ＡＤ変換器は、前記画素信号をデジタル信号に変換し、前記補正用画素信号を、前記デジタル信号より少ないビット数の第１の補正用デジタル信号に変換するとしてもよい。
　また、ＨＤＲ（Ｈｉｇｈ　Ｄｙｎａｍｉｃ　Ｒａｎｇｅ）合成回路をさらに備え、前記ＡＤ変換器は、前記デジタル信号と前記第１の補正用デジタル信号を前記ＨＤＲ合成回路に出力し、前記ＨＤＲ合成回路は、前記第１の補正用デジタル信号の値に係数を乗算して第２の補正用デジタル信号を生成し、前記デジタル信号の値に第１の混合比率を乗算した値と前記第２の補正用デジタル信号の値に第２の混合比率を乗算した値とを加算し、前記第１の混合比率と前記第２の混合比率との和は１であるとしてもよい。
　本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイと、前記画素アレイの列ごとに配置されたＡＤ変換器と、を備え、前記複数の画素は、受光した光を信号電荷に変換する光電変換部と、容量蓄積部と、を備え、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、前記複数の画素は、前記Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御され、前記ＡＤ変換器は、前記Ｎ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する。
　上記構成の固体撮像装置によると、各画素が出力する画素信号は、Ｍ個の画素信号のうちのＭより少ないＮ個の画素信号となる。このため、各画素がＭ個の画素信号全てを出力する構成の従来の固体撮像装置に比べて、画素信号の読み出し時間が短くなる。
　また、上記構成の固体撮像装置によると、ＡＤ変換器は、Ｎ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する。このため、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換しない構成の従来の固体撮像装置に比べて、ＡＤ変換の時間が短くなる。
　したがって、上記構成の固体撮像装置によると、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、従来よりもフレームレートの高速化と最適なダイナミックレンジ制御との両立を実現することができる。
　また、前記画素アレイは複数の画素ブロックと、前記複数の画素ブロックのそれぞれに対し、前記Ｍ個の画素信号のうちのＮ個の画素信号を互いに独立に選択して出力させる制御回路と、を備え、前記複数の画素ブロックは行列状に配置された複数の第１の画素から構成され、前記複数の第１の画素は、前記複数の画素の一部であるとしてもよい。
　本開示の一態様に係る撮像装置は、上記の固体撮像装置を備える撮像装置であって、前記固体撮像装置は、前記複数の画素が出力する前記Ｎ個の画素信号に基づく画像データを逐次出力し、前記撮像装置は、さらに、前記固体撮像装置から逐次出力される前記画像データに基づいて、前記固体撮像装置が行う前記複数の画素の制御において、前記複数の画素のそれぞれから、いずれのＮ個の画素信号を出力させるかを指定するゲイン指定信号を逐次出力するシステム制御部、を備え、前記固体撮像装置は、前記システム制御部から逐次出力される前記ゲイン指定信号に基づいて、前記複数の画素の制御を逐次行う。
　上記構成の撮像装置によると、上記本開示の一態様に係る固体撮像装置と同様に、従来よりもフレームレートの高速化と最適なダイナミックレンジ制御との両立を実現することができる。
　本開示の一態様に係る撮像装置は、上記の固体撮像装置を備える撮像装置であって、前記固体撮像装置は、前記複数の画素が出力する前記Ｎ個の画素信号に基づく画像データを逐次出力し、前記撮像装置は、さらに、前記固体撮像装置から逐次出力される前記画像データに基づいて、前記固体撮像装置が行う前記複数の画素ブロックのそれぞれの制御において、前記複数の画素ブロックのそれぞれに含まれる前記第１の画素から、いずれのＮ個の画素信号を出力させるかを指定する、前記複数の画素ブロックのそれぞれごとのゲイン指定信号を逐次出力するシステム制御部、を備え、前記固体撮像装置は、前記システム制御部から逐次出力される、前記複数の画素ブロックのそれぞれごとの前記ゲイン指定信号に基づいて、前記複数の画素ブロックのそれぞれに含まれる前記第１の画素の制御を逐次行う。
　上記構成の撮像装置によると、上記本開示の一態様に係る固体撮像装置と同様に、従来よりもフレームレートの高速化と最適なダイナミックレンジ制御との両立を実現することができる。
　以下、本開示の一態様に係る固体撮像装置等の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　（実施の形態１）
　＜固体撮像装置の構成例１＞
　図１は、実施の形態１に係る固体撮像装置１００の構成例を示すブロック図である。
　図１に示すように、固体撮像装置１００は、画素アレイ１１０と、垂直走査回路１２０と、制御回路１３０と、ＨＤＲ（Ｈｉｇｈ　Ｄｙｎａｍｉｃ　Ｒａｎｇｅ）合成回路１４０と、複数の垂直信号線１５０と、複数のＡＤ変換器１６０と、を備える。
　画素アレイ１１０は、複数の画素１１１が、Ｌ（Ｌは２以上の整数）行Ｋ（Ｋは２以上の整数）列の行列状に配置されて構成される。
　画素１１１は、受光した光を信号電荷に変換する光電変換部１０（図１には図示されず、後述する図２参照）、すなわち、受光した光に応じて信号電荷を生成して蓄積する光電変換部１０と、光電変換部１０により生成された信号電荷を蓄積するためのＭ（Ｍは３以上の整数）個の容量蓄積部（図１には図示されず、後述する図２参照、図２における容量蓄積部２１～容量蓄積部２５に対応）とを備え、互いにゲインが異なるＭ個の画素信号を出力可能に構成される。画素１１１の詳細については後述する。
　複数の垂直信号線１５０は、それぞれが画素アレイ１１０の列方向に延びる配線である。複数の垂直信号線１５０のそれぞれは、画素アレイ１１０の列のそれぞれに１対１で対応する。すなわち、複数の垂直信号線１５０はＫ個である。
　複数の垂直信号線１５０のそれぞれは、対応する列において列方向に並ぶＬ個の画素１１１に接続され、Ｌ個の画素１１１のいずれかから出力される画素信号を、複数のＡＤ変換器１６０のそれぞれに伝達する。
　制御回路１３０は、垂直走査回路１２０と、ＨＤＲ合成回路１４０と、複数のＡＤ変換器１６０とを制御する。
　垂直走査回路１２０は、制御回路１３０に制御されることで、複数の画素１１１のそれぞれに対して、当該画素１１１から、Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させる。
　この際、垂直走査回路１２０は、制御回路１３０に制御されることで、複数の画素１１１のそれぞれに対して、当該画素１１１がリセットされた状態に対応する信号電荷を、各ゲインに対応する基準電圧に変換させて、変換させた基準電圧を示す画素信号を出力させると共に、露光期間中に光電変換部１０により生成された信号電荷を、各ゲインに対応する電圧に変換させて、変換させた電圧を示す画素信号を出力させる。
　以下、画素１１１に対して、信号電荷を各ゲインに対応する電圧に変換させてから、変換させた電圧を示す画素信号を出力させるまでの一連の動作を、各ゲインに対応する画素信号読み出しと表現する。
　各ゲインに対応する画素信号には、リセット成分と信号成分とがある。各ゲインにおいて、基準電圧を示す画素信号がリセット成分、露光期間中に光電変換部１０により生成された信号成分を変換させた電圧を示す画素信号が信号成分である。
　なお、垂直走査回路１２０は、制御回路１３０が有する機能の一部または全部を有するとしてもよい。
　複数のＡＤ変換器１６０は、Ｋ個の垂直信号線１５０のそれぞれに１対１で対応する。すなわち、複数のＡＤ変換器１６０はＫ個である。
　Ｋ個のＡＤ変換器１６０のそれぞれは、対応する垂直信号線１５０に接続される。
　Ｋ個のＡＤ変換器１６０は、Ｋ個の垂直信号線１５０を介して、行単位でＫ個の画素１１１から出力されるＫ個のアナログ信号の画素信号をＫ個のデジタル信号の画素信号にＡＤ変換する。そして、ＡＤ変換後のＫ個のデジタル信号の画素信号を、ＨＤＲ合成回路１４０へ出力する。
　なお、ＡＤ変換の際には、リセット成分の画素信号のＡＤ変換結果と、信号成分の画素信号のＡＤ変換結果との差分を算出することで、画素信号読み出し動作時のリセットノイズ等を除去する相関二重サンプリング処理が合わせて実施される。
　ＨＤＲ合成回路１４０は、複数のＡＤ変換器１６０から出力される画素信号に対してＨＤＲ合成を行うことで、画像を生成する。
　上記構成の固体撮像装置１００は、Ｋ個の垂直信号線１５０が収束してから、Ｋ個の垂直信号線１５０を介して、１の行のＫ個の画素１１１から出力されるＫ個の画素信号を、Ｋ個のＡＤ変換器１６０にて並列にＡＤ変換し、１行分のＡＤ変換後のＫ個のデジタル信号の画素信号を、Ｋ個のＡＤ変換器１６０からＨＤＲ合成回路１４０に出力する。
　固体撮像装置１００は、ゲインｘ～ゲインｘ＋Ｎ－１（ｘは１以上Ｍ－Ｎ＋１以下の整数）に対応するＮ個の画素信号の読み出しと、Ｎ個の画素信号のＡＤ変換とを完了するまで、１水平走査期間内に、上記動作を繰り返す。
　固体撮像装置１００は、さらに、１水平走査期間単位で、画素アレイ１１０における行１から行Ｌまで、上記動作を１行ずつ順に繰り返す。
　上記構成の固体撮像装置１００は、複数の画素１１１のそれぞれが出力するＮ個の画素信号に基づく画像データを逐次出力する。
　本実施例では、固体撮像装置１００は、１水平走査期間単位で、画素アレイ１１０における行１から行Ｌまで、上記動作を１行ずつ順に繰り返すとして説明したが、固体撮像装置１００は、画素アレイ１１０における行１から行Ｌまで、上記動作を２行以上ずつ順に繰り返してもよいし、固体撮像装置１００は、全ての行において同一時間帯に画素信号を読み出すグローバルシャッター方式で動作してもよい。
　また、本実施例では、Ｋ個の垂直信号線とＡＤ変換器１６０の個数がともにＫ個で、垂直信号線１５０とＡＤ変換器１６０のそれぞれが１対１で対応するとして説明したが、垂直信号線１５０、またはＡＤ変換器１６０、またはその両方の個数がＫ個を超え、垂直信号線１５０とＡＤ変換器１６０の対応が１対１でなくてもよい。
　＜画素の構成例１＞
　図２は、画素１１１の構成例を示す回路図である。
　前述したように、画素１１１は、光電変換部１０と、Ｍ個の容量蓄積部（図２における容量蓄積部２１～容量蓄積部２５に対応）とを備える。
　光電変換部１０は、例えば、ＰＮ接合を有するフォトダイオードにより実現される。
　Ｍ個の容量蓄積部である容量蓄積部２１～容量蓄積部２５は、例えば、浮遊拡散層により実現される。
　Ｍ個の容量蓄積部である容量蓄積部２１～容量蓄積部２５は、光電変換部１０からあふれた信号電荷を蓄積するための１個以上のオーバーフロー容量蓄積部と、１個以上のオーバーフロー容量蓄積部以外の１個以上のフローティングディフュージョンであって、光電変換部１０が変換した信号電荷を電圧に変換するための１個以上のフローティングディフュージョンとからなる。
　ここでは、１個以上のオーバーフロー容量蓄積部は、容量蓄積部２５の１個であり、１個以上のオーバーフロー容量蓄積部以外の１個以上のフローティングディフュージョンは、容量蓄積部２１～容量蓄積部２４のＭ－１個であるとして説明する。
　以下、容量蓄積部２５のことを、オーバーフロー容量蓄積部２５またはＦＤ（Ｍ）とも称し、容量蓄積部２１～容量蓄積部２４のことを、フローティングディフュージョン２１～フローティングディフュージョン２４、または、ＦＤ（１）～ＦＤ（Ｍ－１）とも称する。
　また、図２に示すように、ＦＤ（１）～ＦＤ（Ｍ）は、それぞれ、容量Ｃ（１）～容量Ｃ（Ｍ）を有する。
　図２に示すように、画素１１１は、さらに、転送トランジスタ３０と、第１の接続トランジスタ４４とを備える。
　転送トランジスタ３０は、ソースおよびドレインの一方が光電変換部１０に接続され、他方が１以上のフローティングディフュージョンのうちの１個（ここでは、フローティングディフュージョン２１）に接続される。
　転送トランジスタ３０は、ＮＭＯＳトランジスタであって、そのゲートは、垂直走査回路１２０から出力される制御信号ＴＧにより駆動される。
　転送トランジスタ３０は、そのゲートが論理レベルローとなると、非導通状態となり、論理レベルハイとなると、導通状態となる。
　以下、トランジスタが導通状態であることを、トランジスタがオンであるとも称し、トランジスタが非導通状態であることを、トランジスタがオフであるとも称する。
　転送トランジスタ３０が導通状態になると、光電変換部１０に蓄積されている信号電荷が、転送トランジスタ３０を介して、フローティングディフュージョン２１に転送される。フローティングディフュージョン２１と電気的に接続される他の１以上のフローティングディフュージョンが存在する場合には、その他の１以上のフローティングディフュージョンにも、光電変換部１０に蓄積されている信号電荷が転送される。
　第１の接続トランジスタ４４は、ソースおよびドレインの一方が、１個以上のオーバーフロー容量蓄積部のうちの１個（ここでは、オーバーフロー容量蓄積部２５）に接続され、他方が、１個以上のフローティングディフュージョンのうちの１個（ここでは、フローティングディフュージョン２４）に接続される。
　第１の接続トランジスタ４４は、ＮＭＯＳトランジスタであって、そのゲートは、垂直走査回路１２０から出力される制御信号ＧＣ（Ｍ－１）により駆動される。
　第１の接続トランジスタ４４は、そのゲートが論理レベルローとなると、非導通状態となり、論理レベルハイとなると、導通状態となる。
　第１の接続トランジスタ４４が導通状態になると、オーバーフロー容量蓄積部２５とフローティングディフュージョン２４とが電気的に接続される。
　図２に示すように、画素１１１は、さらに、オーバーフロートランジスタ５０を備える。
　オーバーフロートランジスタ５０は、ソースおよびドレインの一方が光電変換部１０に接続され、他方がオーバーフロー容量蓄積部２５に接続される。
　オーバーフロートランジスタ５０は、ＮＭＯＳトランジスタであって、そのゲートは、垂直走査回路１２０から出力される制御信号ＯＦにより駆動される。
　このため、オーバーフロートランジスタ５０のゲートの電圧を制御することで、光電変換部１０とオーバーフロー容量蓄積部２５との間のポテンシャル障壁の高さを制御することができる。
　図２に示すように、画素１１１は、さらに、Ｍ－２個の第２の接続トランジスタ（ここでは、第２の接続トランジスタ４１～第２の接続トランジスタ４３）を備える。
　Ｍ－２個の第２の接続トランジスタ（ここでは、第２の接続トランジスタ４１～第２の接続トランジスタ４３）は、Ｍ－１個のフローティングディフュージョン（ここでは、フローティングディフュージョン２１～フローティングディフュージョン２４）を直列に接続する。
　ここで、直列に接続されたＭ－１個のフローティングディフュージョンの一方の端に位置するフローティングディフュージョン２４が、第１の接続トランジスタ４４のソースおよびドレインの他方に接続され、他方の端に位置するフローティングディフュージョン２１が、転送トランジスタ３０のソースおよびドレインの他方に接続される。
　第２の接続トランジスタ４１～第２の接続トランジスタ４３は、ＮＭＯＳトランジスタであって、それらのゲートは、垂直走査回路１２０から出力される制御信号ＧＣ（１）～制御信号ＧＣ（Ｍ－２）により駆動される。
　第２の接続トランジスタ４１～第２の接続トランジスタ４３のそれぞれは、そのゲートが論理レベルローとなると、非導通状態となり、論理レベルハイとなると、導通状態となる。
　第２の接続トランジスタ４１～第２の接続トランジスタ４３のそれぞれが導通状態になると、当該第２の接続トランジスタのソースおよびドレインの一方に接続されるフローティングディフュージョンと、他方に接続されるフローティングディフュージョンとが電気的に接続される。
　第１の接続トランジスタ４４および第２の接続トランジスタ４１～第２の接続トランジスタ４３は、ゲインを切り替えるトランジスタの一例である。
　以下、第２の接続トランジスタ４１～第２の接続トランジスタ４３と第１の接続トランジスタ４４とを明示的に区別する必要が無い場合には、第２の接続トランジスタ４１～第２の接続トランジスタ４３と第１の接続トランジスタ４４とのことを、単に接続トランジスタとも称する。この場合、第２の接続トランジスタ４１～第２の接続トランジスタ４３、および、第１の接続トランジスタ４４のことを、接続トランジスタＧＣ（１）～接続トランジスタＧＣ（Ｍ－２）、および、接続トランジスタＧＣ（Ｍ－１）とも称する。
　図２に示すように、画素１１１は、さらに、第１のリセットトランジスタ６１と、増幅トランジスタ８１と、選択トランジスタ８２とを備える。
　第１のリセットトランジスタ６１は、ソースおよびドレインの一方が第１の接続トランジスタ４４のソースおよびドレインの他方に接続され、他方が第１の画素電源７１に接続される。
　第１のリセットトランジスタ６１は、ＮＭＯＳトランジスタであって、そのゲートは、垂直走査回路１２０から出力される制御信号ＲＳ（１）により駆動される。
　第１のリセットトランジスタ６１は、そのゲートが論理レベルローとなると、非導通状態となり、論理レベルハイとなると、導通状態となる。
　第１のリセットトランジスタ６１が導通状態となると、フローティングディフュージョン２４、および、フローティングディフュージョン２４に電気的に接続された、フローティングディフュージョン２１～フローティングディフュージョン２３、オーバーフロー容量蓄積部２５、または、光電変換部１０が、第１の画素電源７１の電圧でリセットされる。
　増幅トランジスタ８１は、ゲートがフローティングディフュージョン２１に接続され、ドレインが第１の画素電源７１に接続され、ソースが選択トランジスタ８２のドレインに接続される。
　増幅トランジスタ８１は、ＮＭＯＳトランジスタであって、選択トランジスタ８２（後述）を介して接続される垂直信号線１５０に配置された定電流源（不図示）と共に、ソースフォロア回路を構成する。これにより、増幅トランジスタ８１は、選択トランジスタ８２が導通状態である場合に、フローティングディフュージョン２４の電圧に応じた画素信号を、垂直信号線１５０に出力する。
　選択トランジスタ８２は、ドレインが増幅トランジスタ８１のソースに接続され、ソースが垂直信号線１５０に接続される。
　選択トランジスタ８２は、ＮＭＯＳトランジスタであって、そのゲートは、垂直走査回路１２０により駆動される。
　選択トランジスタ８２は、そのゲートが論理レベルローとなると、非導通状態となり、論理レベルハイとなると、導通状態となる。
　選択トランジスタ８２が導通状態となると、増幅トランジスタ８１から出力される画素信号が、選択トランジスタ８２を介して、垂直信号線１５０に出力される。すなわち、選択トランジスタ８２が導通状態となると、画素１１１が選択状態となる。
　図３は、（１）Ｍ個のゲインと、（２）画素１１１が各ゲインに対応する画素信号を出力しているときの接続トランジスタＧＣ（１）～接続トランジスタＧＣ（Ｍ－１）のオン、オフの状態と、（３）画素信号に対応する信号電荷が保持されるＦＤ（１）～ＦＤ（Ｍ）との対応関係を示す対応表である。
　図３に示すように、画素１１１がゲイン１に対応する画素信号を出力する場合には、接続トランジスタＧＣ（１）～接続トランジスタＧＣ（Ｍ－１）はオフ状態である。そして、光電変換部１０により生成された信号電荷がＦＤ（１）に転送される前に、画素１１１からリセット成分の画素信号が出力され、光電変換部１０により生成された信号電荷が転送トランジスタ３０によりＦＤ（１）に転送された後に、画素１１１から信号成分の画素信号が出力される。
　また、図３に示すように、画素１１１がゲイン２に対応する画素信号を出力する場合には、接続トランジスタＧＣ（１）がオン状態であり、接続トランジスタＧＣ（２）～接続トランジスタＧＣ（Ｍ－１）はオフ状態である。そして、光電変換部１０により生成された信号電荷がＦＤ（１）およびＦＤ（２）に転送される前に、リセット成分の画素信号が画素１１１から出力され、光電変換部１０により生成された信号電荷が転送トランジスタ３０によりＦＤ（１）およびＦＤ（２）に転送された後に、信号成分の画素信号が画素１１１から出力される。
　また、図３に示すように、画素１１１がゲインＭ－１に対応する画素信号を出力する場合には、接続トランジスタＧＣ（１）～接続トランジスタＧＣ（Ｍ－２）がオン状態であり、接続トランジスタＧＣ（Ｍ－１）はオフ状態である。そして、光電変換部１０により生成された信号電荷がＦＤ（１）～ＦＤ（Ｍ－１）に転送される前に、リセット成分の画素信号が画素１１１から出力され、光電変換部１０により生成された信号電荷が転送トランジスタ３０によりＦＤ（１）～ＦＤ（Ｍ－１）に転送された後に、信号成分の画素信号が画素１１１から出力される。
　また、図３に示すように、画素１１１がゲインＭに対応する画素信号を出力する場合には、接続トランジスタＧＣ（１）～接続トランジスタＧＣ（Ｍ－１）がオン状態である。そして、光電変換部１０により生成された信号電荷が、予め転送トランジスタ３０によりＦＤ（１）～ＦＤ（Ｍ－１）に転送された信号電荷と、光電変換部１０からあふれてＦＤ（Ｍ）に蓄積された信号電荷との合計の信号電荷に対応する信号成分の画素信号が画素１１１から出力され、ＦＤ（１）～ＦＤ（Ｍ）に蓄積された信号電荷が、第１のリセットトランジスタ６１を介して第１の画素電源７１に排出された後に、リセット成分の画素信号が画素１１１から出力される。
　＜読み出し動作時間とダイナミックレンジ＞
　図４、図５は、固体撮像装置１００が被写体を撮像する場合において、画素１１１がＮ個のゲインに対応する画素信号を垂直信号線１５０に出力して、出力された画素信号をＡＤ変換器１６０がＡＤ変換するまでの一連の動作における、画素信号の出力の所要時間およびＡＤ変換の所要時間の一例を示す表である。
　ここで、図４は、固体撮像装置１００が比較的低輝度の被写体を撮像する場合において、画素１１１が、ゲイン１～ゲインＮに対応する画素信号を出力するときの表であり、図５は、固体撮像装置１００が比較的高輝度の被写体を撮像する場合において、画素１１１が、ゲインＭ－Ｎ＋１～ゲインＭに対応する画素信号を出力するときの表である。
　図６、図７は、固体撮像装置１００が被写体を撮像する場合において、画素１１１がＮ個のゲインに対応する画素信号を垂直信号線１５０に出力して、ＡＤ変換器１６０が出力された画素信号をＡＤ変換するまでの一連の動作における、各Ｎ個のゲインに対応する画素信号のＳＮとダイナミックレンジとの関係の一例を示すグラフである。
　ここで、図６は、固体撮像装置１００が比較的低輝度の被写体を撮像する場合において、画素１１１が、ゲイン１～ゲインＮに対応する画素信号を出力するときのグラフであり、図７は、固体撮像装置１００が比較的高輝度の被写体を撮像する場合において、画素１１１が、ゲインＭ－Ｎ＋１～ゲインＭに対応する画素信号を出力するときのグラフである。
　図６、図７に示すように、垂直走査回路１２０は、画素１１１に対して、Ｍ個の画素信号のうちの互いに隣接するゲインからなるＮ個の画素信号を出力させるように、画素１１１の制御を行う。
　これにより、Ｎ個の画素信号それぞれの境界（遷移領域）におけるＳＮの段差を低減することができる。
　また、図７に示すように、画素１１１が、ゲインＭ－Ｎ＋１～ゲインＭに対応する画素信号を出力する場合には、予め転送トランジスタ３０によりＦＤ（１）～ＦＤ（Ｍ－１）に転送された信号電荷と、光電変換部１０からあふれてＦＤ（Ｍ）に蓄積された信号電荷との合計の信号電荷に対応する信号成分の画素信号が出力されることとなるため、固体撮像装置１００は、光電変換部１０からあふれた信号電荷を蓄積することができるＦＤ（Ｍ）を備えない構成の固体撮像装置に比べて、より高輝度の被写体を撮像することができる。
　図４～図７に示すように、固体撮像装置１００は、各画素１１１がＭ個のうちのＮ個のゲインに対応するＮ個の画素信号を出力し、ＡＤ変換器１６０が各画素１１１から出力されたＮ個の画素信号をＡＤ変換し、ＨＤＲ合成回路１４０がＡＤ変換器１６０によりＡＤ変換されたそれら画素信号をＨＤＲ合成することで画像を生成する。
　これにより、固体撮像装置１００は、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、Ｍ個の画素信号の全てを読み出す従来の固体撮像装置よりもフレームレートを高速化することができる。
　＜ＡＤ変換のビット幅縮小＞
　図８、図９は、固体撮像装置１００が被写体を撮像する場合において、画素１１１がＮ個のゲインに対応する画素信号を垂直信号線１５０に出力して、ＡＤ変換器１６０が出力されたＮ個の画素信号をＡＤ変換するまでの一連の動作における、画素信号の出力の所要時間およびＡＤ変換の所要時間の他の一例を示す表である。
　図４、図５は、ＡＤ変換の所要時間が、画素信号の出力の所要時間を超えない場合の例であったのに対して、図８、図９は、ＡＤ変換の所要時間が、画素信号の出力の所要時間を超える場合の例となっている。
　ここで、図８は、固体撮像装置１００が低輝度の被写体を撮像する場合において、画素１１１が、ゲイン１～ゲインＮに対応する画素信号を出力するときの表であり、図９は、固体撮像装置１００が高輝度の被写体を撮像する場合において、画素１１１が、ゲインＭ－Ｎ＋１～ゲインＭに対応する画素信号を出力するときの表である。
　図８に示すように、ＡＤ変換の所要時間が、画素信号の出力の所要時間を超える場合には、ＡＤ変換器１６０は、ゲインＮに対応する画素信号のＡＤ変換の際には、他のＮ－１個のゲインに対応する画素信号のＡＤ変換におけるビット数よりも少ないビット数のＡＤ変換を行うことで、ゲインＮに対応する画素信号のＡＤ変換の所要時間を、他のＮ－１個のゲインに対応する画素信号のＡＤ変換の所要時間よりも短くする。
　これにより、ゲインＮに対応する画素信号のＡＤ変換の所要時間を、他のＮ－１個のゲインに対応する画素信号のＡＤ変換の所要時間よりも短くしない場合よりもフレームレートを高速化することができる。
　図９に示すように、ＡＤ変換の所要時間が、画素信号の出力の所要時間を超える場合には、ＡＤ変換器１６０は、ゲインＭに対応する画素信号のＡＤ変換の際には、他のＮ－１個のゲインに対応する画素信号のＡＤ変換におけるビット数よりも少ないビット数のＡＤ変換を行うことで、ゲインＭに対応する画素信号のＡＤ変換の所要時間を、他のＮ－１個のゲインに対応する画素信号のＡＤ変換の所要時間よりも短くする。
　これにより、ゲインＭに対応する画素信号のＡＤ変換の所要時間を、他のＮ－１個のゲインに対応する画素信号のＡＤ変換の所要時間よりも短くしない場合よりもフレームレートを高速化することができる。
　このように、ＡＤ変換の所要時間が、画素信号の出力の所要時間を超える場合には、ＡＤ変換器１６０は、１個のゲインに対応する画素信号のＡＤ変換の所要時間を、他のＮ－１個のゲインに対応する画素信号のＡＤ変換の所要時間よりも短くすることで、１個のゲインに対応する画素信号のＡＤ変換の所要時間を、他のＮ－１個のゲインに対応する画素信号のＡＤ変換の所要時間よりも短くしない場合よりも、フレームレートの高速化を実現することができる。
　図１０は、Ｎ個の画素信号のうち、少なくとも一個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する固体撮像装置１００Ａの具体的な構成例を示すブロック図である。
　図１０に示すように、固体撮像装置１００Ａは、図１に示す固体撮像装置１００に対し、複数の選択検出回路１７０と複数の信号線１８０が追加される。
　複数の垂直信号線１５０のそれぞれは、対応する列において列方向に並ぶＬ個の画素１１１のいずれかから出力される画素信号を、選択検出回路１７０のそれぞれに伝達する。
　複数の選択検出回路１７０は、Ｎ個の画素信号から、最適な画素信号と、最適な画素信号を補正するための補正用画素信号とを判定し、複数の信号線１８０を経由して、複数のＡＤ変換器１６０に対し最適な画素信号を伝達し、次に複数の信号線１８０を経由して、複数のＡＤ変換器１６０に対し補正用画素信号を伝達する。
　複数のＡＤ変換器１６０は、補正用画素信号を、最適な画素信号より少ないビット数のデジタル信号に変換する。補正用画素信号を最適な画素信号より少ないビット数のデジタル信号に変換してよい理由は後述する。
　複数の選択検出回路１７０は、Ｋ個の垂直信号線１５０のそれぞれに１対１で対応し、Ｋ個のＡＤ変換器１６０のそれぞれに１対１で対応する。すなわち、複数の選択検出回路１７０はＫ個である。
　複数の信号線１８０は、Ｋ個の選択検出回路１７０のそれぞれに１対１で対応し、Ｋ個のＡＤ変換器１６０のそれぞれに１対１で対応する。すなわち、複数の信号線１８０はＫ個である。
　ここでは、固体撮像装置１００Ａは、ＡＤ変換器１６０、選択検出回路１７０、信号線１８０の個数がいずれもＫ個で、選択検出回路１７０はＫ個の垂直信号線１５０のそれぞれに１対１で対応するとして説明したが、ＡＤ変換器１６０、または選択検出回路１７０、または信号線１８０、またはそれらの２つ以上の個数がＫ個を超え、垂直信号線１５０と選択検出回路１７０の対応が１対１でなくてもよいし、選択検出回路１７０とＡＤ変換器１６０との対応が１対１でなくてもよい。
　図１１は、Ｎ＝３の場合における検出選択回路１７０の一例である。
　検出選択回路１７０は、複数の画素信号を保持するサンプルホールド回路ＳＨ１７３を有する複数の画素信号から信号選択する選択回路１７１と、複数の画素信号から、少なくとも１つの画素信号を検出する検出回路１７２とを備える。
　まず、画素１１１からの複数の画素信号はサンプルホールド回路ＳＨ１７３に保持される。
　まず、サンプルホールド回路ＳＨ１７３の一例について説明する。
　サンプルホールド回路ＳＨ１７３において、画素信号は、スイッチ素子ＳＷ０がオンの状態で、垂直信号線１５０および、サンプルホールド用スイッチ素子（ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６）を介してサンプルホールド用容量素子（Ｃ３０、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５）に入力され、そして、読出し選択スイッチ素子（ＳＥ７、ＳＥ８、ＳＥ９、ＳＥ１０、ＳＥ１１、ＳＥ１２）を介して、増幅トランジスタＳＦ１７４のゲートに入力される。増幅トランジスタＳＦ１７４の出力は選択トランジスタＳＥＬ＿ＤＥＴを介して、信号線１８０に接続される。
　サンプルホールド用スイッチ素子（ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４、ＳＨ５、ＳＨ６）は、サンプルホールドスイッチ制御信号ΦＳＨに応じてオンおよびオフするスイッチトランジスタである。画素信号は、サンプルホールド用スイッチ素子がオフのとき、サンプルホールド用容量素子（Ｃ３０、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５）に保持される。つまり、サンプルホールド用容量素子（Ｃ３０、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５）へ画素信号を保持する際のアドレス選択は、サンプルホールドスイッチ制御信号ΦＳＨによって行われる。
　読出し選択スイッチ素子（ＳＥ７、ＳＥ８、ＳＥ９、ＳＥ１０、ＳＥ１１、ＳＥ１２）は、信号選択信号１７５（ΦＳＥ）に応じてオンおよびオフするスイッチトランジスタである。サンプルホールド用容量素子（Ｃ３０、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５）に保持されている画素信号は、読出し選択スイッチ素子がオンのとき増幅トランジスタＳＦ１７４のゲートに入力される。つまり、サンプルホールド用容量素子（Ｃ３０、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ３５）から画素信号を読み出す際のアドレス選択は、信号選択信号１７５（ΦＳＥ）によって行われる。
　選択トランジスタＳＥＬ＿ＤＥＴは、選択制御信号ΦＳＥＬ＿ＤＥＴに応じてオンおよびオフするスイッチトランジスタである。選択トランジスタＳＥＬ＿ＤＥＴは、選択制御信号ΦＳＥＬ＿ＤＥＴが論理レベルハイのとき、増幅トランジスタＳＦ１７４のソースと信号線１８０とを電気的に接続する。
　ここで、サンプルホールド用容量素子（Ｃ３０）には、３個の画素信号の中で最も高いゲインに対応する第１の画素信号のリセット成分を保持する。一方、サンプルホールド用容量素子（Ｃ３１）には第１の画素信号の信号成分を保持する。
　サンプルホールド用容量（Ｃ３２）には、３個の画素信号の中で２番目に高いゲインに対応する第２の画素信号のリセット成分を保持する。一方、サンプルホールド用容量（Ｃ３３）には第２の画素信号の信号成分を保持する。
　サンプルホールド用容量（Ｃ３４）には、３個の画素信号の中で最も低いゲインに対応する第３の画素信号のリセット成分を保持する。一方、サンプルホールド用容量（Ｃ３５）には第３の画素信号の信号成分を保持する。
　次に、検出回路１７２では、サンプルホールド回路ＳＨ１７３に保持された第２の画素信号の信号成分（Ｃ３３に保持）からリセット成分（Ｃ３２に保持）を減じた値と、第１の画素信号と第２の画素信号の境界部の第１の基準値ＲＥＦ１、第２の画素信号と第３の画素信号の境界部の第２の基準値ＲＥＦ２とを比較判定する。これにより、３個の画素信号の中から最適な画素信号と補正用画素信号を信号検出し、選択回路１７１に信号選択信号１７５（ΦＳＥ）を入力する。
　ここで、第１の画素信号が最適な画素信号として検出された場合は第２の画素信号が補正用画素信号として検出され、第２の画素信号が最適な画素信号として検出された場合は第３の画素信号が補正用画素信号として検出される。第３の画素信号が最適な画素信号として検出された場合は、補正用画素信号は検出されない。
　次に、選択回路１７１では、この信号選択信号１７５（ΦＳＥ）をもとにして、読出し選択スイッチ素子が制御される。
　例えば、第１の画素信号が最適な画素信号であれば、読出し選択スイッチ素子ＳＥ７をオンしてリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力し、同様に、読出し選択スイッチ素子ＳＥ８をオンして信号成分を信号線１８０に出力する。次に、第２の画素信号が補正用画素信号となるので、読出し選択スイッチ素子ＳＥ９をオンしてリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力し、同様に、読出し選択スイッチ素子ＳＥ１０をオンして信号成分を信号線１８０に出力する。
　第２の画素信号が最適な画素信号であれば、読出し選択スイッチ素子ＳＥ９をオンしてリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力し、同様に、読出し選択スイッチ素子ＳＥ１０をオンして信号成分を信号線１８０に出力する。次に、第３の画素信号が補正用画素信号となるので、読出し選択スイッチ素子ＳＥ１１をオンしてリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力し、同様に、読出し選択スイッチ素子ＳＥ１２をオンして信号成分を信号線１８０に出力する。
　第３の画素信号が最適な画素信号であれば、読出し選択スイッチ素子ＳＥ１１をオンしてリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力し、同様に、読出し選択スイッチ素子ＳＥ１２をオンして信号成分を信号線１８０に出力する。
　そして、ＡＤ変換回路のＣＤＳによって、信号成分からリセット成分を減算するので、増幅トランジスタＳＦ８１、増幅トランジスタＳＦ１７４などの回路ばらつきはキャンセルされる。
　検出回路１７２は、比較器１８１と、インバータ回路１８２と、ラッチ回路１８３と、インバータ回路１８４と、ＡＮＤ回路１８５と、ラッチ回路１８６と、ラッチ回路１８７と、選択制御回路１８８と、ＳＷ１３と、ＳＷ１４と、ＳＷ１５と、ＳＷ１６と、ＳＷ１７とを備える。
　検出回路１７２は、比較器１８１の入力の一端に、基準値選択信号１７６でＳＷ１５およびＳＷ１６を制御することで、時間的に連続して第１の基準値（ＲＥＦ１）と第２の基準値（ＲＥＦ２）とを切り替えて入力する。
　他端には、時間的に、まず第２の画素信号のリセット成分を入力してオートゼロを実施し（ＳＷ１３とＳＷ１７とをオン）、次に第２の画素信号の信号成分を入力し（ＳＷ１４をオン）、アナログＣＤＳを行って、第２の画素信号のリセット成分から第２の画素信号の信号成分を引いた差分と、第１の基準値（ＲＥＦ１）または第２の基準値（ＲＥＦ２）とを比較する。
　最適な画素信号が第１の画素信号である際には、第１の基準値（ＲＥＦ１）を入力した際には、比較器１８１の出力は論理レベルロー（Ｌ）、インバータ回路１８２の出力は論理レベルハイ（Ｈ）、ラッチ回路１８３の出力は論理レベルハイ（Ｈ）、インバータ回路１８４の出力は論理レベルロー（Ｌ）となる。次に、第２の基準値（ＲＥＦ２）を入力した際には、ラッチ回路１８６とラッチ回路１８７とはリセットされ、比較器１８１の出力は論理レベルロー（Ｌ）、インバータ回路１８２の出力は論理レベルハイ（Ｈ）、ラッチ回路１８３の出力は論理レベルハイ（Ｈ）を保持し、ＡＮＤ回路１８５の出力は論理レベルロー（Ｌ）となる。このため、ラッチ回路１８６の出力は論理レベルロー（Ｌ）となり、ラッチ回路１８３の出力は論理レベルハイ（Ｈ）、ラッチ回路１８７の出力は論理レベルロー（Ｌ）となる。選択制御回路１８８は、ラッチ回路１８６、ラッチ回路１８３、およびラッチ回路１８７の出力に基づき、選択回路１７１に対し、信号選択信号１７５（ΦＳＥ）として、ラッチ回路１８３の出力信号であるＳＥ７およびＳＥ８の論理レベルハイ（Ｈ）信号を出力し、第１の画素信号のリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力させ、同様に、第１の画素信号の信号成分を信号線１８０に出力させる。次に、第２の画素信号が補正用画素信号となるので、選択制御回路１８８は、選択回路１７１に対し、信号選択信号１７５（ΦＳＥ）として、ラッチ回路１８３の出力信号であるＳＥ９およびＳＥ１０の論理レベルハイ（Ｈ）信号を出力し、第２の画素信号のリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力させ、同様に、第２の画素信号の信号成分を信号線１８０に出力させる。
　最適な画素信号が第２の画素信号である際には、第１の基準値（ＲＥＦ１）を入力した際には、比較器１８１の出力は論理レベルハイ（Ｈ）、インバータ回路１８２の出力は論理レベルロー（Ｌ）、ラッチ回路１８３の出力は論理レベルロー（Ｌ）、インバータ回路１８４の出力は論理レベルハイ（Ｈ）となる。次に、第２の基準値（ＲＥＦ２）を入力した際には、ラッチ回路１８６とラッチ回路１８７とはリセットされ、比較器１８１の出力は論理レベルロー（Ｌ）、インバータ回路１８２の出力は論理レベルハイ（Ｈ）、ラッチ回路１８３の出力は論理レベルロー（Ｌ）を保持し、ＡＮＤ回路１８５の出力は論理レベルハイ（Ｈ）となる。このため、ラッチ回路１８６の出力は論理レベルロー（Ｌ）となり、ラッチ回路１８３の出力は論理レベルロー（Ｌ）、ラッチ回路１８７の出力は論理レベルハイ（Ｈ）となる。選択制御回路１８８は、ラッチ回路１８６、ラッチ回路１８３、およびラッチ回路１８７の出力に基づき、選択回路１７１に対し、信号選択信号１７５（ΦＳＥ）として、ラッチ回路１８７の出力信号であるＳＥ９およびＳＥ１０の論理レベルハイ（Ｈ）信号を出力し、第２の画素信号のリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力させ、同様に、第２の画素信号の信号成分を信号線１８０に出力させる。次に、第３の画素信号が補正用画素信号となるので、選択制御回路１８８は、選択回路１７１に対し、信号選択信号１７５（ΦＳＥ）として、ラッチ回路１８７の出力信号であるＳＥ１１およびＳＥ１２の論理レベルハイ（Ｈ）信号を出力し、第３の画素信号のリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力させ、同様に、第３の画素信号の信号成分を信号線１８０に出力させる。
　最適な画素信号が第３の画素信号である際には、第１の基準値（ＲＥＦ１）を入力した際には、比較器１８１の出力は論理レベルハイ（Ｈ）、インバータ回路１８２の出力は論理レベルロー（Ｌ）、ラッチ回路１８３の出力は論理レベルロー（Ｌ）、インバータ回路１８４の出力は論理レベルハイ（Ｈ）となる。次に、第２の基準値（ＲＥＦ２）を入力した際には、ラッチ回路１８６とラッチ回路１８７とはリセットされ、比較器１８１の出力は論理レベルハイ（Ｈ）、インバータ回路１８２の出力は論理レベルロー（Ｌ）、ラッチ回路１８３の出力は論理レベルロー（Ｌ）を保持し、ＡＮＤ回路１８５の出力は論理レベルロー（Ｌ）となる。このため、ラッチ回路１８６の出力は論理レベルハイ（Ｈ）となり、ラッチ回路１８３の出力は論理レベルロー（Ｌ）、ラッチ回路１８７の出力は論理レベルロー（Ｌ）となる。選択制御回路１８８は、ラッチ回路１８６、ラッチ回路１８３、およびラッチ回路１８７の出力に基づき、選択回路１７１に対し、信号選択信号１７５（ΦＳＥ）として、ラッチ回路１８６の出力信号であるＳＥ１１およびＳＥ１２の論理レベルハイ（Ｈ）信号を出力し、第３の画素信号のリセット成分を増幅トランジスタＳＦ１７４と選択トランジスタＳＥＬ＿ＤＥＴを介して信号線１８０に出力させ、同様に、第３の画素信号の信号成分を信号線１８０に出力させる。
　また、ラッチ回路１８６、ラッチ回路１８３、およびラッチ回路１８７の出力はゲイン選択信号１８９として、ＡＤ変換器１６０にも入力される。ＡＤ変換器１６０は、ゲイン選択信号１８９の値に基づいて、最適な画素信号をＡＤ変換した後に得られるデジタル信号（以下、最適なデジタル信号とも称する）に、最適な画素信号に対応するゲインを識別する情報を付加し、補正用画素信号をＡＤ変換した後に得られるデジタル信号（以下、補正用デジタル信号とも称する）に変換された画素信号に、補正用画素信号に対応するゲインを識別する情報を付加する。
　これによれば、複数信号全てを読み出す冗長的な読み取りを行わずに、複数の画素信号の中から、少なくとも１つの画素信号を読み出す選択読み取りを行うので、ＡＤ変換器を含む後段での高速化と低電力化が実現できる。
　本実施例では、選択検出回路１７０は、最適な画素信号を信号線１８０に出力した後に補正用画素信号を信号線１８０に出力するとして説明したが、選択検出回路１７０は、最適な画素信号を信号線１８０に出力する前に補正用画素信号を信号線１８０に出力してもよい。
　複数個の画素信号から１個の画素信号を選択した場合、図６、図７のＳＮレベルが示すように、第１の画素信号と第２の画素信号との境界、第２の画素信号と第３の画素信号との境界においては、ＳＮに大きな変化がある。このため、同じ被写体にも関わらず、いずれのゲインを選択したかによって、ＳＮ感に変化が表れる可能性がある。
　この対策として、ＨＤＲ合成回路１４０は、最適なデジタル信号と補正用デジタル信号との境界の直前から、最適なデジタル信号と補正用デジタル信号とを混合（ブレンド）することにより境界部でのＳＮの段差を緩和する。
　図１２は、照度と露光時間との積を横軸、画素信号をＡＤ変換した後に得られるデジタル信号の値（単位はＬＳＢ）を縦軸としたときの、照度と露光時間との積と、第１の画素信号、第２の画素信号、および第３の画素信号をそれぞれＡＤ変換した後に得られるデジタル信号（以下、第１のデジタル信号、第２のデジタル信号、第３のデジタル信号とも称する）の値との関係を表すグラフである。図１２に示す通り、補正用画素信号に対応するゲインは、最適な画素信号に対応するゲインより低いので、最適な画素信号が飽和しない光量の範囲において、補正用画素信号をＡＤ変換した後に得られるデジタル信号の値は、最適な画素信号をＡＤ変換した後に得られるデジタル信号の値よりも小さい。
　例えば、選択検出回路１７０が、第１の画素信号を最適な画素信号、かつ第２の画素信号を補正用画素信号と判定した場合、最適なデジタル信号の値が、最適なデジタル信号のビット数で表現できる最大値のＡ＋（ＬＳＢ）のときの補正用デジタル信号の値、すなわち補正用デジタル信号の最大値は、Ａ＋（ＬＳＢ）より小さいＣ（ＬＳＢ）となる。また、選択検出回路１７０が、第２の画素信号を最適な画素信号、かつ第３の画素信号を補正用画素信号と判定した場合、最適なデジタル信号の値が、最適なデジタル信号のビット数で表現できる最大値のＡ＋（ＬＳＢ）のときの補正用デジタル信号の値、すなわち補正用デジタル信号の最大値は、Ａ＋（ＬＳＢ）より小さいＤ（ＬＳＢ）となる。
　従って、補正用デジタル信号のビット数は、最適なデジタル信号のビット数より少なくすることができ、ＡＤ変換器を含む後段での高速化と低電力化が実現できる。
　ＨＤＲ合成回路１４０は、ＡＤ変換器からデジタル信号を入力されると、デジタル信号に付加されたゲインを識別する情報に基づき、デジタル信号が第１のデジタル信号、第２のデジタル信号、第３のデジタル信号のいずれであるかを判別し、デジタル信号が第２のデジタル信号であれば係数１をデジタル信号に乗算して第４のデジタル信号を生成し、また、デジタルが第３のデジタル信号であれば係数２をデジタル信号に乗算して第５のデジタル信号を生成することで、最適なデジタル信号と補正用デジタル信号の混合ができるようにする。ここで、係数１は、図１２における、第１のデジタル信号の値と照度と露光時間との積との関係を表す線分の傾きを、第２のデジタル信号の値と照度と露光時間との積との関係を表す線分の傾きで除算した値に等しく、係数２は、図１２における、第１のデジタル信号の値と照度と露光時間との積との関係を表す線分の傾きを、第３のデジタル信号の値と照度と露光時間との積との関係を表す線分の傾きで除算した値に等しい。
　ここで、図１２の縦軸に示すＡ０は、第１のデジタル信号と第４のデジタル信号との境界部の値、Ａ－はＡ０より低いデジタル信号値、Ａ＋はＡ０より高く、かつ第１のデジタル信号の飽和と同じデジタル信号値、Ｂ０は、第４のデジタル信号と第５のデジタル信号との境界部の値、Ｂ－はＢ０より低いデジタル信号値、Ｂ＋はＢ０より高く、かつ第４のデジタル信号の飽和と同じデジタル信号値である。
　次に、ＨＤＲ合成回路１４０は、最適なデジタル信号が第１のデジタル信号、かつ補正用デジタル信号が第４のデジタル信号である場合、第１の混合比率（図１３の細い破線で表される混合比率）と最適なデジタル信号の値との積と、第２の混合比率（図１３の細い実線で表される混合比率）と補正用デジタル信号の値との積との和を演算することで、最適なデジタル信号と補正用デジタル信号との混合を行う。
　また、ＨＤＲ合成回路１４０は、最適なデジタル信号が第４のデジタル信号、かつ補正用デジタル信号が第５のデジタル信号である場合、第１の混合比率（図１３の太い実線で表される混合比率）と最適なデジタル信号の値との積と、第２の混合比率（図１３の太い破線で表される混合比率）と補正用デジタル信号の値との積との和を演算することで、最適なデジタル信号と補正用デジタル信号との混合を行う。
　ここで、図１３に示す通り、第１の混合比率と第２の混合比率との和は１であり、第１のデジタル信号の値がＡ－未満であれば、第１の混合比率の値は１かつ第２の混合比率の値は０となる。第１のデジタル信号の値がＡ－以上Ａ＋未満であれば、第１の混合比率の値は最大値１、最小値０として第１のデジタル信号が大きくなるにつれて単調減少し、かつ第２の混合比率の値は最小値０、最大値１として第１のデジタル信号が大きくなるにつれて単調増加する。第１のデジタル信号の値がＡ＋以上であれば、第１の混合比率の値は０かつ第２の混合比率の値は１となる。
　また、第４のデジタル信号の値がＢ－未満であれば、第１の混合比率の値は１かつ第２の混合比率の値は０となる。第４のデジタル信号の値がＢ－以上Ｂ＋未満であれば、第１の混合比率の値は最大値１、最小値０として第４のデジタル信号が大きくなるにつれて単調減少し、かつ第２の混合比率の値は最小値０、最大値１として第４のデジタル信号が大きくなるにつれて単調増加する。第４のデジタル信号の値がＢ＋以上であれば、第１の混合比率の値は０かつ第２の混合比率の値は１となる。
　これによれば、ＨＤＲ合成回路１４０は、最適なデジタル信号と、補正用デジタル信号を、これらの境界部で緩やかに混合（ブレンド）することにより境界部でのＳＮの段差を緩和することができ、補正用デジタル信号のビット数が最適なデジタル信号のビットより少なくても前述の効果は失われない。
　＜画素の制御タイミング例１＞
　以下、画素１１１の制御タイミング例について説明する。以下では、説明が必要以上に煩雑にならないように、Ｍ＝３、Ｎ＝２であるとして説明する。
　図１４は、Ｍ＝３、Ｎ＝２である場合における、画素１１１の構成例を示す回路図である。
　図１５は、Ｍ＝３、Ｎ＝２である場合における、（１）３個のゲインと、（２）画素１１１が各ゲインに対応する画素信号を出力しているときの接続トランジスタＧＣ（１）～接続トランジスタＧＣ（２）のオンオフの状態と、（３）画素信号に対応する信号電荷が保持されるＦＤ（１）～ＦＤ（３）との対応関係を示す対応表である。
　図１６は、図１４に示す、Ｍ＝３、Ｎ＝２である場合における画素１１１に、ゲイン１およびゲイン２の２個のゲインに対応する画素信号を出力させるための、画素１１１の制御タイミングの一例を示すタイミングチャートである。
　図１６に示すように、読み出し行においては、制御信号ＧＣ（２）は常に論理レベルローである。このため、読み出し行においては、第１の接続トランジスタ４４は、常にオフである。
　時刻ｔ１において、１行の読み出し動作期間が開始される。
　時刻ｔ２において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（１）および制御信号ＧＣ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、第１のリセットトランジスタ６１および第２の接続トランジスタ４１は、オフからオンへと遷移し、ＦＤ（１）およびＦＤ（２）の電圧が、第１の画素電源７１の電圧と等しくなる。これにより、画素１１１において、ゲイン１およびゲイン２に対応する画素信号のリセット成分が生成される。
　時刻ｔ３において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（１）を論理レベルハイから論理レベルローに遷移させる。これにより、画素１１１において、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　時刻ｔ３から時刻ｔ４において、読み出し行において、画素１１１は、ＦＤ（１）とＦＤ（２）とにより、ゲイン２に対応する画素信号のリセット成分を出力する。垂直信号線１５０は時刻ｔ４までに収束する。
　時刻ｔ４において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＧＣ（１）を論理レベルハイから論理レベルローへ遷移させる。これにより、画素１１１において、第２の接続トランジスタ４１は、オンからオフへと遷移する。
　時刻ｔ４から時刻ｔ５において、読み出し行において、画素１１１は、ＦＤ（１）により、ゲイン１に対応する画素信号のリセット成分を出力する。垂直信号線１５０は時刻ｔ５までに収束する。
　時刻ｔ５において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＴＧを論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、転送トランジスタ３０は、オフからオンへと遷移し、光電変換部１０が蓄積した信号電荷が、ＦＤ（１）に転送される。これにより、画素１１１において、ゲイン１に対応する画素信号の信号成分が生成される。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＴＧ、制御信号ＧＣ（１）、および、制御信号ＲＳ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、転送トランジスタ３０、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オフからオンへと遷移し、光電変換部１０に蓄積された信号電荷、ＦＤ（１）に蓄積された信号電荷、および、ＦＤ（２）に蓄積された信号電荷が、第１の画素電源７１に排出される。
　なお、本明細書において、垂直走査回路１２０がシャッター行の画素１１１に対して行う制御を、シャッター制御とも称する。また、本明細書において、垂直走査回路１２０がシャッター行の画素１１１に対して、信号電荷を第１の画素電源７１（または、後述する第２の画素電源７２）に排出させる動作を、シャッター動作とも称する。
　時刻ｔ６において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＴＧを論理レベルハイから論理レベルローへ遷移させる。これにより、画素１１１において、転送トランジスタ３０は、オンからオフへと遷移する。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＴＧ、制御信号ＧＣ（１）、および、制御信号ＲＳ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、転送トランジスタ３０、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　時刻ｔ６から時刻ｔ７において、読み出し行において、画素１１１は、ＦＤ（１）により、ゲイン１に対応する画素信号の信号成分を出力する。垂直信号線１５０は時刻ｔ７までに収束する。
　時刻ｔ７において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＴＧおよび制御信号ＧＣ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、転送トランジスタ３０および第２の接続トランジスタ４１は、オフからオンへと遷移する。これにより、画素１１１において、ゲイン２に対応する画素信号の信号成分が生成される。
　なお、第２の接続トランジスタ４１がオンとなることで、時刻ｔ５において、光電変換部１０からＦＤ（１）に信号電荷が完全に転送されなかったとしても、時刻ｔ７においては、転送先の容量が、容量Ｃ（１）から、容量Ｃ（１）＋容量Ｃ（２）へと拡張されることとなるため、時刻ｔ５において、光電変換部１０からＦＤ（１）に転送できなかった残留信号電荷は、ＦＤ（１）およびＦＤ（２）に転送されることとなる。
　時刻ｔ８において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＴＧを論理レベルハイから論理レベルローへ遷移させる。これにより、画素１１１において、転送トランジスタ３０は、オンからオフへと遷移する。
　時刻ｔ８から時刻ｔ９において、読み出し行において、画素１１１は、ＦＤ（１）およびＦＤ（２）により、ゲイン２に対応する画素信号の信号成分を出力する。垂直信号線１５０は時刻ｔ９までに収束する。
　時刻ｔ９において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＧＣ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第２の接続トランジスタ４１は、オンからオフへと遷移する。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オフからオンへと遷移し、ＦＤ（３）に蓄積された信号電荷、ＦＤ（１）に蓄積された信号電荷、および、ＦＤ（２）に蓄積された信号電荷が、第１の画素電源７１に排出される。
　すなわち、固体撮像装置１００は、読み出し行において、画素１１１が、ＦＤ（３）に蓄積された信号電荷に基づかない、ゲイン１およびゲイン２に対応する信号電荷を出力する場合であっても、シャッター行においては、光電変換部１０とＦＤ（３）との両方に蓄積された信号電荷が第１の画素電源７１に排出される。このため、光電変換部１０とＦＤ（３）との電荷蓄積時間が実質的に同等となる。
　したがって、各画素１１１が出力する２個の画素信号の種類を、ゲイン１に対応する画素信号とゲイン２に対応する画素信号とから、ゲイン２に対応する画素信号とゲイン３に対応する画素信号とに変更する場合において、変更後の最初のフレームの画質異常を回避することができる。
　時刻ｔ１０において、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　時刻ｔ１１において、１行の読み出し動作期間が終了される。
　図１７は、図１４に示す、Ｍ＝３、Ｎ＝２である場合における画素１１１に、ゲイン２およびゲイン３の２個のゲインに対応する画素信号を出力させるための、画素１１１の制御タイミングの一例を示すタイミングチャートである。
　時刻ｔ１において、１行の読み出し動作期間が開始される。
　時刻ｔ２において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（１）および制御信号ＧＣ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、第１のリセットトランジスタ６１および第２の接続トランジスタ４１は、オフからオンへと遷移し、ＦＤ（１）およびＦＤ（２）の電圧が、第１の画素電源７１の電圧と等しくなる。これにより、画素１１１において、ゲイン１およびゲイン２に対応する画素信号のリセット成分が生成される。
　ここで、露光中に光電変換部１０からあふれる信号電荷は、ＦＤ（３）に蓄積される。このため、後述する時刻ｔ４から時刻ｔ５において、読み出し行において、画素１１１は、ＦＤ（１）とＦＤ（２）とにより、ゲイン２に対応する画素信号のリセット成分を出力することができる。
　したがって、相関二重サンプリング処理により、ゲイン２に対応する画素信号で、良好なＳＮを得ることができる。
　時刻ｔ３において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（１）を論理レベルハイから論理レベルローに遷移させる。これにより、画素１１１において、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　時刻ｔ４から時刻ｔ５において、読み出し行において、画素１１１は、ＦＤ（１）とＦＤ（２）とにより、ゲイン２に対応する画素信号のリセット成分を出力する。垂直信号線１５０は時刻ｔ５までに収束する。
　時刻ｔ５において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＴＧを論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、転送トランジスタ３０は、オフからオンへと遷移し、光電変換部１０が蓄積した信号電荷が、ＦＤ（１）およびＦＤ（２）に転送される。これにより、画素１１１において、ゲイン２に対応する画素信号の信号成分が生成される。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＴＧ、制御信号ＧＣ（１）、および、制御信号ＲＳ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、転送トランジスタ３０、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オフからオンへと遷移し、光電変換部１０に蓄積された信号電荷、ＦＤ（１）に蓄積された信号電荷、および、ＦＤ（２）に蓄積された信号電荷が、第１の画素電源７１に排出される。
　時刻ｔ６において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＴＧを論理レベルハイから論理レベルローへ遷移させる。これにより、画素１１１において、転送トランジスタ３０は、オンからオフへと遷移する。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＴＧ、制御信号ＧＣ（１）、および、制御信号ＲＳ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、転送トランジスタ３０、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　時刻ｔ６から時刻ｔ７において、読み出し行において、画素１１１は、ＦＤ（１）およびＦＤ（２）により、ゲイン２に対応する画素信号の信号成分を出力する。垂直信号線１５０は時刻ｔ７までに収束する。
　時刻ｔ８において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＧＣ（２）を論理レベルハイから論理レベルローへ遷移させる。これにより、画素１１１において、第１の接続トランジスタ４４は、オフからオンへと遷移する。
　このため、時刻ｔ８において光電変換部１０から信号電荷が転送されたＦＤ（１）およびＦＤ（２）に、光電変換部１０からあふれた信号電荷を蓄積するＦＤ（３）が電気的に接続される。これにより、画素１１１において、ゲイン３に対応する画素信号の信号成分が生成される。
　時刻ｔ８から時刻ｔ９において、読み出し行において、画素１１１は、ＦＤ（１）、ＦＤ（２）、および、ＦＤ（３）により、ゲイン３に対応する画素信号の信号成分を出力する。垂直信号線１５０は時刻ｔ９までに収束する。
　時刻ｔ９において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、第１のリセットトランジスタ６１は、オフからオンへと遷移し、ＦＤ（１）に蓄積された信号電荷、ＦＤ（２）に蓄積された信号電荷、および、ＦＤ（３）に蓄積された信号電荷が、第１の画素電源７１に排出される。これにより、画素１１１において、ゲイン３に対応する画素信号のリセット成分が生成される。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（１）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オフからオンへと遷移し、ＦＤ（３）に蓄積された信号電荷、ＦＤ（１）に蓄積された信号電荷、および、ＦＤ（２）に蓄積された信号電荷が、第１の画素電源７１に排出される。
　時刻ｔ１０において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　一方で、垂直走査回路１２０は、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第１のリセットトランジスタ６１は、オンからオフへと遷移する。
　時刻ｔ１０から時刻ｔ１１において、読み出し行において、画素１１１は、ＦＤ（１）、ＦＤ（２）、および、ＦＤ（３）により、ゲイン３に対応する画素信号のリセット成分を出力する。垂直信号線１５０は時刻ｔ１１までに収束する。
　時刻ｔ１１において、１行の読み出し動作期間が終了される。
　上記構成の固体撮像装置１００によると、各画素１１１が出力する画素信号は、Ｍ個の画素信号のうちのＭより少ないＮ個の画素信号となる。このため、各画素がＭ個の画素信号全てを出力する構成の従来の固体撮像装置に比べて、画素信号の読み出し時間が短くなる。
　したがって、上記構成の固体撮像装置１００によると、互いにゲインが異なるＭ個の画素信号を出力する複数の画素が行列状に配置された画素アレイを備える固体撮像装置において、従来よりもフレームレートの高速化を実現することができる。
　＜撮像装置における露光制御＞
　図１８は、実施の形態１に係る撮像装置２００の構成例を示すブロック図である。
　撮像装置２００は、固体撮像装置１００を備えるカメラシステムである。
　図１８に示すように、撮像装置２００は、固体撮像装置１００と、撮像光学系２０２と、信号処理部２０３と、駆動回路２０４と、システム制御部２０５とを備える。
　撮像光学系２０２は、レンズを含み、被写体からの光を、固体撮像装置１００の画素アレイ１１０の表面に集光する。
　固体撮像装置１００は、前述の通り、複数の画素１１１のそれぞれが出力するＮ個の画素信号に基づく画像データを逐次出力する。
　システム制御部２０５は、固体撮像装置１００から逐次出力される画像データに基づいて、固体撮像装置１００の垂直走査回路１２０が行う画素１１１の制御において、画素１１１からいずれのＮ個の画素信号を出力させるかを指定するゲイン指定信号を逐次出力する。
　また、システム制御部２０５は、固体撮像装置１００に対して露光制御を行う。
　駆動回路２０４は、システム制御部２０５から逐次出力されるゲイン指定信号に基づいて、固体撮像装置１００を駆動する。これにより、固体撮像装置１００は、ゲイン指定信号により指定されたＮ個の画素信号に基づく画像データを逐次出力する。
　信号処理部２０３は、固体撮像装置１００から出力される画素に対して、各種信号処理を行う。
　図１９は、システム制御部２０５が固体撮像装置１００に対して行う露光制御のタイミングの一例を示すタイミングチャートである。
　図１９に示すように、システム制御部２０５は、垂直走査期間の周期と同じ周期で露光制御を行う。
　また、システム制御部２０５は、さらに、固体撮像装置１００に対して、垂直走査期間と同じ周期で垂直帰線制御を行う。
　垂直帰線制御とは、固体撮像装置１００に対して、次の垂直走査期間で選択するＮ個の画素信号を変更させる制御である。
　上記構成の撮像装置２００によると、フレームレートの高速化と、適切なダイナミックレンジの選択とを両立することができる。
　図２０は、撮像装置２００において、システム制御部２０５が固体撮像装置１００を制御することで、各画素１１１が、時刻Ｔ１から時刻Ｔ２において、より低照度向けのゲイン１、ゲイン２に対応する２つの画素信号を出力し、時刻Ｔ３以降において、より高照度向けのゲイン２、ゲイン３に対応する２つの画素信号を出力する様子を示すタイミングチャートである。
　図２０に示すように、時刻Ｔ１から時刻Ｔ２において、画素１１１は、読み出し行の走査により、ゲイン３に対応する画素信号を出力しない一方で、シャッター行の走査により、ゲイン３に対応する画素信号を生成するためのＦＤ（３）に蓄積された信号電荷を第１の画素電源７１に排出する。
　これにより、画素１１１が時刻Ｔ３から時刻Ｔ４において出力する、ゲイン３に対応する画素信号の露光時間と、画素１１１が時刻Ｔ３から時刻Ｔ４において出力する、ゲイン２に対応する画素信号の露光時間とが等しくなる。
　したがって、ＨＤＲ合成後の画素データの画質異常を回避することができる。
　読み出し動作よりも前のシャッター動作により、選択されたＮ個以外の画素信号に対応する容量蓄積部の信号電荷を排出しない構成の固体撮像装置（以下、「比較例に係る固体撮像装置」とも称する）は、読み出し動作後のシャッター動作により、それら信号電荷を排出する。このため、上記比較例に係る固体撮像装置は、上記構成の固体撮像装置１００よりも、フレームレートが１フレーム遅延する。
　このように、上記構成の固体撮像装置１００によると、上記比較例に係る固体撮像装置における上記フレームレートにおける１フレームの遅延の問題を解消し、上記比較例に係る固体撮像装置よりもフレームレートを高速化することができる。
　なお、実施の形態１において、固体撮像装置１００は、読み出し行の走査と、シャッター行の走査とを、１水平走査期間単位で１行ずつ繰り返し行うとして説明したが、固体撮像装置１００は、必ずしも、読み出し行の走査と、シャッター行の走査とを、１水平走査期間単位で１行ずつ繰り返し行う構成に限定される必要はない。
　固体撮像装置１００は、例えば、複数の読み出し行および複数のシャッター行を同一時間帯に走査するとしてもよいし、例えば、全ての行において同一時間帯に信号電荷を第１の画素電源７１に排出して露光を開始し、露光終了後に全ての行において同一時間帯に画素信号を読み出すグローバルシャッター方式で走査するとしてもよい。
　（実施の形態２）
　以下、実施の形態１に係る固体撮像装置１００から、一部の構成が変更されて構成される実施の形態２に係る固体撮像装置について説明する。
　ここでは、実施の形態２に係る固体撮像装置について、固体撮像装置１００と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、固体撮像装置１００との相違点を中心に説明する。
　図２１は、実施の形態２に係る固体撮像装置１００Ｂの構成例を示すブロック図である。
　図２１に示すように、固体撮像装置１００Ｂは、実施の形態１に係る固体撮像装置１００から、画素アレイ１１０が画素アレイ１１０Ｂに変更され、垂直走査回路１２０が垂直走査回路１２０Ｂに変更されて構成される。
　画素アレイ１１０Ｂは、画素アレイ１１０から、画素１１１が画素１１１Ｂに変更されて構成される。
　垂直走査回路１２０Ｂは、垂直走査回路１２０から、制御対象とする画素が、画素１１１から画素１１１Ｂに変更されて構成される。
　図２２は、画素１１１Ｂの構成例を示す回路図である。
　図２２に示すように、画素１１１Ｂは、画素１１１に対して、第２のリセットトランジスタ６２が追加されて構成される。
　第２のリセットトランジスタ６２は、ソースおよびドレインの一方が第１の接続トランジスタ４４のソースおよびドレインの他方に接続され、他方が第２の画素電源７２に接続される。ここで、第２の画素電源７２の電圧は、第１の画素電源７１の電圧と異なる。
　第２のリセットトランジスタ６２は、ＮＭＯＳトランジスタであって、そのゲートは、垂直走査回路１２０Ｂから出力される制御信号ＲＳ（２）により駆動される。
　第２のリセットトランジスタ６２は、そのゲートが論理レベルローとなると、非導通状態となり、論理レベルハイとなると、導通状態となる。
　上記構成の画素１１１Ｂによると、フローティングディフュージョン２１～フローティングディフュージョン２４、および、光電変換部１０に蓄積された信号電荷が第１の画素電源７１に排出され、すなわち、第１の画素電源７１の電圧でリセットされ、オーバーフロー容量蓄積部２５に蓄積された信号電荷が第２の画素電源７２に排出される、すなわち、第２の画素電源７２の電圧でリセットされることが可能となる。
　ここで、第２の画素電源７２の電圧を第１の画素電源７１の電圧よりも低くすることで、第１の接続トランジスタ４４のゲートに印加する電圧を、第２の画素電源７２の電圧以上にする必要はあるものの、第１の画素電源７１の電圧未満とすることで、オーバーフロー容量蓄積部２５に蓄積された信号電荷を、第２の画素電源７２に排出することができる。
　このため、画素１１１Ｂによると、フローティングディフュージョン２１～フローティングディフュージョン２３、光電変換部１０、および、オーバーフロー容量蓄積部２５に蓄積された電荷を第１の画素電源７１に排出させる構成の画素１１１と比較して、シャッター動作時におけるオーバーフロー容量蓄積部２５からの信号電荷の排出が容易になる。
　したがって、上記構成の固体撮像装置１００Ｂによると、固体撮像装置１００と比較して、画像を連続撮像する際における残像が減り、暗信号不均一性が改善される。
　さらに、第２の画素電源７２の電圧を第１の画素電源７１の電圧よりも低くすることで、第１の接続トランジスタ４４のゲート電圧を駆動する垂直走査回路１２０Ｂの信頼性を向上させることができる。
　＜画素の制御タイミング例２＞
　以下、画素１１１Ｂの制御タイミング例について説明する。以下では、説明が必要以上に煩雑にならないように、Ｍ＝３、Ｎ＝２であるとして説明する。
　図２３は、Ｍ＝３、Ｎ＝２である場合における、画素１１１Ｂの構成例を示す回路図である。
　図２４は、図２３に示す、Ｍ＝３、Ｎ＝２である場合における画素１１１Ｂに、ゲイン１およびゲイン２の２個のゲインに対応する画素信号を出力させるための、画素１１１Ｂの制御タイミングの一例を示すタイミングチャートである。
　図２４に示すように、読み出し行においては、制御信号ＧＣ（２）および制御信号ＲＳ（２）は常に論理レベルローである。このため、読み出し行においては、第１の接続トランジスタ４４および第２のリセットトランジスタ６２は、常にオフである。
　図２４に示すように、図２４に示すタイミングチャートにおける画素１１１Ｂの制御タイミングは、図１６に示すタイミングチャートにおける画素１１１の制御タイミングから、時刻ｔ９から時刻ｔ１０の期間を除いて、画素１１１を画素１１１Ｂに読み替え、垂直走査回路１２０を垂直走査回路１２０Ｂに読み替え、固体撮像装置１００を固体撮像装置１００Ｂに読み替えたものと同様である。
　このため、ここでは、図２４に示すタイミングチャートにおける画素１１１Ｂの制御タイミングについて、時刻ｔ９から時刻ｔ１０の期間の動作を中心に説明する。
　時刻ｔ９において、垂直走査回路１２０は、制御回路１３０に制御されることで、読み出し行において、制御信号ＧＣ（１）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第２の接続トランジスタ４１は、オンからオフへと遷移する。
　一方で、垂直走査回路１２０Ｂは、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（２）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１Ｂにおいて、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第２のリセットトランジスタ６２は、オフからオンへと遷移し、ＦＤ（３）に蓄積された信号電荷、ＦＤ（１）に蓄積された信号電荷、および、ＦＤ（２）に蓄積された信号電荷が、第２の画素電源７２に排出される。
　すなわち、固体撮像装置１００Ｂは、読み出し行において、画素１１１Ｂが、ＦＤ（３）に蓄積された信号電荷に基づかない、ゲイン１およびゲイン２に対応する信号電荷を出力する場合であっても、シャッター行においては、光電変換部１０とＦＤ（３）との両方に蓄積された信号電荷が第２の画素電源７２に排出される。このため、光電変換部１０とＦＤ（３）との電荷蓄積時間が実質的に同等となる。
　したがって、各画素１１１Ｂが出力する２個の画素信号の種類を、ゲイン１に対応する画素信号とゲイン２に対応する画素信号とから、ゲイン２に対応する画素信号とゲイン３に対応する画素信号とに変更する場合において、変更後の最初のフレームの画質異常を回避することができる。
　時刻ｔ１０において、垂直走査回路１２０Ｂは、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（２）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１Ｂにおいて、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第２のリセットトランジスタ６２は、オンからオフへと遷移する。
　図２５は、図２３に示す、Ｍ＝３、Ｎ＝２である場合における画素１１１Ｂに、ゲイン１およびゲイン２の２個のゲインに対応する画素信号を出力させるための、画素１１１Ｂの制御タイミングの一例を示すタイミングチャートである。
　図２５に示すように、図２５に示すタイミングチャートにおける画素１１１Ｂの制御タイミングは、図１７に示すタイミングチャートにおける画素１１１の制御タイミングから、時刻ｔ９から時刻ｔ１０の期間を除いて、画素１１１を画素１１１Ｂに読み替え、垂直走査回路１２０を垂直走査回路１２０Ｂに読み替え、固体撮像装置１００を固体撮像装置１００Ｂに読み替えたものと同様である。
　このため、ここでは、図２５に示すタイミングチャートにおける画素１１１Ｂの制御タイミングについて、時刻ｔ９から時刻ｔ１０の期間の動作を中心に説明する。
　時刻ｔ９において、垂直走査回路１２０Ｂは、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（２）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１において、第２のリセットトランジスタ６２は、オフからオンへと遷移し、ＦＤ（１）に蓄積された信号電荷、ＦＤ（２）に蓄積された信号電荷、および、ＦＤ（３）に蓄積された信号電荷が、第２の画素電源７２に排出される。これにより、画素１１１Ｂにおいて、ゲイン３に対応する画素信号のリセット成分が生成される。
　一方で、垂直走査回路１２０Ｂは、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（２）を論理レベルローから論理レベルハイへと遷移させる。これにより、画素１１１Ｂにおいて、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第２のリセットトランジスタ６２は、オフからオンへと遷移し、ＦＤ（３）に蓄積された信号電荷、ＦＤ（１）に蓄積された信号電荷、および、ＦＤ（２）に蓄積された信号電荷が、第２の画素電源７２に排出される。
　時刻ｔ１０において、垂直走査回路１２０Ｂは、制御回路１３０に制御されることで、読み出し行において、制御信号ＲＳ（２）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第２のリセットトランジスタ６２は、オンからオフへと遷移する。
　一方で、垂直走査回路１２０Ｂは、制御回路１３０に制御されることで、シャッター行において、制御信号ＧＣ（１）、制御信号ＧＣ（２）、および、制御信号ＲＳ（２）を論理レベルハイから論理レベルローへと遷移させる。これにより、画素１１１において、第１の接続トランジスタ４４、第２の接続トランジスタ４１、および、第２のリセットトランジスタ６２は、オンからオフへと遷移する。
　（実施の形態３）
　以下、実施の形態１に係る固体撮像装置１００から、一部の構成が変更されて構成される実施の形態３に係る固体撮像装置について説明する。
　ここでは、実施の形態３に係る固体撮像装置について、固体撮像装置１００と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、固体撮像装置１００との相違点を中心に説明する。
　図２６は、実施の形態３に係る固体撮像装置１００Ｃの構成例を示すブロック図である。
　図２６に示すように、固体撮像装置１００Ｃは、実施の形態１に係る固体撮像装置１００から、画素アレイ１１０が画素アレイ１１０Ｂに変更され、垂直走査回路１２０が第１の垂直走査回路１２１、第２の垂直走査回路１２２、第３の垂直走査回路１２３、および、第４の垂直走査回路１２４に変更されて構成される。
　画素アレイ１１０Ｂは、画素アレイ１１０から、ＬおよびＫが偶数であって、複数の画素１１１がＬ／２行Ｋ／２列に行列状に配置されてなる第１の画素ブロック１３１と、複数の画素１１１がＬ／２行Ｋ／２列に行列状に配置されてなる第２の画素ブロック１３２と、複数の画素１１１がＬ／２行Ｋ／２列に行列状に配置されてなる第３の画素ブロック１３３と、複数の画素１１１がＬ／２行Ｋ／２列に行列状に配置されてなる第４の画素ブロック１３４とが行列状に配置されるように変更されて構成される。
　すなわち、第１の画素ブロック１３１は、行Ｌ／２＋１～行Ｌおよび列１～列Ｋ／２において行列状に配置される複数の画素１１１により構成され、第２の画素ブロック１３２は、行Ｌ／２＋１～行Ｌおよび列Ｋ／２＋１～列Ｋにおいて行列状に配置される複数の画素１１１により構成され、第３の画素ブロック１３３は、行１～行Ｌ／２および列１～列Ｋ／２において行列状に配置される複数の画素１１１により構成され、第４の画素ブロック１３４は、行１～行Ｌ／２および列Ｋ／２＋１～列Ｋにおいて行列状に配置される複数の画素１１１により構成される。
　第１の画素ブロック１３１のことを、第１の画素アレイ１３１と称してもよい。第２の画素ブロック１３２のことを、第２の画素アレイ１３２と称してもよい。第３の画素ブロック１３３のことを、第３の画素アレイ１３３と称してもよい。第４の画素ブロック１３４のことを、第４の画素アレイ１３４と称してもよい。
　第１の垂直走査回路１２１は、垂直走査回路１２０から、制御対象とする画素が、画素アレイ１１０を構成する複数の画素１１１から、第１の画素ブロック１３１を構成する複数の画素１１１に変更されて構成される。
　第２の垂直走査回路１２２は、垂直走査回路１２０から、制御対象とする画素が、画素アレイ１１０を構成する複数の画素１１１から、第２の画素ブロック１３２を構成する複数の画素１１１に変更されて構成される。
　第３の垂直走査回路１２３は、垂直走査回路１２０から、制御対象とする画素が、画素アレイ１１０を構成する複数の画素１１１から、第３の画素ブロック１３３を構成する複数の画素１１１に変更されて構成される。
　第４の垂直走査回路１２４は、垂直走査回路１２０から、制御対象とする画素が、画素アレイ１１０を構成する複数の画素１１１から、第４の画素ブロック１３４を構成する複数の画素１１１に変更されて構成される。
　上記構成の固体撮像装置１００Ｃは、第１の画素ブロック１３１に属する複数の画素１１１に対して行う、いずれのＮ個の画素信号を出力させるかの制御と、第２の画素ブロック１３２に属する複数の画素１１１に対して行う、いずれのＮ個の画素信号を出力させるかの制御と、第３の画素ブロック１３３に属する複数の画素１１１に対して行う、いずれのＮ個の画素信号を出力させるかの制御と、第４の画素ブロック１３４に属する複数の画素１１１に対して行う、いずれのＮ個の画素信号を出力させるかの制御とを、互いに独立に行うことができる。
　したがって、上記構成の固体撮像装置１００Ｃによると、より適切なダイナミックレンジの選択を実現することができる。
　図２７は、実施の形態３に係る撮像装置２００Ｃの構成例を示すブロック図である。
　図２７に示すように、撮像装置２００Ｃは、実施の形態１に係る撮像装置２００から、固体撮像装置１００が固体撮像装置１００Ｃに変更され、システム制御部２０５がシステム制御部２０５Ｃに変更され、駆動回路２０４が駆動回路２０４Ｃに変更されて構成される。
　システム制御部２０５Ｃは、固体撮像装置１００Ｃから逐次出力される画像データに基づいて、固体撮像装置１００Ｃの第１の垂直走査回路１２１が行う画素１１１の制御において、画素１１１からいずれのＮ個の画素信号を出力させるかを指定する第１のゲイン指定信号を逐次出力し、第２の垂直走査回路１２２が行う画素１１１の制御において、画素１１１からいずれのＮ個の画素信号を出力させるかを指定する第２のゲイン指定信号を逐次出力し、第３の垂直走査回路１２３が行う画素１１１の制御において、画素１１１からいずれのＮ個の画素信号を出力させるかを指定する第３のゲイン指定信号を逐次出力し、第４の垂直走査回路１２４が行う画素１１１の制御において、画素１１１からいずれのＮ個の画素信号を出力させるかを指定する第４のゲイン指定信号を逐次出力する。
　駆動回路２０４Ｃは、システム制御部２０５Ｃから逐次出力される第１のゲイン指定信号、第２のゲイン指定信号、第３のゲイン指定信号、および、第４のゲイン指定信号に基づいて、固体撮像装置１００Ｃを駆動する。
　したがって、上記構成の撮像装置２００Ｃによると、フレームレートの高速化と、適切なダイナミックレンジの選択との両立を、さらに高いレベルで両立することができる。
　なお、実施の形態３において、画素アレイ１１０Ｃを構成する複数の画素は、画素１１１であるとして説明したが、画素アレイ１１０Ｃを構成する複数の画素は、画素１１１Ｂであるとしてもよい。
　なお、実施の形態３において、画素アレイ１１０Ｃは、第１の画素ブロック１３１と、第２の画素ブロック１３２と、第３の画素ブロック１３３と、第４の画素ブロック１４４との４つの画素ブロックを備えるとして説明したが、画素アレイ１１０Ｃが備える画素ブロックは、複数であればよく、必ずしも４つである構成に限定される必要はない。画素アレイ１１０Ｃは、例えば、第１の画素ブロック１３１と。第２の画素ブロック１３２との２つの画素ブロックを備える構成であってもよいし、４つを超える数の画素ブロックを備える構成であってもよい。
　なお、実施の形態３において、第１の垂直走査回路１２１に制御される画素１１１は、第１の画素ブロック１３１内に行列状に配置され、第２の垂直走査回路１２２に制御される画素１１１は、第２の画素ブロック１３２内に行列状に配置され、第３の垂直走査回路１２３に制御される画素１１１は、第３の画素ブロック１３３内に行列状に配置され、第４の垂直走査回路１２４に制御される画素１１１は、第４の画素ブロック１３４内に行列状に配置されるとして説明した。
　しかしながら、第１の垂直走査回路１２１に制御される画素１１１は、画素アレイ１１０Ｃ内に配置されていれば、画素アレイ１１０Ｃ内のいずれの位置に配置されていてもよく、必ずしも第１の画素ブロック１３１内に行列状に配置される構成に限定される必要はなく、第２の垂直走査回路１２２に制御される画素１１１は、画素アレイ１１０Ｃ内に配置されていれば、画素アレイ１１０Ｃ内のいずれの位置に配置されていてもよく、必ずしも第２の画素ブロック１３２内に行列状に配置される構成に限定される必要はなく、第３の垂直走査回路１２３に制御される画素１１１は、画素アレイ１１０Ｃ内に配置されていれば、画素アレイ１１０Ｃ内のいずれの位置に配置されていてもよく、必ずしも第３の画素ブロック１３３内に行列状に配置される構成に限定される必要はなく、第４の垂直走査回路１２４に制御される画素１１１は、画素アレイ１１０Ｃ内に配置されていれば、画素アレイ１１０Ｃ内のいずれの位置に配置されていてもよく、必ずしも第４の画素ブロック１３４内に行列状に配置される構成に限定される必要はない。
　（補足）
　以上のように、本出願において開示する技術の例示として、実施の形態１～３に基づいて説明した。しかしながら、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態または変形例における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、画像を撮像する固体撮像装置等に広く利用可能である。
　１０　光電変換部
　２１、２２、２３、２４　容量蓄積部（フローティングディフュージョン）
　２５　容量蓄積部（オーバーフロー容量蓄積部）
　３０　転送トランジスタ
　４１、４２、４３　第２の接続トランジスタ
　４４　第１の接続トランジスタ
　５０　オーバーフロートランジスタ
　６１　第１のリセットトランジスタ
　６２　第２のリセットトランジスタ
　７１　第１の画素電源
　７２　第２の画素電源
　８１　増幅トランジスタ
　８２　選択トランジスタ
　１００、１００Ａ、１００Ｂ、１００Ｃ　固体撮像装置
　１１０、１１０Ｂ、１１０Ｃ　画素アレイ
　１１１、１１１Ｂ　画素
　１２０、１２０Ｂ　垂直走査回路
　１２１　第１の垂直走査回路
　１２２　第２の垂直走査回路
　１２３　第３の垂直走査回路
　１２４　第４の垂直走査回路
　１３０　制御回路
　１３１　第１の画素ブロック（第１の画素アレイ）
　１３２　第２の画素ブロック（第２の画素アレイ）
　１３３　第３の画素ブロック（第３の画素アレイ）
　１３４　第４の画素ブロック（第４の画素アレイ）
　１４０　ＨＤＲ合成回路
　１５０　垂直信号線
　１６０　ＡＤ変換器
　１７０　選択検出回路
　１７１　選択回路
　１７２　検出回路
　１７３　サンプルホールド回路ＳＨ
　１７４　増幅トランジスタＳＦ
　１７５　信号選択信号
　１７６　基準値選択信号
　１８０　信号線
　１８１　比較器
　１８２、１８４　インバータ回路
　１８３、１８６、１８７　ラッチ回路
　１８５　ＡＮＤ回路
　１８８　選択制御回路
　１８９　ゲイン選択信号
　２００、２００Ｃ　撮像装置
　２０２　撮像光学系
　２０３　信号処理部
　２０４、２０４Ｃ　駆動回路
　２０５、２０５Ｃ　システム制御部

Claims (16)

  1. 　複数の画素が行列状に配置された画素アレイを備え、
    　前記複数の画素は、
    　受光した光を信号電荷に変換する光電変換部と、
    　容量蓄積部と、を備え、
    　互いにゲインが異なるＭ個の画素信号を出力可能に構成され、
    　前記複数の画素は、前記Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御される
    　固体撮像装置。
  2. 　前記容量蓄積部は、前記光電変換部からあふれた信号電荷を蓄積するためのオーバーフロー容量蓄積部と、前記光電変換部が変換した信号電荷を電圧に変換するためのフローティングディフュージョンを含む
    　請求項１に記載の固体撮像装置。
  3. 　前記複数の画素は、さらに、
    　ソースおよびドレインの一方が前記光電変換部に接続され、他方が、前記フローティングディフュージョンの１個に接続される転送トランジスタと、
    　ソースおよびドレインの一方が、前記オーバーフロー容量蓄積部に接続され、他方が、前記フローティングディフュージョンのうちの１個に接続される第１の接続トランジスタと、を備える
    　請求項２に記載の固体撮像装置。
  4. 　前記複数の画素に対してなされる前記制御は、前記複数の画素に対してシャッター動作をさせるシャッター制御を含み、
    　前記複数の画素に対して、前記Ｍ個の画素信号のうちのＮ個の画素信号を出力させる制御によらず、前記オーバーフロー容量蓄積部が電荷を蓄積する期間と、前記光電変換部が電荷を蓄積する期間とが実質的に同等となるように、前記複数の画素に対して前記シャッター制御を行う
    　請求項３に記載の固体撮像装置。
  5. 　前記複数の画素は、さらに、ソースおよびドレインの一方が前記光電変換部に接続され、他方が前記オーバーフロー容量蓄積部に接続されたオーバーフロートランジスタを備える
    　請求項３または請求項４に記載の固体撮像装置。
  6. 　前記フローティングディフュージョンは複数であり、
    　前記複数の画素のそれぞれは、さらに、前記複数のフローティングディフュージョンを接続する１個以上の第２の接続トランジスタを備える
    　請求項３から請求項５のいずれか１項に記載の固体撮像装置。
  7. 　前記複数の画素は、さらに、ソースおよびドレインの一方が前記第１の接続トランジスタのソースおよびドレインの前記他方に接続され、他方が第１の画素電源に接続された第１のリセットトランジスタを備える
    　請求項３から請求項６のいずれか１項に記載の固体撮像装置。
  8. 　前記複数の画素は、さらに、ソースおよびドレインの一方が前記第１の接続トランジスタのソースおよびドレインの前記他方に接続され、他方が前記第１の画素電源と電圧が異なる第２の画素電源に接続された第２のリセットトランジスタを備える
    　請求項７に記載の固体撮像装置。
  9. 　前記複数の画素に対して、前記Ｍ個の画素信号のうちの互いに隣接するゲインからなるＮ個の画素信号を出力させるように、前記複数の画素の制御を行う
    　請求項１から請求項８のいずれか１項に記載の固体撮像装置。
  10. 　複数の画素が行列状に配置された画素アレイと、
    　前記画素アレイの列ごとに配置されたＡＤ変換器と、を備え、
    　前記複数の画素は、互いにゲインが異なるＭ個の画素信号を出力可能に構成され、
    　前記ＡＤ変換器は、
    　前記Ｍ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する
    　固体撮像装置。
  11. 　前記画素アレイの列ごとに配置された選択検出回路をさらに備え、
    　前記選択検出回路は、
    　前記画素アレイからＭ個の画素信号を入力され、
    　前記Ｍ個の画素信号の中から少なくとも１個の画素信号と、少なくとも１個の補正用画素信号とを検出して前記ＡＤ変換器に出力し、
    　前記ＡＤ変換器は、前記画素信号をデジタル信号に変換し、前記補正用画素信号を、前記デジタル信号より少ないビット数の第１の補正用デジタル信号に変換する
    　請求項１０に記載の固体撮像装置。
  12. 　ＨＤＲ（Ｈｉｇｈ　Ｄｙｎａｍｉｃ　Ｒａｎｇｅ）合成回路をさらに備え、
    　前記ＡＤ変換器は、前記デジタル信号と前記第１の補正用デジタル信号を前記ＨＤＲ合成回路に出力し、
    　前記ＨＤＲ合成回路は、
    　前記第１の補正用デジタル信号の値に係数を乗算して第２の補正用デジタル信号を生成し、
    　前記デジタル信号の値に第１の混合比率を乗算した値と前記第２の補正用デジタル信号の値に第２の混合比率を乗算した値とを加算し、
    　前記第１の混合比率と前記第２の混合比率との和は１である
    　請求項１１に記載の固体撮像装置。
  13. 　複数の画素が行列状に配置された画素アレイと、
    　前記画素アレイの列ごとに配置されたＡＤ変換器と、を備え、
    　前記複数の画素は、
    　受光した光を信号電荷に変換する光電変換部と、
    　容量蓄積部と、を備え、
    　互いにゲインが異なるＭ個の画素信号を出力可能に構成され、
    　前記複数の画素は、前記Ｍ個の画素信号のうちのＮ（Ｎは２以上Ｍ未満の整数）個の画素信号を出力させるように制御され、
    　前記ＡＤ変換器は、
    　前記Ｎ個の画素信号のうち、少なくとも１個の画素信号を、他の画素信号より少ないビット数のデジタル信号に変換する
    　固体撮像装置。
  14. 　前記画素アレイは複数の画素ブロックと、
    　前記複数の画素ブロックのそれぞれに対し、前記Ｍ個の画素信号のうちのＮ個の画素信号を互いに独立に選択して出力させる制御回路と、を備え、
    　前記複数の画素ブロックは行列状に配置された複数の第１の画素から構成され、
    　前記複数の第１の画素は、前記複数の画素の一部である
    　請求項１から９および請求項１３のいずれか１項に記載の固体撮像装置。
  15. 　請求項１から請求項９および請求項１３のいずれか１項に記載の固体撮像装置を備える撮像装置であって、
    　前記固体撮像装置は、前記複数の画素が出力する前記Ｎ個の画素信号に基づく画像データを逐次出力し、
    　前記撮像装置は、さらに、
    　前記固体撮像装置から逐次出力される前記画像データに基づいて、前記固体撮像装置が行う前記複数の画素の制御において、前記複数の画素のそれぞれから、いずれのＮ個の画素信号を出力させるかを指定するゲイン指定信号を逐次出力するシステム制御部、を備え、
    　前記固体撮像装置は、前記システム制御部から逐次出力される前記ゲイン指定信号に基づいて、前記複数の画素の制御を逐次行う
    　撮像装置。
  16. 　請求項１４に記載の固体撮像装置を備える撮像装置であって、
    　前記固体撮像装置は、前記複数の画素が出力する前記Ｎ個の画素信号に基づく画像データを逐次出力し、
    　前記撮像装置は、さらに、
    　前記固体撮像装置から逐次出力される前記画像データに基づいて、
    　前記固体撮像装置が行う前記複数の画素ブロックのそれぞれの制御において、前記複数の画素ブロックのそれぞれに含まれる前記第１の画素から、いずれのＮ個の画素信号を出力させるかを指定する、前記複数の画素ブロックのそれぞれごとのゲイン指定信号を逐次出力するシステム制御部、を備え、
    　前記固体撮像装置は、前記システム制御部から逐次出力される、前記複数の画素ブロックのそれぞれごとの前記ゲイン指定信号に基づいて、前記複数の画素ブロックのそれぞれに含まれる前記第１の画素の制御を逐次行う
    　撮像装置。
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