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WO2023238241A1 - スイッチングレギュレータ - Google Patents

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Info

Publication number
WO2023238241A1
WO2023238241A1 PCT/JP2022/022971 JP2022022971W WO2023238241A1 WO 2023238241 A1 WO2023238241 A1 WO 2023238241A1 JP 2022022971 W JP2022022971 W JP 2022022971W WO 2023238241 A1 WO2023238241 A1 WO 2023238241A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
switching regulator
switching
input
output voltage
Prior art date
Application number
PCT/JP2022/022971
Other languages
English (en)
French (fr)
Inventor
景斉 丹治
Original Assignee
日清紡マイクロデバイス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日清紡マイクロデバイス株式会社 filed Critical 日清紡マイクロデバイス株式会社
Priority to PCT/JP2022/022971 priority Critical patent/WO2023238241A1/ja
Publication of WO2023238241A1 publication Critical patent/WO2023238241A1/ja

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Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a switching regulator applied to, for example, a power conversion device.
  • switching regulators use a specific sequence when the input/output voltage difference is small, such as in battery through mode.
  • Patent Document 1 by providing a drive unit for each of a plurality of switches and controlling each switch according to load current, input voltage, output voltage, and input/output voltage, conversion efficiency during DC-DC conversion is improved.
  • a conventional switching converter is disclosed for improving the performance.
  • the conventional switching converter turns on or off the plurality of first switches depending on the required output, respectively, when performing synchronous rectification by turning on the plurality of first switches and the plurality of second switches alternately.
  • the plurality of second switches are repeatedly driven to the off state, and each of the plurality of second switches is driven to the on or off state in synchronization with the first switch, depending on the load current, output voltage, input voltage, or input/output voltage difference.
  • the method is characterized in that the driving of some of the plurality of first switches and the driving of some or all of the plurality of second switches are stopped.
  • An object of the present invention is to solve the above problems and provide a switching regulator that can generate a comparison result signal regarding the input/output voltage difference even when there is no terminal for monitoring the output voltage.
  • a switching regulator includes: a switching circuit that switches an input voltage and outputs a switching voltage based on a predetermined gate control signal; a voltage difference detector that outputs a comparison result signal by comparing the switching voltage with a threshold value that depends on the input voltage; A switching regulator comprising an output voltage to which the switching voltage is smoothed and fed back, and a control circuit that generates the gate control signal based on the comparison result signal and outputs it to the switching circuit,
  • the voltage difference detector is an integrating circuit that generates and outputs a pseudo output voltage that is a time-integrated voltage of the switching voltage and is substantially equal to the output voltage;
  • the device includes a comparator circuit that compares the pseudo output voltage with a threshold value that depends on a power supply voltage and outputs a comparison result signal.
  • a comparison result signal is generated by comparing the voltage obtained by time-integrating the switching voltage with a threshold value dependent on the power supply voltage, so even when there is no terminal for monitoring the output voltage.
  • a comparison result signal regarding the input/output voltage difference can be generated.
  • FIG. 1 is a circuit diagram showing a configuration example of a switching regulator 1 according to a first embodiment.
  • FIG. 2 is a circuit diagram of a configuration example showing the operation of the voltage difference detector 20 of the switching regulator 1 of FIG. 1.
  • FIG. 2 is a timing chart of each signal showing the operation when the PWM method is used in the switching regulator 1 of FIG. 1.
  • FIG. 2 is a timing chart of each signal showing the operation when the PFM method is used in the switching regulator 1 of FIG. 1.
  • FIG. 3 is a circuit diagram showing a configuration example of a voltage difference detector 20A according to Modification 1.
  • FIG. 12 is a circuit diagram showing a configuration example of a voltage difference detector 20B according to Modification 2.
  • FIG. 1 is a circuit diagram showing a configuration example of a switching regulator 1 according to a first embodiment.
  • FIG. 2 is a circuit diagram of a configuration example showing the operation of the voltage difference detector 20 of the switching regulator 1 of FIG. 1.
  • FIG. 2 is a timing chart of each signal showing
  • FIG. 12 is a circuit diagram showing a configuration example of a voltage difference detector 20C according to Modification 3.
  • FIG. 12 is a circuit diagram showing a configuration example of a voltage difference detector 20D according to modification 4.
  • FIG. 12 is a circuit diagram showing a configuration example of a voltage difference detector 20E according to modification 5.
  • FIG. 3 is a circuit diagram showing a configuration example of a switching regulator 1A according to a second embodiment.
  • FIG. 7 is a circuit diagram showing a configuration example of a switching regulator 1D according to a third embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of a switching regulator 1E according to a fourth embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of a switching regulator 1F according to Embodiment 5.
  • FIG. 5 is a circuit diagram showing a configuration example of a switching regulator 1A according to a second embodiment.
  • FIG. 7 is a circuit diagram showing a configuration example of a switching regulator 1D according to a third embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of a switching regulator 1G according to a sixth embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of a switching regulator 1H according to Embodiment 7.
  • FIG. 11 is a circuit diagram showing a configuration example of a switching regulator 1I according to an eighth embodiment.
  • FIG. 12 is a circuit diagram showing a configuration example of a switching regulator 1J according to a ninth embodiment.
  • FIG. 10 is a circuit diagram showing a configuration example of a switching regulator 1K according to a tenth embodiment.
  • FIG. 11 is a circuit diagram showing a configuration example of a switching regulator 1L according to an eleventh embodiment.
  • FIG. 2 is a circuit diagram showing the configuration of an input/output voltage monitoring circuit 101 according to Comparative Example 1.
  • FIG. 1 is a circuit diagram showing the configuration of an input/output voltage monitoring circuit 101 according to Comparative Example 1.
  • FIG. 3 is a circuit diagram showing the configuration of an input/output voltage monitoring circuit 102 according to Comparative Example 2.
  • FIG. 3 is a circuit diagram showing the configuration of a switching regulator 103 according to Comparative Example 3.
  • FIG. 3 is a circuit diagram showing the configuration of a switching regulator 104 according to Comparative Example 4.
  • FIG. 3 is a circuit diagram showing the configuration of a switching regulator 104 according to Comparative Example 4.
  • FIG. 20 is a circuit diagram showing the configuration of the input/output voltage monitoring circuit 101 according to Comparative Example 1.
  • the input/output voltage monitoring circuit 101 includes two differential amplifiers 111 and 112 and a selector 113.
  • the input voltage VIN which is the power supply voltage input to the input terminal T1
  • the non-inverting input terminal of the differential amplifier 111 is input to the non-inverting input terminal of the differential amplifier 111.
  • the difference voltage between VIN and the first reference voltage Vre1 from the reference voltage source 121 is amplified and output to the selector 113.
  • the output voltage VOUT is input to the non-inverting input terminal of the differential amplifier 112, and the differential amplifier 112 amplifies the difference voltage between the output voltage VOUT and the second reference voltage Vre2 from the reference voltage source 122.
  • Output to selector 113 The selector 113 selects one of the two input voltages according to predetermined selection conditions, and outputs the selected voltage as a comparison result voltage COMP.
  • FIG. 21 is a circuit diagram showing the configuration of the input/output voltage monitoring circuit 102 according to Comparative Example 2.
  • the input/output voltage monitoring circuit 102 includes four resistors R91 to R94 and a comparator 114.
  • the input voltage VIN which is the power supply voltage input to the input terminal T1
  • the voltage dividing resistors R91 and R92 are divided by the voltage dividing resistors R91 and R92, and the divided voltage is applied to the voltage of the comparator 114. Input to the inverting input terminal.
  • the output voltage VOUT is divided by voltage dividing resistors R93 and R94, and the divided voltage is input to the inverting input terminal of the comparator 114.
  • the comparator 114 generates and outputs a comparison result signal COMP of each divided voltage.
  • a circuit such as the comparator 114 that takes in and compares the input voltage VIN and the output voltage VOUT is required, which increases the circuit area.
  • the circuit of Patent Document 1 described above requires differential amplifiers 111 and 112 and a selector 113, as shown in FIG. Furthermore, when using a voltage detector, a voltage dividing circuit that takes in the input voltage VIN and the output voltage VOUT, and a comparator 114 that compares the two taken-in divided voltages are required.
  • FIG. 22 is a circuit diagram showing the configuration of the switching regulator 103 according to Comparative Example 3.
  • the switching regulator 103 has terminals T1 to T4, voltage dividing resistors R95 and R96, a differential amplifier 11, a comparator 12, a reference voltage source 21, and a triangular wave oscillator 22.
  • the control circuit 10 includes a control circuit 10 that generates gate control signals S1 and S2 having different levels, MOS transistors Q1 and Q2 as switching elements, and a voltage difference detector 20F.
  • the switching output voltage from the terminal T4 of the switching regulator 103 configured as described above is smoothed by the output inductor Lout and the smoothing capacitor Cout to become the output voltage VOUT, and the output voltage VOUT is fed back to the feedback terminal T3.
  • the terminal T4 is a switching output voltage terminal (SW).
  • the terminal T3 is a feedback terminal (FB).
  • the output voltage VOUT input to the terminal T3 is input to the voltage difference detector 20F and is divided by voltage dividing resistors R95 and R96.
  • the divided voltage is input to the differential amplifier 11 , and the differential amplifier 11 amplifies the difference voltage between them using the reference voltage from the reference voltage source 21 and outputs the amplified voltage to the comparator 12 .
  • the comparator 12 compares the amplified error voltage with the triangular wave voltage from the triangular wave oscillator 22, thereby generating a comparison result signal (synchronous control signal) for generating gate control signals S1 and S2, and transmitting the signal to the control circuit 10. Output.
  • the comparator 12 If the comparator 12 is a PWM type comparator, it generates a comparison result pulse signal having a narrower pulse width as the output voltage VOUT becomes lower than the reference voltage, based on the amplified error voltage.
  • the voltage difference detector 20F detects a difference between two input voltages and outputs an error signal of the voltage difference to the control circuit 10.
  • the control circuit 10 generates gate control signals S1 and S2 based on the error signal of the voltage difference and the pulse signal of the comparison result and applies them to the gates of the MOS transistors Q1 and Q2, respectively. Controls on/off of transistors Q1 and Q2.
  • FIG. 23 is a circuit diagram showing the configuration of the switching regulator 104 according to Comparative Example 4.
  • switching regulator 104 differs from switching regulator 103 in FIG. 22 in the following points. (1) Voltage dividing resistors R95 and R96 were replaced with variable resistors VR1 and VR2 placed outside the switching regulator 104.
  • Embodiments according to the present invention provide a switching regulator that can generate a comparison result signal regarding the input/output voltage difference even when there is no terminal for monitoring the output voltage.
  • the present invention is characterized in that a voltage obtained by time-integrating the switching voltage is detected using a threshold that depends on the power supply voltage.
  • FIG. 1 is a circuit diagram showing a configuration example of a switching regulator 1 according to the first embodiment. Further, FIG. 2 is a circuit diagram of a configuration example showing the operation of the voltage difference detector 20 of the switching regulator 1 of FIG. 1.
  • the switching regulator 1 includes terminals T1 to T4, variable resistors VR1 and VR2, a differential amplifier 11, a comparator 12, a reference voltage source 21, and a triangular wave oscillator 22, which differ from each other at least at a predetermined period.
  • the control circuit 10 generates gate control signals S1 and S2 having different levels, MOS transistors Q1 and Q2 which are switching elements and constitute a switching circuit, and a voltage difference detector 20.
  • the voltage difference detector 20 includes an integrating circuit 25 including a resistor R1 and a capacitor C1, a comparator circuit 27 including MOS transistors Q11 and Q12, and an inverter INV1.
  • MOS transistor Q1 is a P-channel MOS transistor (PMOSFET)
  • MOS transistor Q2 is an N-channel MOS transistor (NMOSFET).
  • the comparator circuit 27 includes a P-channel MOS transistor (PMOS transistor) Q11 and an N-channel MOS transistor (NMOS transistor) Q12 connected in series between the input voltage VIN, which is the power supply voltage VDD, and the ground.
  • PMOS transistor P-channel MOS transistor
  • NMOS transistor N-channel MOS transistor
  • the output voltage from the terminal T4 of the switching regulator 1 configured as described above is smoothed by the output inductor Lout and the smoothing capacitor Cout to become the output voltage VOUT, and the output voltage VOUT is fed back to the feedback terminal T3 via the variable resistor VR1.
  • Ru The voltage obtained by resistor-dividing the output voltage VOUT is input to the differential amplifier 11 via the terminal T3, and the differential amplifier 11 amplifies the difference voltage between the divided voltage and the reference voltage and outputs the amplified voltage to the non-inverting input of the comparator 12. input to the terminal.
  • the comparator 12 compares the amplified error voltage with the triangular wave voltage from the triangular wave oscillator 22, thereby generating a comparison result signal (synchronous control signal) for generating gate control signals S1 and S2, and transmitting the signal to the control circuit 10. Output. If the comparator 12 is a PWM type comparator, it generates a comparison result pulse signal having a narrower pulse width as the output voltage VOUT becomes lower than the reference voltage, based on the amplified error voltage. On the other hand, the voltage difference detector 20 receives an input voltage VIN, which is the power supply voltage VDD input to the terminal T1, and an output voltage from the terminal T4.
  • the voltage difference detector 20 integrates the output voltage of the terminal T4 over time using an integrating circuit 25, and then outputs the output voltage to the control circuit 10 via a comparator circuit 27 that performs a comparison operation, an inverter INV1, and a terminal T13.
  • the control circuit 10 generates gate control signals S1 and S2 based on the comparison result signal from the voltage difference detector 20 and the comparison result pulse signal from the comparator 12, and controls the MOS transistors Q1 and Q2, respectively.
  • MOS transistors Q1 and Q2 are controlled to be turned on and off by being applied to the gates of the transistors Q1 and Q2.
  • an integration constant is set so that the output voltage VOUTa of the integration circuit 25 substantially matches the output voltage VOUT, the comparator circuit 27 operates with the input voltage VIN as the power supply voltage, and the gate size of the PMOS transistor Q11 is The threshold duty of the comparator circuit 27 is determined by the ratio between the gate size of the NMOS transistor Q12 and the gate size of the NMOS transistor Q12.
  • the output voltage VOUTa of the integrating circuit 25 substantially matches the output voltage VOUT, it can be said to be a "pseudo output voltage.”
  • the switching regulator 1 of FIG. 1 monitors the SW voltage of the terminal T4 without adding a terminal for the output voltage VOUT.
  • the voltage difference detector 20 in FIG. 2 generates a pseudo output voltage (pseudo output voltage) VOUTa after time-integrating the SW voltage, and the comparator circuit 27 generates the pseudo output voltage VOUTa depending on the power supply voltage VDD. By comparing with a threshold value, a comparison result signal is generated and output.
  • FIG. 3 is a timing chart of each signal showing the operation when the PWM method is used in the switching regulator 1 of FIG. 1.
  • FIG. 3 shows a voltage VOUTa generated from an SW voltage different from the input voltage VIN and a voltage difference detection signal OUT.
  • the ripple voltage of the voltage VOUTa in FIG. 3 is about several mV to several tens of mV.
  • the PN ratio gate size ratio of PMOS transistor Q11 and NMOS transistor Q12
  • the detection signal is configured to rise from L level to H level under certain conditions.
  • FIG. 4 is a timing chart of each signal showing the operation when the PFM method is used in the switching regulator 1 of FIG. 1.
  • detection is also possible with the skip operation PFM method.
  • the ripple voltage of the voltages VOUT and VOUTa in FIG. 4 is about several mV to several tens of mV.
  • the integration multiplier (time constant) of the integration circuit 25 can be optimized to a multiplier according to the oscillation frequency of the switching regulator 1. Further, even if the circuit has a terminal for the output voltage VOUT, changing the application of the SW voltage to the application of the output voltage VOUT is effective in reducing the area of the circuit.
  • a comparison result signal regarding the input-output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • FIG. 5 is a circuit diagram showing a configuration example of a voltage difference detector 20A according to modification 1.
  • the voltage difference detector 20A of FIG. 5 differs from the voltage difference detector 20 of FIG. 2 in the following points.
  • MOS transistors Q21, Q22, and Q25 are P-channel MOS transistors (PMOSFET)
  • MOS transistors Q23, Q24, and Q26 are N-channel MOS transistors (NMOSFET).
  • FIG. 6 is a circuit diagram showing a configuration example of a voltage difference detector 20B according to Modification 2.
  • the voltage difference detector 20B in FIG. 6 differs from the voltage difference detector 20 in FIG. 2 in the following points.
  • a delay generation inverter INV2 and a capacitor C2 are provided in place of the MOS transistors Q11 and Q12.
  • FIG. 7 is a circuit diagram showing a configuration example of a voltage difference detector 20C according to modification 3.
  • the voltage difference detector 20C in FIG. 7 differs from the voltage difference detector 20 in FIG. 2 in the following points.
  • (1) In place of the MOS transistors Q11 and Q12 and the inverter INV1, voltage dividing resistors R11 and R12 and a comparator 13 are provided.
  • the voltage dividing resistors R11 and R12 apply a voltage obtained by dividing the input voltage VIN to the inverting input terminal of the comparator 13.
  • the output voltage of the integrating circuit 25 is applied to the non-inverting input terminal of the comparator 13.
  • the comparator 13 compares these two voltages and outputs a comparison result signal from the terminal T13.
  • FIG. 8 is a circuit diagram showing a configuration example of a voltage difference detector 20D according to modification 4.
  • the voltage difference detector 20D in FIG. 8 differs from the voltage difference detector 20 in FIG. 2 in the following points.
  • a comparator 13 with an input level shifter is provided in place of the MOS transistors Q11 and Q12 and the inverter INV1.
  • the input voltage VIN is applied to the inverting input terminal of the comparator 13, and the output voltage of the integrating circuit 25 is applied to the non-inverting input terminal of the comparator 13.
  • FIG. 9 is a circuit diagram showing a configuration example of a voltage difference detector 20E according to modification 5.
  • the voltage difference detector 20E in FIG. 9 further includes the following components compared to the voltage difference detector 20 in FIG. 2. (1) Constant current source CI1 connected between terminal T11 of input voltage VIN and gates of MOS transistors Q11 and Q12; (2) constant current source CI2 connected between the source of MOS transistor Q12 and ground; and (3) MOS transistor Q13 inserted between integration circuit 25 and comparator circuit 27.
  • the circuit between the integrating circuit 25 and the inverter INV1 constitutes a constant current inverter circuit.
  • FIG. 10 is a circuit diagram showing a configuration example of a switching regulator 1A according to the second embodiment.
  • the switching regulator 1A of FIG. 10 differs from the switching regulator 1 of FIG. 1 in the following points.
  • a NOR gate 14 is provided in place of the control circuit 10.
  • the output voltage of the voltage difference detector 20 is input to the first input terminal of the NOR gate 14, and the output voltage of the comparator 12 is input to the second input terminal of the NOR gate 14.
  • NOR gate 14 applies the output voltage as gate control signal S1 to each gate of MOS transistors Q11 and Q12. This constitutes a voltage control type switching regulator 1A.
  • a comparison result signal regarding the input/output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • differential amplifier 11, the comparator 12, the reference voltage source 21, and the triangular wave oscillator 22 may be combined into a block as a switching modulation circuit. The same applies to the following embodiments.
  • FIG. 11 is a circuit diagram showing a configuration example of a switching regulator 1D according to the third embodiment.
  • the switching regulator 1D in FIG. 11 has the same circuitry as the switching regulator 1A in FIG. 10 except for the connections between the terminals T1 and T5, but differs in the following points.
  • the input voltage VIN of the terminal T1 is input from the terminal T4 via the input inductor Lout and is also input to the voltage difference detector 20.
  • the drain voltage of the MOS transistor Q1 is output to the voltage difference detector 20, and is also output as the output voltage VOUT to the voltage dividing resistors VR1 and VR2 via the output capacitor Cout.
  • a comparison result signal regarding the input/output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • FIG. 12 is a circuit diagram showing a configuration example of a switching regulator 1E according to the fourth embodiment.
  • the switching regulator 1E shown in FIG. 12 differs from the switching regulator 1A shown in FIG. 10 in the following points.
  • comparators 12A and 12B each having triangular wave oscillators 22A and 22B are provided.
  • Creator gates 14A and 14B are provided.
  • MOS transistors Q33 and Q34 are provided between the output inductor Lout and the output capacitor Cout.
  • MOS transistors Q31 and Q34 are P-channel MOS transistors (PMOSFET), and MOS transistors Q32 and Q33 are N-channel MOS transistors (NMOSFET).
  • the output voltage from the differential amplifier 11 is input to each inverting input terminal of the comparators 12A and 12B.
  • the comparison result signals of comparators 12A and 12B are outputted to the gates of MOS transistors Q31 and Q32 and the gates of MOS transistors Q33 and Q34 via NOR gates 14A and 14B, respectively.
  • the source of the MOS transistor Q31 is connected to the terminal T1 of the input voltage VIN and the voltage difference detector 20, and the connection point between the drains of the MOS transistors Q31 and Q32 is connected to the terminal T6, the connecting capacitor Lcn, and the terminal T7. It is connected to the connection point between the drain of MOS transistor Q33 and the source of Q34.
  • the connection point of each source of MOS transistors Q32 and Q33 is grounded.
  • the drain of MOS transistor Q34 is connected to terminal T5, and the output voltage VOUT from terminal T5 is connected to voltage dividing resistors VR1 and VR2 via output capacitor Cout.
  • the terminal T6 is a step-down switching voltage terminal (BUSW), and the terminal T7 is a step-up switching voltage terminal (BOSW).
  • BUSW step-down switching voltage terminal
  • BOSW step-up switching voltage terminal
  • the switching regulator 1E configured as described above operates in buck-boost mode.
  • a comparison result signal regarding the input-output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • FIG. 13 is a circuit diagram showing a configuration example of a switching regulator 1F according to the fifth embodiment.
  • the switching regulator 1F in FIG. 13 differs from the switching regulator 1 in FIG. 1 in the following points. (1) It further includes a voltage regulator 30, a diode D1, a boost terminal T6, and a boost capacitor Cbst.
  • the input voltage VIN is input to the voltage regulator 30 and the voltage difference detector 20.
  • the voltage regulator 30 adjusts the input voltage VIN to a predetermined voltage, and then outputs it to the control circuit 10 via the diode D1, and also outputs it to the control circuit 10 via the boost terminal T8, the boost capacitor Cbst, the output inductor Lout, and the output capacitor Cout. It is output and becomes the output voltage VOUT.
  • the rest of the configuration is the same as that in FIG. 1, thereby configuring a so-called NN type (N channel-N channel type) bootstrap type switching regulator.
  • a comparison result signal regarding the input/output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • the voltage difference detector 20 can be used in a different application from that described above, and can be applied to an electronic circuit that monitors the power supply voltage and the output voltage and controls the switching regulator, as described below.
  • FIG. 14 is a circuit diagram showing a configuration example of a switching regulator 1G according to the sixth embodiment. 14 differs from the switching regulator 1A of FIG. 10 in the following points.
  • comparator 12, reference voltage source 21, and triangular wave oscillator 22, the comparator 12, reference voltage source 21, pulse oscillator 26, and set-reset type flip-flop 16 are provided.
  • the comparison result signal from the voltage difference detector 20 is input to the first input terminal of the NOR gate 14.
  • the output signal from the set-reset type flip-flop 16 is outputted to the gate of the MOS transistor Q1 as a gate control signal S1 via an inverter INV11.
  • the output signal of the inverter INV11 is output to the second input terminal of the NOR gate 14 via the inverter INV12.
  • the output signal of the NOR gate 14 is applied to the gate of the MOS transistor Q2 as the gate control signal S2.
  • the comparator 12 compares the divided voltage of the output voltage VOUT with the reference voltage source from the reference voltage source 21, and sends the comparison result signal to the set terminal of the set-reset type flip-flop 16 and the control terminal of the pulse oscillator 26. Output.
  • the pulse oscillator 26 generates a pulse signal in synchronization with the comparison result signal and outputs it to the reset terminal of the set-reset type flip-flop 16.
  • the switching regulator 1C configured as described above operates using a so-called hysteresis control method.
  • the switching regulator 1G configured as described above, by providing the voltage difference detector 20 and the NOR gate 14, the peak value of the inductor current becomes small in a low input/output voltage state, and if there is a concern about reverse current, the reverse current can be prevented. can be prevented.
  • a comparison result signal regarding the input/output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • FIG. 15 is a circuit diagram showing a configuration example of a switching regulator 1H according to the seventh embodiment. 15, the switching regulator 1H of FIG. 15 differs from the switching regulator 1G of FIG. 14 in the following points. (1) A zero cross detector 40 was inserted between the voltage difference detector 20 and the input terminal of the NOR gate 14. (2) A current detector 2 was inserted between the terminal T4 and the output inductor Lout.
  • the zero cross detector 40 detects an H level when the current value from the current detector 2 crosses zero or when the voltage difference from the voltage difference detector 20 is within a predetermined voltage range.
  • the signal is output to the NOR gate 14.
  • the switching regulator 1H configured as described above, by providing the voltage difference detector 20, the zero cross detector 40, and the NOR gate 14, the peak value of the inductor current becomes small in a low input/output voltage state, and the concern about reverse current is reduced. Backflow can be prevented if there is.
  • a comparison result signal regarding the input/output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • FIG. 16 is a circuit diagram showing a configuration example of a switching regulator 1I according to the eighth embodiment.
  • the switching regulator 1I in FIG. 16 differs from the switching regulator 1A in FIG. 10 in the following points.
  • An inverter INV11 is provided in place of the NOR gate 14.
  • the comparison result signal from the voltage difference detector 20 is input to the pulse oscillator 26.
  • the pulse oscillator 26 generates a pulse signal in synchronization with the comparison result signal, or when the comparison result signal is within a predetermined voltage range, to trigger the set-reset flip-flop 16. Output to reset terminal.
  • the comparison result signal from the voltage difference detector 20 is input to the pulse oscillator 26, so that the timer time can be varied as long as the comparison result signal is within a predetermined voltage range. can be done. Thereby, the control time related to the gate control of the switching element can be adjusted.
  • FIG. 17 is a circuit diagram showing a configuration example of a switching regulator 1J according to the ninth embodiment.
  • the switching regulator 1J shown in FIG. 17 differs from the switching regulator 1A shown in FIG. 10 in the following points.
  • a current detector 2 that detects the inductor current and outputs the detected current value to the peak current detector 50 is inserted between the terminal T4 and the output inductor Lout.
  • the comparison result signal from the voltage difference detector 20 is input to the peak current detector 50.
  • the peak current detector 50 detects the peak current based on the inductor current detected by the current detector 2 and sets the detection signal to a set-reset type flip-flop. output to the reset terminal of pull-up 15.
  • the comparison result signal of the comparator 12 is output to the set terminal of the set/reset type flip-flop 15.
  • the current detection threshold can be adjusted by resetting the switching operation when the current reaches a predetermined peak current.
  • the comparison result signal from the voltage difference detector 20 is input to the pulse oscillator 26, so that the comparison result signal generates a pulse signal within a predetermined voltage range.
  • the set-reset type flip-flop 16 can be reset by Thereby, the switching operation threshold value related to gate control of the switching element can be adjusted.
  • a comparison result signal regarding the input/output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • FIG. 18 is a circuit diagram showing a configuration example of a switching regulator 1K according to the tenth embodiment.
  • the switching regulator 1K shown in FIG. 18 differs from the switching regulator 1G shown in FIG. 14 in the following points.
  • (1) The comparison result signal from the voltage difference detector 20 is input to the soft start circuit 60.
  • (2) The output signal of the soft start circuit 60 is input to the non-inverting input terminal of the comparator 12.
  • the comparison result signal from the voltage difference detector 20 is input to the soft start circuit 60, so that the comparison result signal is within a predetermined voltage range and the reference voltage source Using the reference voltage from the comparator 12, soft start is performed with a delay of a predetermined time to generate a predetermined trigger signal, which is input to the inverting input terminal of the comparator 12, whereby the H level from the comparator 12 is set.
  • the set-reset type flip-flop 16 can be reset and then set by the signal and the trigger signal to the pulse oscillator 26. Thereby, the gate control signal related to gate control of the switching element can be soft-started.
  • FIG. 19 is a circuit diagram showing a configuration example of a switching regulator 1L according to the eleventh embodiment.
  • the switching regulator 1L in FIG. 19 differs from the switching regulator 1E in FIG. 12 in the following points.
  • Inverters INV21 and INV22 are provided in place of NOR gates 14A and 14B, respectively.
  • Comparators 12C and 12D are provided in place of the comparators 12A and 12B, respectively.
  • the comparison result signal from the voltage difference detector 20 is input to the control terminal of the comparator 12C via the inverter INV31, and is also input to the control terminal of the comparator 12D.
  • the comparator 12C is operated, while when the comparison result signal falls within a second voltage range different from the first voltage range, the comparator 12D operates. make it work.
  • the operation of the comparator 12C and the comparator 12D can be selectively switched according to the voltage difference from the voltage difference detector 20.
  • a comparison result signal regarding the input-output voltage difference can be generated in the switching regulator even when there is no terminal for monitoring the output voltage.
  • the MOS transistors Q1 to Q31 which are switching elements, are provided in the circuits of the switching regulators 1, 1A to 1L, but the present invention is not limited to this. It may be provided outside the 1L circuit.
  • the comparison result signal is generated by comparing the time-integrated voltage of the switching voltage with the power supply voltage dependent threshold, so the output voltage can be monitored. Even if there is no terminal, a comparison result signal regarding the input/output voltage difference can be generated.

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Abstract

出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成するスイッチングレギュレータを提供する。本発明のスイッチングレギュレータは、所定のゲート制御信号に基づいて、入力電圧をスイッチングしてスイッチング電圧を出力するスイッチング回路と、スイッチング電圧を、入力電圧に依存したしきい値と比較することで比較結果信号を出力する電圧差検出器と、スイッチング電圧が平滑されて帰還される出力電圧と、比較結果信号とに基づいてゲート制御信号を発生してスイッチング回路に出力する制御回路とを備える。電圧差検出器は、スイッチング電圧を時間積分した電圧であって、出力電圧に実質的に等しい擬似出力電圧を発生して出力する積分回路と、擬似出力電圧を、電源電圧に依存するしきい値と比較して、比較結果信号を出力するコンパレータ回路とを備える。

Description

スイッチングレギュレータ
　本発明は、例えば電力変換装置等に適用されるスイッチングレギュレータに関する。
　従来、スイッチングレギュレータでは、バッテリースルーモードなど入出力電圧差が小さいときに、特定のシーケンスを用いることが既に知られている。
　例えば、特許文献１では、複数のスイッチに対して夫々駆動部を設け、負荷電流や入力電圧、出力電圧、入出力電圧に応じて各スイッチを制御することにより、ＤＣ－ＤＣ変換時の変換効率を向上させるための、従来例のスイッチングコンバータが開示されている。
　当該従来例のスイッチングコンバータは、複数の第一のスイッチと複数の第二のスイッチとを交互にオン状態として同期整流させる際、前記複数の第一のスイッチをそれぞれ所要の出力に応じてオン又はオフ状態に繰り返し駆動し、前記複数の第二のスイッチをそれぞれ前記第一のスイッチと同期させてオン又はオフ状態に駆動し、負荷電流、出力電圧、入力電圧或は入出力電圧差に応じて前記複数の第一のスイッチの一部の駆動、並びに前記複数の第二のスイッチの一部又は全部の駆動を停止させることを特徴とする。
特開２００６－２９６１８６号公報
　しかしながら、今までの電圧検出回路を用いる入出力電圧監視回路では、電源電圧と出力電圧を取り込んで比較する必要があり、帰還率を顧客が任意に設定できる出力電圧の外部調整回路では、出力電圧を監視できない問題があった。
　上述の従来例のスイッチングコンバータでは、入出力電圧差で制御を切り替える目的で、電源電圧と出力電圧を監視する構成が開示されている。しかし、出力電圧を監視する端子がない場合に対応できないという問題は解消できていない。
　本発明の目的は以上の問題点を解決し、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができるスイッチングレギュレータを提供することにある。
　本発明の一態様に係るスイッチングレギュレータは、
所定のゲート制御信号に基づいて、入力電圧をスイッチングしてスイッチング電圧を出力するスイッチング回路と、
　前記スイッチング電圧を、前記入力電圧に依存したしきい値と比較することで比較結果信号を出力する電圧差検出器と、
　前記スイッチング電圧が平滑されて帰還される出力電圧と、前記比較結果信号とに基づいて前記ゲート制御信号を発生して前記スイッチング回路に出力する制御回路とを備えるスイッチングレギュレータであって、
　前記電圧差検出器は、
　前記スイッチング電圧を時間積分した電圧であって、前記出力電圧に実質的に等しい擬似出力電圧を発生して出力する積分回路と、
　前記擬似出力電圧を、電源電圧に依存するしきい値と比較して、比較結果信号を出力するコンパレータ回路とを備える。
　従って、本発明に係るスイッチングレギュレータによれば、スイッチング電圧を時間積分した電圧を電源電圧依存のしきい値と比較することで比較結果信号を生成するので、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
実施形態１に係るスイッチングレギュレータ１の構成例を示す回路図である。 図１のスイッチングレギュレータ１の電圧差検出器２０の動作を示す構成例の回路図である。 図１のスイッチングレギュレータ１においてＰＷＭ方式を用いたとき動作を示す各信号のタイミングチャートである。 図１のスイッチングレギュレータ１においてＰＦＭ方式を用いたとき動作を示す各信号のタイミングチャートである。 変形例１に係る電圧差検出器２０Ａの構成例を示す回路図である。 変形例２に係る電圧差検出器２０Ｂの構成例を示す回路図である。 変形例３に係る電圧差検出器２０Ｃの構成例を示す回路図である。 変形例４に係る電圧差検出器２０Ｄの構成例を示す回路図である。 変形例５に係る電圧差検出器２０Ｅの構成例を示す回路図である。 実施形態２に係るスイッチングレギュレータ１Ａの構成例を示す回路図である。 実施形態３に係るスイッチングレギュレータ１Ｄの構成例を示す回路図である。 実施形態４に係るスイッチングレギュレータ１Ｅの構成例を示す回路図である。 実施形態５に係るスイッチングレギュレータ１Ｆの構成例を示す回路図である。 実施形態６に係るスイッチングレギュレータ１Ｇの構成例を示す回路図である。 実施形態７に係るスイッチングレギュレータ１Ｈの構成例を示す回路図である。 実施形態８に係るスイッチングレギュレータ１Ｉの構成例を示す回路図である。 実施形態９に係るスイッチングレギュレータ１Ｊの構成例を示す回路図である。 実施形態１０に係るスイッチングレギュレータ１Ｋの構成例を示す回路図である。 実施形態１１に係るスイッチングレギュレータ１Ｌの構成例を示す回路図である。 比較例１に係る入出力電圧監視回路１０１の構成を示す回路図である。 比較例２に係る入出力電圧監視回路１０２の構成を示す回路図である。 比較例３に係るスイッチングレギュレータ１０３の構成を示す回路図である。 比較例４に係るスイッチングレギュレータ１０４の構成を示す回路図である。
　以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
（発明者の知見）
（比較例１）
　図２０は比較例１に係る入出力電圧監視回路１０１の構成を示す回路図である。図２０において、入出力電圧監視回路１０１は、２個の差動増幅器１１１，１１２と、セレクタ１１３とを備えて構成される。
　以上のように構成された入出力電圧監視回路１０１において、入力端子Ｔ１に入力される電源電圧である入力電圧ＶＩＮは差動増幅器１１１の非反転入力端子に入力され、差動増幅器１１１は入力電圧ＶＩＮと、基準電圧源１２１からの第１の基準電圧Ｖｒｅ１との差電圧を増幅して、セレクタ１１３に出力する。一方、出力電圧ＶＯＵＴは差動増幅器１１２の非反転入力端子に入力され、差動増幅器１１２は出力電圧ＶＯＵＴと、基準電圧源１２２からの第２の基準電圧Ｖｒｅ２との差電圧を増幅して、セレクタ１１３に出力する。セレクタ１１３は、所定の選択条件に従って、入力される２つの電圧のうちの１つを選択して、選択された電圧を比較結果電圧ＣＯＭＰとして出力する。
(比較例２）
　図２１は比較例２に係る入出力電圧監視回路１０２の構成を示す回路図である。図２１において、入出力電圧監視回路１０２は、４個の抵抗Ｒ９１～Ｒ９４と、コンパレータ１１４とを備えて構成される。
　以上のように構成された入出力電圧監視回路１０２において、入力端子Ｔ１に入力される電源電圧である入力電圧ＶＩＮは分圧抵抗Ｒ９１，Ｒ９２により分圧され、その分圧電圧がコンパレータ１１４の非反転入力端子に入力される。一方、出力電圧ＶＯＵＴは分圧抵抗Ｒ９３，Ｒ９４により分圧され、その分圧電圧がコンパレータ１１４の反転入力端子に入力される。コンパレータ１１４は、各分圧電圧の比較結果信号ＣＯＭＰを発生して出力する。
　以上説明したように、通常、入出力電圧差に関する比較結果信号を生成する場合、入力電圧ＶＩＮと出力電圧ＶＯＵＴを取り込んで比較するコンパレータ１１４等の回路が必要となり、回路面積が増大する。上述の特許文献１の回路では、図２０のように、差動増幅器１１１，１１２及びセレクタ１１３が必要になる。また、電圧検出器を使う場合は、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴを取り込む分圧回路と、取り込んだ２つの分圧電圧を比較するコンパレータ１１４が必要になる。
(比較例３）
　図２２は比較例３に係るスイッチングレギュレータ１０３の構成を示す回路図である。図２２において、スイッチングレギュレータ１０３は、端子Ｔ１～Ｔ４と、分圧抵抗Ｒ９５，Ｒ９６と、差動増幅器１１と、コンパレータ１２と、基準電圧源２１と、三角波発振器２２と、所定の周期で少なくとも互いに異なるレベルを有するゲート制御信号Ｓ１，Ｓ２を発生する制御回路１０と、スイッチング素子であるＭＯＳトランジスタＱ１，Ｑ２と、電圧差検出器２０Ｆとを備えて構成される。
　以上のように構成されたスイッチングレギュレータ１０３の端子Ｔ４からのスイッチング出力電圧は、出力インダクタＬｏｕｔと平滑キャパシタＣｏｕｔにより平滑されて出力電圧ＶＯＵＴとなり、当該出力電圧ＶＯＵＴは帰還端子Ｔ３に帰還される。ここで、端子Ｔ４はスイッチング出力電圧端子（ＳＷ）である。また、端子Ｔ３は帰還端子（ＦＢ）である。
　端子Ｔ３に入力される出力電圧ＶＯＵＴは、電圧差検出器２０Ｆに入力されるとともに、分圧抵抗Ｒ９５，Ｒ９６により分圧される。分圧された電圧は差動増幅器１１に入力され、差動増幅器１１は基準電圧源２１からの基準電圧を用いてそれらの差電圧を増幅してコンパレータ１２に出力する。コンパレータ１２は、増幅された誤差電圧を三角波発振器２２からの三角波電圧と比較することで、ゲート制御信号Ｓ１，Ｓ２を発生するための比較結果信号（同期制御信号）を発生して制御回路１０に出力する。コンパレータ１２がＰＷＭ方式のコンパレータであれば、増幅された誤差電圧に基づいて、出力電圧ＶＯＵＴが基準電圧よりも低くなるほど、狭いパルス幅を有する比較結果のパルス信号を生成する。一方、電圧差検出器２０Ｆは、入力される２つの電圧差を検出して電圧差の誤差信号を制御回路１０に出力する。制御回路１０は、電圧差の誤差信号と、比較結果のパルス信号に基づいて、公知の通り、ゲート制御信号Ｓ１，Ｓ２を発生してそれぞれＭＯＳトランジスタＱ１，Ｑ２のゲートに印加することで、ＭＯＳトランジスタＱ１，Ｑ２をオン・オフ制御する。
（比較例４）
　図２３は比較例４に係るスイッチングレギュレータ１０４の構成を示す回路図である。図２３において、スイッチングレギュレータ１０４は、図２２のスイッチングレギュレータ１０３に比較して、以下の点が異なる。
（１）分圧抵抗Ｒ９５，Ｒ９６を、スイッチングレギュレータ１０４の外側に配置した可変抵抗ＶＲ１，ＶＲ２に置き換えた。
　比較例３に係る図２２のように、出力電圧ＶＯＵＴを帰還している回路であれば当該出力電圧ＶＯＵＴを監視することは可能である。しかし、比較例４に係る図２３のように、可変抵抗ＶＲ１，ＶＲ２を用いて出力電圧ＶＯＵＴを外部で調整する場合、監視先がなくなってしまうので本来不要な端子Ｔ５（ＶＯＵＴ）の追加が必要になる。
　本発明に係る実施形態では、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができるスイッチングレギュレータを提供する。具体的には、出力電圧ＶＯＵＴを取り込めない回路での入出力電圧差の検出に際して、スイッチング電圧を時間積分した電圧を電源電圧依存のしきい値を用いて検出させることを特徴とする。
（実施形態１）
　図１は実施形態１に係るスイッチングレギュレータ１の構成例を示す回路図である。また、図２は図１のスイッチングレギュレータ１の電圧差検出器２０の動作を示す構成例の回路図である。
　図１において、スイッチングレギュレータ１は、端子Ｔ１～Ｔ４と、可変抵抗ＶＲ１，ＶＲ２と、差動増幅器１１と、コンパレータ１２と、基準電圧源２１と、三角波発振器２２と、所定の周期で少なくとも互いに異なるレベルを有するゲート制御信号Ｓ１，Ｓ２を発生する制御回路１０と、それぞれスイッチング素子であってスイッチング回路を構成するＭＯＳトランジスタＱ１，Ｑ２と、電圧差検出器２０とを備えて構成される。図２において、電圧差検出器２０は、抵抗Ｒ１及びキャパシタＣ１を含む積分回路２５と、ＭＯＳトランジスタＱ１１，Ｑ１２を含むコンパレータ回路２７と、インバータＩＮＶ１とを備えて構成される。ここで、ＭＯＳトランジスタＱ１はＰチャネルＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）であり、ＭＯＳトランジスタＱ２はＮチャネルＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）である。
　コンパレータ回路２７は、電源電圧ＶＤＤである入力電圧ＶＩＮと接地との間において、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｑ１１と、ＮチャンルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｑ１２とが直列に接続されて構成され、電源電圧ＶＤＤに依存したしきい値を用いて、前記積分回路２５の出力電圧を比較することで、比較結果信号を出力する。
　以上のように構成されたスイッチングレギュレータ１の端子Ｔ４から出力電圧は出力インダクタＬｏｕｔと平滑キャパシタＣｏｕｔにより平滑されて出力電圧ＶＯＵＴとなり、当該出力電圧ＶＯＵＴは可変抵抗ＶＲ１を介して帰還端子Ｔ３に帰還される。出力電圧ＶＯＵＴが抵抗分圧された電圧は、端子Ｔ３を介して差動増幅器１１に入力され、差動増幅器１１は、分圧電圧と基準電圧の差電圧を増幅してコンパレータ１２の非反転入力端子に入力される。コンパレータ１２は、増幅された誤差電圧を三角波発振器２２からの三角波電圧と比較することで、ゲート制御信号Ｓ１，Ｓ２を発生するための比較結果信号（同期制御信号）を発生して制御回路１０に出力する。コンパレータ１２がＰＷＭ方式のコンパレータであれば、増幅された誤差電圧に基づいて、出力電圧ＶＯＵＴが基準電圧よりも低くなるほど、狭いパルス幅を有する比較結果のパルス信号を生成する。一方、電圧差検出器２０には、端子Ｔ１に入力される電源電圧ＶＤＤである入力電圧ＶＩＮと、端子Ｔ４の出力電圧が入力される。電圧差検出器２０は、端子Ｔ４の出力電圧を、積分回路２５により時間積分した後、比較動作を行うコンパレータ回路２７及びインバータＩＮＶ１、端子Ｔ１３を介して制御回路１０に出力する。制御回路１０は、電圧差検出器２０からの比較結果信号と、コンパレータ１２からの比較結果のパルス信号に基づいて、公知の通り、ゲート制御信号Ｓ１，Ｓ２を発生してそれぞれＭＯＳトランジスタＱ１，Ｑ２のゲートに印加することで、ＭＯＳトランジスタＱ１，Ｑ２をオン・オフ制御する。
　ここで、積分回路２５の出力電圧ＶＯＵＴａが出力電圧ＶＯＵＴに実質的に一致するように、積分定数が設定され、コンパレータ回路２７は、入力電圧ＶＩＮを電源電圧として動作し、ＰＭＯＳトランジスタＱ１１のゲートサイズと、ＮＭＯＳトランジスタＱ１２のゲートサイズとの比により、コンパレータ回路２７のしきい値デューティが決定される。ここで、積分回路２５の出力電圧ＶＯＵＴａは出力電圧ＶＯＵＴに実質的に一致するので、「擬似出力電圧」といえる。
　以上説明したように、図１のスイッチングレギュレータ１は、出力電圧ＶＯＵＴを監視する端子がない場合に、出力電圧ＶＯＵＴの端子を追加せずに端子Ｔ４のＳＷ電圧を監視する。図２の電圧差検出器２０は、ＳＷ電圧を時間積分した後、疑似的な出力電圧（擬似出力電圧）ＶＯＵＴａを生成し、コンパレータ回路２７は、擬似出力電圧ＶＯＵＴａを、電源電圧ＶＤＤ依存のしきい値と比較することで比較結果信号を発生して出力する。
　図３は図１のスイッチングレギュレータ１においてＰＷＭ方式を用いたとき動作を示す各信号のタイミングチャートである。図３では、入力電圧ＶＩＮとは別のＳＷ電圧から生成した電圧ＶＯＵＴａと電圧差検出信号ＯＵＴを示す。図３の電圧ＶＯＵＴａのリップル電圧は数ｍＶ～数十ｍＶ程度である。ここで、コンパレータ回路２７のしきい値を７５％になるようにＰＮ比（ＰＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ１２のゲートサイズ比）を調整した場合、出力電圧ＶＯＵＴが電源電圧ＶＤＤの７５％を超える条件にて検出信号がＬレベルからＨレベルに立ち上がるように構成される。
　図４は図１のスイッチングレギュレータ１においてＰＦＭ方式を用いたとき動作を示す各信号のタイミングチャートであり、図３の連続動作のＰＷＭ方式に加えて、スキップ動作のＰＦＭ方式でも検出可能である。図４の電圧ＶＯＵＴ，ＶＯＵＴａのリップル電圧は数ｍＶ～数十ｍＶ程度である。
　積分回路２５の積分乗数（時定数）は、スイッチングレギュレータ１の発振周波数に応じた乗数に最適化することができる。また、出力電圧ＶＯＵＴの端子を有している場合でも、ＳＷ電圧の印可を、出力電圧ＶＯＵＴの印可に変えることで回路の低面積化に有効である。
　以上説明したように、実施形態１によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
　次いで、電圧差検出器２０の複数の変形例について以下に説明する。
（変形例１）
　図５は変形例１に係る電圧差検出器２０Ａの構成例を示す回路図である。図５の電圧差検出器２０Ａは、図２の電圧差検出器２０に比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１１，Ｑ１２に代えて、直列に接続された４個のＭＯＳトランジスタＱ２１～Ｑ２４と、ヒステリシス特性発生用ＭＯＳトランジスタＱ２５，Ｑ２６とを備える。ここで、ＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２５はＰチャネルＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）であり、ＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ２６はＮチャネルＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）である。
（変形例２）
　図６は変形例２に係る電圧差検出器２０Ｂの構成例を示す回路図である。図６の電圧差検出器２０Ｂは、図２の電圧差検出器２０に比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１１，Ｑ１２に代えて、遅延発生用インバータＩＮＶ２及びキャパシタＣ２を備える。
（変形例３）
　図７は変形例３に係る電圧差検出器２０Ｃの構成例を示す回路図である。図７の電圧差検出器２０Ｃは、図２の電圧差検出器２０に比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１１，Ｑ１２及びインバータＩＮＶ１に代えて、分圧抵抗Ｒ１１，Ｒ１２と、コンパレータ１３とを備える。ここで、分圧抵抗Ｒ１１，Ｒ１２は、入力電圧ＶＩＮを分圧した電圧をコンパレータ１３の反転入力端子に印加する。積分回路２５の出力電圧はコンパレータ１３の非反転入力端子に印加される。コンパレータ１３はこれらの２つの電圧を比較した比較結果信号を端子Ｔ１３から出力する。
（変形例４）
　図８は変形例４に係る電圧差検出器２０Ｄの構成例を示す回路図である。図８の電圧差検出器２０Ｄは、図２の電圧差検出器２０に比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１１，Ｑ１２及びインバータＩＮＶ１に代えて、入力換算のレベルシフタ付きコンパレータ１３を備える。ここで、入力電圧ＶＩＮはコンパレータ１３の反転入力端子に印加され、積分回路２５の出力電圧はコンパレータ１３の非反転入力端子に印加される。
（変形例５）
　図９は変形例５に係る電圧差検出器２０Ｅの構成例を示す回路図である。図９の電圧差検出器２０Ｅは、図２の電圧差検出器２０に比較して以下の構成要素をさらに備える。
（１）入力電圧ＶＩＮの端子Ｔ１１と、ＭＯＳトランジスタＱ１１，Ｑ１２のゲートとの間に接続された定電流源ＣＩ１；
（２）ＭＯＳトランジスタＱ１２のソースと接地との間に接続された定電流源ＣＩ２；及び
（３）積分回路２５と、コンパレータ回路２７との間に挿入されたＭＯＳトランジスタＱ１３。
　ここで、積分回路２５とインバータＩＮＶ１との間の回路は、定電流インバータ回路を構成する。
（実施形態２）
　図１０は実施形態２に係るスイッチングレギュレータ１Ａの構成例を示す回路図である。図１０のスイッチングレギュレータ１Ａは、図１のスイッチングレギュレータ１に比較して以下の点が異なる。
（１）制御回路１０に代えて、ノアゲート１４を備える。
　ここで、電圧差検出器２０の出力電圧はノアゲート１４の第１の入力端子に入力され、コンパレータ１２の出力電圧はノアゲート１４の第２の入力端子に入力される。ノアゲート１４は出力電圧をゲート制御信号Ｓ１としてＭＯＳトランジスタＱ１１，Ｑ１２の各ゲートに印加する。これにより、電圧制御方式のスイッチングレギュレータ１Ａを構成する。
　以上説明したように、実施形態２によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
　なお、差動増幅器１１、コンパレータ１２、基準電圧源２１と、三角波発振器２２とをまとめて、スイッチング変調回路としてブロック化してもよい。以下の実施形態においても、同様である。
（実施形態３）
　図１１は実施形態３に係るスイッチングレギュレータ１Ｄの構成例を示す回路図である。図１１のスイッチングレギュレータ１Ｄは、当該スイッチングレギュレータ内の回路は図１０のスイッチングレギュレータ１Ａと端子Ｔ１，Ｔ５の結線を除き同様であるが、以下の点が異なる。
（１）端子Ｔ１の入力電圧ＶＩＮは入力インダクタＬｏｕｔを介して端子Ｔ４から入力されるとともに電圧差検出器２０に入力される。
（２）ＭＯＳトランジスタＱ１のドレイン電圧は電圧差検出器２０に出力されるとともに、出力電圧ＶＯＵＴとして出力キャパシタＣｏｕｔを介して分圧抵抗ＶＲ１，ＶＲ２に出力される。
　これにより、昇圧モードのスイッチングレギュレータを構成する。
　以上説明したように、実施形態３によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（実施形態４）
　図１２は実施形態４に係るスイッチングレギュレータ１Ｅの構成例を示す回路図である。図１２のスイッチングレギュレータ１Ｅは、図１０のスイッチングレギュレータ１Ａに比較して以下の点が異なる。
（１）三角波発振器２２を有するコンパレータ１２に代えて、それぞれ三角波発振器２２Ａ，２２Ｂを有するコンパレータ１２Ａ，１２Ｂを備える。
（２）ノアゲート１４に代えて、ノアゲート１４Ａ，１４Ｂを備える。
（３）出力インダクタＬｏｕｔと出力キャパシタＣｏｕｔの間にＭＯＳトランジスタＱ３３，Ｑ３４を備える。
（４）電圧差検出器２０の端子Ｔ１２には端子Ｔ４に代えて端子Ｔ５を接続する。
　ここで、ＭＯＳトランジスタＱ３１，Ｑ３４はＰチャネルＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）であり、ＭＯＳトランジスタＱ３２，Ｑ３３はＮチャネルＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）である。
　図１２において、差動増幅器１１からの出力電圧はコンパレータ１２Ａ，１２Ｂの各反転入力端子に入力される。コンパレータ１２Ａ，１２Ｂの各比較結果信号はそれぞれノアゲート１４Ａ、１４Ｂを介してＭＯＳトランジスタＱ３１，Ｑ３２の各ゲート、ＭＯＳトランジスタＱ３３，Ｑ３４の各ゲートに出力される。ここで、ＭＯＳトランジスタＱ３１のソースは入力電圧ＶＩＮの端子Ｔ１及び電圧差検出器２０に接続され、ＭＯＳトランジスタＱ３１，Ｑ３２の各ドレインの接続点は端子Ｔ６、接続キャパシタＬｃｎ、端子Ｔ７を介して、ＭＯＳトランジスタＱ３３のドレインとＱ３４のソースの接続点に接続される。ＭＯＳトランジスタＱ３２，Ｑ３３の各ソースの接続点は接地される。ＭＯＳトランジスタＱ３４のドレインは端子Ｔ５に接続され、端子Ｔ５からの出力電圧ＶＯＵＴは出力キャパシタＣｏｕｔを介して分圧抵抗ＶＲ１，ＶＲ２に接続される。
　ここで、端子Ｔ６は降圧側スイッチング電圧端子（ＢＵＳＷ）であり、端子Ｔ７は昇圧側スイッチング電圧端子（ＢＯＳＷ）である。
　以上のように構成されたスイッチングレギュレータ１Ｅは昇降圧モードで動作する。
　以上説明したように、実施形態４によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（実施形態５）
　図１３は実施形態５に係るスイッチングレギュレータ１Ｆの構成例を示す回路図である。図１３のスイッチングレギュレータ１Ｆは、図１のスイッチングレギュレータ１に比較して以下の点が異なる。
（１）電圧レギュレータ３０と、ダイオードＤ１と、ブースト端子Ｔ６、ブーストキャパシタＣｂｓｔとをさらに備える。
　図１３において、入力電圧ＶＩＮは電圧レギュレータ３０及び電圧差検出器２０に入力される。電圧レギュレータ３０は入力される入力電圧ＶＩＮを所定の電圧に調整した後、ダイオードＤ１を介して制御回路１０に出力するとともに、ブースト端子Ｔ８、ブーストキャパシタＣｂｓｔ及び出力インダクタＬｏｕｔ及び出力キャパシタＣｏｕｔを介して出力されて出力電圧ＶＯＵＴとなる。その他の構成は図１と同様であり、これにより、いわゆるＮＮ型（Ｎチャネル－Ｎチャネル型）のブートストラップ型スイッチングレギュレータを構成する。
　以上説明したように、実施形態５によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
　次いで、電圧差検出器２０は前記と異なる使用用途であって、下記のように電源電圧と出力電圧を監視してスイッチングレギュレータを制御する電子回路に適応可能である。
（実施形態６）
　図１４は実施形態６に係るスイッチングレギュレータ１Ｇの構成例を示す回路図である。図１４において、図１０のスイッチングレギュレータ１Ａに比較して以下の点が異なる。
（１）差動増幅器１１、コンパレータ１２、基準電圧源２１及び三角波発振器２２に代えて、コンパレータ１２、基準電圧源２１、パルス発振器２６及びセットリセット型フリップフロップ１６を備える。
（２）電圧差検出器２０からの比較結果信号は、ノアゲート１４の第１の入力端子に入力される。セットリセット型フリップフロップ１６からの出力信号はインバータＩＮＶ１１を介してゲート制御信号Ｓ１としてＭＯＳトランジスタＱ１のゲートに出力される。
（３）インバータＩＮＶ１１の出力信号はインバータＩＮＶ１２を介してノアゲート１４の第２の入力端子に出力される。
（４）ノアゲート１４の出力信号はゲート制御信号Ｓ２としてＭＯＳトランジスタＱ２のゲートに印加される。
　図１４において、コンパレータ１２は出力電圧ＶＯＵＴの分圧電圧を基準電圧源２１からの基準電圧源と比較して、比較結果信号をセットリセット型フリップフロップ１６のセット端子及びパルス発振器２６の制御端子に出力する。パルス発振器２６は比較結果信号に同期してパルス信号を発生してセットリセット型フリップフロップ１６のリセット端子に出力する。以上のように構成されたスイッチングレギュレータ１Ｃは、いわゆるヒステリシス制御方式で動作する。
　以上のように構成されたスイッチングレギュレータ１Ｇにおいては、電圧差検出器２０及びノアゲート１４を備えることにより、低入出力電圧状態でインダクタ電流のピーク値が小さくなり、逆流電流の懸念がある場合に逆流を防止することができる。
　以上説明したように、実施形態６によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（実施形態７）
　図１５は実施形態７に係るスイッチングレギュレータ１Ｈの構成例を示す回路図である。図１５において、図１５のスイッチングレギュレータ１Ｈは、図１４のスイッチングレギュレータ１Ｇに比較して以下の点が異なる。
（１）電圧差検出器２０とノアゲート１４の入力端子との間にゼロクロス検出器４０を挿入した。
（２）端子Ｔ４と出力インダクタＬｏｕｔとの間に電流検出器２を挿入した。
　ここで、ゼロクロス検出器４０は、電流検出器２からの電流値がゼロを交差する場合、もしくは、電圧差検出器２０からの電圧差が所定の電圧範囲内であるときに、Ｈレベルの検出信号をノアゲート１４に出力する。
　以上のように構成されたスイッチングレギュレータ１Ｈにおいては、電圧差検出器２０、ゼロクロス検出器４０及びノアゲート１４を備えることにより、低入出力電圧状態でインダクタ電流のピーク値が小さくなり、逆流電流の懸念がある場合に逆流を防止することができる。
　以上説明したように、実施形態９によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（実施形態８）
　図１６は実施形態８に係るスイッチングレギュレータ１Ｉの構成例を示す回路図である。図１６のスイッチングレギュレータ１Ｉは、図１０のスイッチングレギュレータ１Ａに比較して以下の点が異なる。
（１）ノアゲート１４に代えてインバータＩＮＶ１１を備える。
（２）電圧差検出器２０からの比較結果信号は、パルス発振器２６に入力される。
　以上のように構成されたスイッチングレギュレータ１Ｉにおいて、パルス発振器２６は比較結果信号に同期し、もしくは、前記比較結果信号が所定の電圧範囲内で、パルス信号を発生してセットリセット型フリップフロップ１６のリセット端子に出力する。
　以上のように構成されたスイッチングレギュレータ１Ｉにおいては、電圧差検出器２０からの比較結果信号は、パルス発振器２６に入力されるので、前記比較結果信号が所定の電圧範囲内で、タイマー時間を可変させることができる。これにより、スイッチング素子のゲート制御に係る制御時間を調整できる。
（実施形態９）
　図１７は実施形態９に係るスイッチングレギュレータ１Ｊの構成例を示す回路図である。図１７のスイッチングレギュレータ１Ｊは、図１０のスイッチングレギュレータ１Ａに比較して以下の点が異なる。
（１）端子Ｔ４と出力インダクタＬｏｕｔとの間に、インダクタ電流を検出し検出した電流値をピーク電流検出器５０に出力する電流検出器２を挿入した。
（２）電圧差検出器２０からの比較結果信号はピーク電流検出器５０に入力される。
（３）ピーク電流検出器５０は、比較結果信号が所定の電圧範囲内であるときに、電流検出器２により検出されたインダクタ電流に基づいてピーク電流を検出して検出信号をセットリセット型フリップフロップ１５のリセット端子に出力する。
（４）コンパレータ１２の比較結果信号はセットリセット型フリップフロップ１５のセット端子に出力される。
　以上のように構成されたスイッチングレギュレータ１Ｊによれば、所定のピーク電流になったときに、スイッチング動作をリセットすることで、電流検出しきい値を調整することができる。
　以上のように構成されたスイッチングレギュレータ１Ｊにおいては、電圧差検出器２０からの比較結果信号は、パルス発振器２６に入力されるので、前記比較結果信号が所定の電圧範囲内で、パルス信号を発生してセットリセット型フリップフロップ１６をリセットすることできる。これにより、スイッチング素子のゲート制御に係るスイッチング動作しきい値を調整できる。
　以上説明したように、実施形態９によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（実施形態１０）
　図１８は実施形態１０に係るスイッチングレギュレータ１Ｋの構成例を示す回路図である。図１８のスイッチングレギュレータ１Ｋは、図１４のスイッチングレギュレータ１Ｇに比較して以下の点が異なる。
（１）電圧差検出器２０からの比較結果信号は、ソフトスタート回路６０に入力される。
（２）ソフトスタート回路６０の出力信号は、コンパレータ１２の非反転入力端子に入力される。
　以上のように構成されたスイッチングレギュレータ１Ｋにおいては、電圧差検出器２０からの比較結果信号は、ソフトスタート回路６０に入力されるので、前記比較結果信号が所定の電圧範囲内で、基準電圧源２１からの基準電圧を用いて所定の時間の遅延を有してソフトスタートさせて所定のトリガー信号を発生してコンパレータ１２の反転入力端子に入力され、これにより、コンパレータ１２からのＨレベルのセット信号及びパルス発振器２６へのトリガー信号により、セットリセット型フリップフロップ１６をリセットした後セットできる。これにより、スイッチング素子のゲート制御に係るゲート制御信号をソフトスタートさせることができる。
　以上説明したように、実施形態１０によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（実施形態１１）
　図１９は実施形態１１に係るスイッチングレギュレータ１Ｌの構成例を示す回路図である。図１９のスイッチングレギュレータ１Ｌは、図１２のスイッチングレギュレータ１Ｅに比較して以下の点が異なる。
（１）ノアゲート１４Ａ，１４Ｂに代えてそれぞれ、インバータＩＮＶ２１，ＩＮＶ２２を備える。
（２）コンパレータ１２Ａ，１２Ｂに代えてそれぞれ、コンパレータ１２Ｃ，１２Ｄを備える。電圧差検出器２０からの比較結果信号はインバータＩＮＶ３１を介してコンパレータ１２Ｃの制御端子に入力され、また、１２Ｄの制御端子に入力される。ここで、比較結果信号が所定の第１の電圧範囲になるときは、コンパレータ１２Ｃを動作させる一方、比較結果信号が第１の電圧範囲とは異なる第２の電圧範囲になるときは、コンパレータ１２Ｄを動作させる。
　以上のように構成されたスイッチングレギュレータ１Ｌによれば、電圧差検出器２０からの電圧差に応じてコンパレータ１２Ｃとコンパレータ１２Ｄの動作を選択的に切り換えることができる。
　以上説明したように、実施形態１１によれば、スイッチングレギュレータにおいて、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
（他の変形例）
　以上の実施形態及び変形例では、スイッチング素子であるＭＯＳトランジスタＱ１～Ｑ３１は、スイッチングレギュレータ１，１Ａ～１Ｌの回路内に設けているが、本発明はこれに限らず、スイッチングレギュレータ１，１Ａ～１Ｌの回路の外側に設けてもよい。
　以上詳述したように、本発明に係るスイッチングレギュレータによれば、スイッチング電圧を時間積分した電圧を電源電圧依存のしきい値と比較することで比較結果信号を生成するので、出力電圧を監視する端子がない場合でも入出力電圧差に関する比較結果信号を生成することができる。
１，１Ａ～１Ｌ　スイッチングレギュレータ
１０　制御回路
１１　差動増幅器
１２，１２Ａ～１２Ｄ　コンパレータ
１３　コンパレータ
１４，１４Ａ，１４Ｂ　ノアゲート
１６　セットリセット型フリップフロップ
２０，２０Ａ～２０Ｆ　電圧差検出器
２１　基準電圧源
２２，２２Ａ，２２Ｂ　三角波発振器
２３　加算器
２５　積分回路
２６　パルス発振器
２７　コンパレータ回路
３０　電圧レギュレータ
５０　ピーク電流検出器
６０　ソフトスタート回路
１０１，１０２　入出力電圧監視回路
１０３～１０４　スイッチングレギュレータ
１１１，１１２　差動増幅器
１１３　セレクタ
１１４　コンパレータ
１２１，１２２　基準電圧源
ＣＩ１，ＣＩ２　定電流源
Ｃｂｓｔ　ブーストキャパシタ
Ｃｃｎ　接続キャパシタ
Ｃｏｕｔ　出力キャパシタ
Ｄ１　ダイオード
ＩＮＶ１～ＩＮＶ３１　インバータ
Ｌｃｎ　接続インダクタ
Ｌｏｕｔ　出力インダクタ
Ｑ１～Ｑ３４　ＭＯＳトランジスタ
Ｒ１～Ｒ９６　抵抗
Ｃ１　キャパシタ
ＶＲ１～ＶＲ２　可変抵抗
Ｔ１～Ｔ１３　端子

Claims (10)

  1. 　所定のゲート制御信号に基づいて、入力電圧をスイッチングしてスイッチング電圧を出力するスイッチング回路と、
    　前記スイッチング電圧を、前記入力電圧に依存したしきい値と比較することで比較結果信号を出力する電圧差検出器と、
    　前記スイッチング電圧が平滑されて帰還される出力電圧と、前記比較結果信号とに基づいて前記ゲート制御信号を発生して前記スイッチング回路に出力する制御回路とを備えるスイッチングレギュレータであって、
    　前記電圧差検出器は、
    　前記スイッチング電圧を時間積分した電圧であって、前記出力電圧に実質的に等しい擬似出力電圧を発生して出力する積分回路と、
    　前記擬似出力電圧を、電源電圧に依存するしきい値と比較して、比較結果信号を出力するコンパレータ回路とを備える、
    スイッチングレギュレータ。
  2. 　前記コンパレータ回路は、直列に接続された２個のＭＯＳトランジスタを含む、
    請求項１に記載のスイッチングレギュレータ。
  3. 　前記コンパレータ回路はヒステリシス特性を有し、直列に接続された４個のＭＯＳトランジスタを含む、
    請求項１に記載のスイッチングレギュレータ。
  4. 　前記コンパレータ回路は、インバータと、前記インバータの後段に接続された出力キャパシタとを含む、
    請求項１に記載のスイッチングレギュレータ。
  5. 　前記コンパレータ回路は、前記入力電圧に対応する電圧を、前記時間積分された電圧を比較して比較結果信号を出力するコンパレータを含む、
    請求項１に記載のスイッチングレギュレータ。
  6. 　前記入力電圧に対応する電圧は、前記入力電圧をレベルシフトした電圧である、
    請求項５に記載のスイッチングレギュレータ。
  7. 　前記コンパレータ回路は、定電流インバータ回路を含む、
    請求項１に記載のスイッチングレギュレータ。
  8. 　前記スイッチングレギュレータは、電圧制御方式、電流制御方式、又はヒステリシス制御方式のスイッチングレギュレータである、
    請求項１に記載のスイッチングレギュレータ。
  9. 　前記スイッチングレギュレータは、昇圧方式、又は昇降圧方式のスイッチングレギュレータである、
    請求項１に記載のスイッチングレギュレータ。
  10. 　前記スイッチングレギュレータは、前記入力電圧と、前記出力電圧とを監視して前記スイッチングレギュレータの動作を制御する、
    請求項１に記載のスイッチングレギュレータ。
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* Cited by examiner, † Cited by third party
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JP2006033958A (ja) * 2004-07-14 2006-02-02 Seiko Instruments Inc スイッチングレギュレータ
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